JPH01295441A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の概要〕 半導体装置に関し、 エミッタ・フォロア・トランジスタ（以下Ｅ、Ｆ。

Ｔｒ）の配置を工夫することより、Ｅ、Ｆ、Ｔｒ数の確
保および入出力配線の線幅確保を可能にすることを目的
とし、 出力エミッタ・フォロア・トランジスタが各入、出力パ
ッドに２個ずつ、パッド配列方向と平行に配置される半
導体装置において、該トランジスタのエミッタ、ベース
、コレクタ各電極がパッド配列方向と垂直な方向に並び
、該トランジスタが２個１組とされ、その組の中心を隣
接パッド間の中心に合わせ配置されて、各パッドの中心
線に沿ってスペースが確保されるように構成する。

〔産業上の利用分野〕

本発明は半導体装置、特にＥＣＬゲートアレイの出力パ
ッドの近くに設けられるエミッタ・フォロア・トランジ
スタ（Ｅ、Ｆ、Ｔｒ）の配置に関する。

ＥＣＬゲートアレイの出力段特にＥＣＬ／ＴＴＬレベル
変換回路付きのそれは、出力端が２５〜１００Ω程度の
低抵抗で外部終端されており、チップ上の出力パッドの
近くに、内部の論理回路部のトランジスタよりもかなり
大きな面積を持つＥ。

Ｆ、Ｔｒを持っている。本発明はこのＥ、Ｆ、Ｔｒの配
置構成に係るものである。

〔従来の技術〕

第４図に従来のＥＣＬゲートアレイの出力部分の構成を
示す。（ａ）で１０はチップ、１０ａはその端縁である
。１１はパッドで、チップ周辺に沿って多数段けられ、
パッケージの端子ピンとチップ内回路（共に図示しない
）との接続に供される。

パッド１１に沿って、その内側にエミッタ・フォロア・
トランジスタ（Ｅ、Ｆ、Ｔｒ）　　１２が多数配設され
る。（Ｃ）はＥＣＬゲートアレイの出力段の回路構成を
示し、Ｑｌ、Ｑ２はＥＣＬの差動対を構成するトランジ
スタ、Ｑ３は同定電流源を構成するトランジスタである
。Ｑ４ばＥ、Ｆ、Ｔｒｌ　２を構成するトランジスタで
、Ｒが外付けの終端抵抗である。

（ｂ）はＥ、Ｆ、Ｔｒｌ　２の構成を示し、１２ｅはエ
ミッタ、１２ｂはベース、１２Ｃはコレクタであり（詳
しくは各電極とのコンタクト用の窓）、１２ｈは上層グ
ランド配線のコレクタ接続用スルーホール領域である。

従来方式では図示のように、Ｅ、Ｆ、Ｔｒｌ　２の電極
１２　ｅ、　　１２　ｂ、　　１２　ｃは、パッド１１
が並ぶ方向と平行に並んでいる。またＥ、Ｆ、Ｔｒｌ　
２は各パッドの左、右側に整列して、１パッド当り２個
設けられている。ＥＣＬゲートアレイでは、出力に通常
はＥ、Ｆ、Ｔｒを１個使用し、パスラインなどを駆動す
るドライバの出力の場合はＥ、Ｆ、Ｔｒを２個使用する
など、駆動力や終端抵抗の値に応じて使い分けるが、ｌ
バッド当り２　Ｅ、Ｐ、Ｔｒの構成はこれに対応するも
のである。

また、ＥＣＬゲートアレイでは、ＴＴＬＪＰＣ−ＭＯＳ
等とのインターフェイスのために、人出カバソファにＥ
ＣＬ／ＴＴＬレベル変換回路を形成可能なものも多い。

その際、ＴＴＬレベルの出力の場合は、−時的に１００
ｍＡ近くの電流が流れることがあるので、出力パッドま
での配線を幅広くする。

〔発明が解決しようとする課題〕

集積回路が大規模になるに従い、パッドのピッチが縮小
されてきているが、Ｅ、Ｆ、Ｔｒを流れる電流はほとん
ど変わらないため、その１個あたりの面積はほとんど変
わっていない。このため、パッド１個あたりのＥ、Ｆ、
Ｔｒ数が２（ＩＩ、は確保しにくく、これよりだんだん
少なくなってきている（パッド１個にＥ、Ｆ、Ｔｒを２
個確保しようとすれば、チップサイズの増大をもたらす
）。そのうえ、ＴＴＬ出力用の配線を形成しようとすれ
ばＥ、Ｆ、Ｔｒ数を更に減らす必要が生じる。

本発明はかかる問題に対処しようとするもので、Ｅ、Ｆ
、Ｔｒの配置を工夫することにより、Ｅ、Ｆ、Ｔｒ数の
確保および入出力配線の線幅確保を可能にすることを目
的とする。

〔課題を解決するための手段〕

第１図に示すように本発明ではエミッタ・フォロア・ト
ランジスタ（Ｅ、Ｆ、Ｔｒ）　　１２を２個１組で、各
パッド１１の間の間隙の中心線に２個１組の中心線を合
わせて配列する。Ｅ、Ｆ、Ｔｒｌ　２はｉｂ１図に示す
ように従来とは９０°回転させてあり、各電極１２ｅ、
１２ｂ、１２ｃの配列方向がパッド１１の配列方向と直
交する。ｌは２個１組のＢ、Ｆ、Ｔｒの中心線で、この
部分は上層グランド配線へのコレクタ接続用スルーホー
ル領域１２ｈとなる。これは左、右のＥ、Ｆ、Ｔｒで共
用される。（ｂ）図は、各パッドに２個のＥ、Ｆ、Ｔｒ
ｌ　２　Ａ、　　１２　Ｂの左側のもの１２Ａを示して
おり、右側のもの１２Ｂは線２を軸として１２Ａ（但し
、次の組の１２Ａ）と対称である。

第４図と同様に１０はチップ、１０ａはその端縁であり
、パッド１１はチップ周辺に多数並び、出力Ｅ、Ｆ、Ｔ
ｒｌ　２は１パツドに２開設けられ、パッド配列方向に
並ぶ。

〔作　用〕

この構成ではトランジスタ１２は２（固１組として、パ
ッド間に中心を合わせて配設するので、パッドの小型化
及びピッチ縮小があっても１パツド２トランジスタを確
保でき、かつパッドの中心線に沿って配線用の広いスペ
ースを確保することができる。このスペース１３は、パ
ッドとＥ、Ｆ、Ｔｒとの結線およびＥ、Ｆ、Ｔｒを素通
りしたチップ内回路への配線に利用できる。

〔実施例〕

第２図、第３図に本発明の実施例を示す。第２図（ａ）
はパッド１１をＥＣＬ入力用に使用した場合で、この場
合Ｅ、Ｆ、Ｔｒｌ　２　Ａ、　　１２　Ｂは使用せず、
これらの間のスペース１３を入力信号線１４が走る。

第２図（ｂｌ　（Ｃ）はパッド１１をＥＣＬ出力用に使
用し、（ｂ）はＥ、Ｆ、Ｔｒを１個使用した、また（Ｃ
）は２個並列で使用した場合を示す。１５は出力段のＥ
ＣＬ（図示しない）の出力端へ至る信号線であり、Ｅ。

Ｐ、Ｔｒｌ　２　Ｂまたは１２Ａ、１２Ｂのエミッタが
パッド１１に接続される。

第２図（ｄ）はＴＴＬ入出力の場合で、この場合Ｅ。

Ｆ、Ｔｒｌ　２　Ａ、　　１２　Ｂは使用せず、これら
間を広幅の信号線１６が通る。

Ｅ、Ｆ、Ｔｒの電極配列方向をパッド配列方向とは垂直
、にすると、図示の如き結線ができ、有利である。

第３図はＥ、Ｆ、Ｔｒｌ　２をマルチエミッタ型にした
例を示し、１２ｅがその複数個９本例では３個のエミッ
タである。マルチエミッタ型にすると、第４図（Ｃ１の
トランジスタＱ４のエミッタを複数個にして駆動能力を
た高める等に有利である。電極配列方向はパッド配列方
向と垂直（チップ内へ向う方向）であるから、エミッタ
数を大にしても、パッド間隔の制限を受けて収容し切れ
ない、という問題はない。

〔発明の効果〕

以上説明したように本発明によれば種々の効果が得られ
る。

列挙すると、 ■チップの面積をあまり増大させることなく、各パッド
に２個のＥ、Ｆ、Ｔｒを確保することができる。

■各パッドに２個のＥ、Ｆ、Ｔｒを確保することができ
るので、Ｅ、Ｆ、ＴｒＯ数や配置から（るＥＣＬ出力（
特にドライバ出力の場合）の配置制約をなくすことがで
きる。。

■Ｅ、Ｆ、Ｔｒを用いない入出力配線を、余分な容量を
つけることなく十分な幅で形成することができる。

■各パッドにＥ、Ｆ、Ｔｒが同じように配置されている
ため、配線層のデータを作成する際に、各パッドの機能
に応じてパッド毎にデータ発生させることができるので
、チップ外周部のデータの系列を単純化できる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図および第３図は本発明の実施例を示す概略平面図
、 第４図は従来例の説明図である。 第１図で１０はチップ、１０ａはその端縁、１２はＥ、
Ｆ、Ｔｒ、１３はスペース、１２ｅはエミッタ、１２ｂ
はベース、１２ｃはコレクタ、１２ｈはコレクタ領域へ
の結線部である。

Claims (1)

1. 【特許請求の範囲】 １、出力エミッタ・フォロア・トランジスタ（１２）が
   各入、出力パッド（１１）に２個ずつ、パッド配列方向
   と平行に配置される半導体装置において、 該トランジスタのエミッタ、ベース、コレクタ各電極（
   １２ｅ、１２ｂ、１２ｃ）がパッド配列方向と垂直な方
   向に並び、 該トランジスタが２個１組とされ、その組の中心（ｌ）
   を隣接パッド間の中心に合わせ配置されて、各パッドの
   中心線に沿ってスペース（１３）が確保されるようにし
   てなることを特徴とする半導体装置。 ２、出力エミッタ・フォロア・トランジスタ（１２）が
   各入、出力パッド（１１）に２個ずつ、パッド配列方向
   と平行に配置される半導体装置において、 該トランジスタのエミッタ、ベース、コレクタ各電極（
   １２ｅ、１２ｂ、１２ｃ）がパッド配列方向と垂直な方
   向に並び、 該トランジスタが２個１組とされ、これらのトランジス
   タのコレクタ領域への結線部（１２ｈ）が共通とされ、
   該結線部（１２ｃ）の中心（ｌ）を隣接パッド間の中心
   に合わせて配置されて、各パッドの中心線に沿ってスペ
   ース（１３）が確保されるようにしてなることを特徴と
   する半導体装置。