JPH09260578A - 半導体チップおよびそれが搭載されるリードフレームならびに半導体装置 - Google Patents
半導体チップおよびそれが搭載されるリードフレームならびに半導体装置Info
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- JPH09260578A JPH09260578A JP8072045A JP7204596A JPH09260578A JP H09260578 A JPH09260578 A JP H09260578A JP 8072045 A JP8072045 A JP 8072045A JP 7204596 A JP7204596 A JP 7204596A JP H09260578 A JPH09260578 A JP H09260578A
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 半導体チップにおいて、効率的な回路レイア
ウトをし、またインナーリード部の引き回し領域を狭く
できるようにする。 【解決手段】 相互に一体となって形成された略四角形
の中央領域９ａおよび中央領域９ａの対向する２辺の一
部から相互に向かい合う角部を含んでそれぞれ半導体チ
ップ１の外周端付近まで突出した２つの突出領域９
ｂ1 ，９ｂ2 で回路要素形成エリア９を構成する。中央
領域９ａを両側から挟むようにして半導体チップ１の対
向する２辺に沿ってその全長に亙り第１および第２のパ
ッド配列エリア６ａ，６ｂを、第１および第２のパッド
配列エリア６ａ，６ｂの各一方端から連続して半導体チ
ップ１の対向する他の２辺に沿ってそれぞれ突出領域９
ｂ1 ，９ｂ2 まで延びて第３および第４のパッド配列エ
リア６ｃ，６ｄをそれぞれ形成し、回路要素と電気的に
接続される複数のボンディングパッド５を配列する。
ウトをし、またインナーリード部の引き回し領域を狭く
できるようにする。 【解決手段】 相互に一体となって形成された略四角形
の中央領域９ａおよび中央領域９ａの対向する２辺の一
部から相互に向かい合う角部を含んでそれぞれ半導体チ
ップ１の外周端付近まで突出した２つの突出領域９
ｂ1 ，９ｂ2 で回路要素形成エリア９を構成する。中央
領域９ａを両側から挟むようにして半導体チップ１の対
向する２辺に沿ってその全長に亙り第１および第２のパ
ッド配列エリア６ａ，６ｂを、第１および第２のパッド
配列エリア６ａ，６ｂの各一方端から連続して半導体チ
ップ１の対向する他の２辺に沿ってそれぞれ突出領域９
ｂ1 ，９ｂ2 まで延びて第３および第４のパッド配列エ
リア６ｃ，６ｄをそれぞれ形成し、回路要素と電気的に
接続される複数のボンディングパッド５を配列する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体チップおよび
それが搭載されるリードフレームならびに半導体装置に
関し、特に、半導体チップにおける回路レイアウトに適
用して有効な技術に関する。
それが搭載されるリードフレームならびに半導体装置に
関し、特に、半導体チップにおける回路レイアウトに適
用して有効な技術に関する。
【０００２】
【従来の技術】半導体装置においては、半導体チップ
（以下、必要に応じて「チップ」ということもある。）
の単価を低減する目的からウェハ一枚当たりから取得で
きるチップ数を増大させることが必要である。したがっ
て、チップ内の各回路素子およびボンディングパッドの
レイアウトを決定するフロアプラン設計ではこれらを効
率良く配置して素子の未配置領域つまり空き領域を削減
し、チップサイズを低減することが重要となる。そし
て、そのために種々のレイアウトパターンが提案されて
いる。
（以下、必要に応じて「チップ」ということもある。）
の単価を低減する目的からウェハ一枚当たりから取得で
きるチップ数を増大させることが必要である。したがっ
て、チップ内の各回路素子およびボンディングパッドの
レイアウトを決定するフロアプラン設計ではこれらを効
率良く配置して素子の未配置領域つまり空き領域を削減
し、チップサイズを低減することが重要となる。そし
て、そのために種々のレイアウトパターンが提案されて
いる。
【０００３】情報記憶を行う半導体記憶装置つまりメモ
リを一例に挙げて具体的に説明すると、たとえばＳＲＡ
Ｍ（Static Random Access Memory ）では、メモリセル
群からなるメモリアレイ、このメモリアレイの動作制御
を行う周辺回路およびボンディングワイヤでリードと電
気的に接続するためのボンディングパッドが半導体チッ
プに配置される。このＳＲＡＭの回路レイアウトは、た
とえば、日経ＢＰ社発行、「日経マイクロデバイス １
９９１年６月号」（1991年 6月 1日発行）、 P42、図２
に表されているように、半導体チップの中央部にメモリ
アレイが、その周辺に周辺回路がそれぞれ配置され、チ
ップの対向する２つの長辺部分の全長からその両端で隣
接している短辺部分の一部にかけて一対のコの字形を形
成するようにボンディングパッドが配置されている。こ
の回路レイアウトの変形としては、半導体チップの２つ
の短辺部分の全長から隣接する長辺部分の一部にかけて
コの字形にボンディングパッドを配置するレイアウト、
あるいは、半導体チップの全周に亙ってほぼ等間隔にボ
ンディングパッドを配置するレイアウトなどが考えられ
る。
リを一例に挙げて具体的に説明すると、たとえばＳＲＡ
Ｍ（Static Random Access Memory ）では、メモリセル
群からなるメモリアレイ、このメモリアレイの動作制御
を行う周辺回路およびボンディングワイヤでリードと電
気的に接続するためのボンディングパッドが半導体チッ
プに配置される。このＳＲＡＭの回路レイアウトは、た
とえば、日経ＢＰ社発行、「日経マイクロデバイス １
９９１年６月号」（1991年 6月 1日発行）、 P42、図２
に表されているように、半導体チップの中央部にメモリ
アレイが、その周辺に周辺回路がそれぞれ配置され、チ
ップの対向する２つの長辺部分の全長からその両端で隣
接している短辺部分の一部にかけて一対のコの字形を形
成するようにボンディングパッドが配置されている。こ
の回路レイアウトの変形としては、半導体チップの２つ
の短辺部分の全長から隣接する長辺部分の一部にかけて
コの字形にボンディングパッドを配置するレイアウト、
あるいは、半導体チップの全周に亙ってほぼ等間隔にボ
ンディングパッドを配置するレイアウトなどが考えられ
る。
【０００４】そして、このようなパッドレイアウトの場
合、半導体チップを実装するリードフレームのインナー
リード部のボンディングエリアはチップのボンディング
パッドの配置位置に沿ってその近傍に位置するように形
成される。
合、半導体チップを実装するリードフレームのインナー
リード部のボンディングエリアはチップのボンディング
パッドの配置位置に沿ってその近傍に位置するように形
成される。
【０００５】
【発明が解決しようとする課題】今日、大容量化による
チップサイズの大形化とこれを封止するパッケージサイ
ズの小形化によって封止部分であるインナーリード部の
引き回し領域が減少傾向にあるため、そのボンディング
エリアがボンディングパッドの近傍に位置するように自
由にインナーリード部を設計することは困難になってき
ている。したがって、ボンディングパッド側を接近させ
たレイアウトをする必要が出てくる。しかし、前記した
コの字形のパッドレイアウトでは回路配置に制約ができ
てこれができなくなったり、ボンディングパッドの配置
次第では空き領域が増大してチップサイズ拡大の要因と
なってしまう。
チップサイズの大形化とこれを封止するパッケージサイ
ズの小形化によって封止部分であるインナーリード部の
引き回し領域が減少傾向にあるため、そのボンディング
エリアがボンディングパッドの近傍に位置するように自
由にインナーリード部を設計することは困難になってき
ている。したがって、ボンディングパッド側を接近させ
たレイアウトをする必要が出てくる。しかし、前記した
コの字形のパッドレイアウトでは回路配置に制約ができ
てこれができなくなったり、ボンディングパッドの配置
次第では空き領域が増大してチップサイズ拡大の要因と
なってしまう。
【０００６】ボンディングパッドを半導体チップの全周
に亙って割り振った場合にはこのよな問題は生じないよ
うに思われるが、それらが密にレイアウトされていなけ
れば実質的には空き領域が存在することになる。
に亙って割り振った場合にはこのよな問題は生じないよ
うに思われるが、それらが密にレイアウトされていなけ
れば実質的には空き領域が存在することになる。
【０００７】また、半導体製品の大容量化によるメモリ
アレイ領域の増加およびボンディングパッド数の増加
で、半導体チップにおける周辺回路領域が相対的に狭く
なって効率的なレイアウトが要請されている。そして、
これはメモリにとどまらず全ての半導体装置に共通の要
請でもある。
アレイ領域の増加およびボンディングパッド数の増加
で、半導体チップにおける周辺回路領域が相対的に狭く
なって効率的なレイアウトが要請されている。そして、
これはメモリにとどまらず全ての半導体装置に共通の要
請でもある。
【０００８】そこで、本発明の目的は、半導体チップに
おいて、空き領域の発生を招くことのない効率的な回路
レイアウトを提供することにある。
おいて、空き領域の発生を招くことのない効率的な回路
レイアウトを提供することにある。
【０００９】本発明の他の目的は、インナーリード部の
引き回し領域を狭くすることのできる半導体チップの回
路レイアウトを提供することにある。
引き回し領域を狭くすることのできる半導体チップの回
路レイアウトを提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】すなわち、本発明による半導体チップは、
相互に一体となって形成された略四角形の中央領域およ
びこの中央領域の対向する２辺の一部から相互に向かい
合う角部を含んでそれぞれ半導体チップの外周端付近ま
で突出した２つの突出領域からなり、所定の電気的動作
を実行する回路要素が作り込まれた回路要素形成エリア
を有している。そして、中央領域を両側から挟むように
して半導体チップの対向する２辺に沿ってその全長に亙
り第１のパッド配列エリアおよび第２のパッド配列エリ
アが形成され、ここに回路要素と電気的に接続された複
数のボンディングパッドが配列されている。また、第１
のパッド配列エリアおよび第２のパッド配列エリアの各
一方端から連続して半導体チップの対向する他の２辺に
沿ってそれぞれ突出領域まで延びて第３のパッド配列エ
リアおよび第４のパッド配列エリアが回路要素形成エリ
アの外周に形成され、ここにも同様に回路要素と電気的
に接続された複数のボンディングパッドが配列されてい
る。
相互に一体となって形成された略四角形の中央領域およ
びこの中央領域の対向する２辺の一部から相互に向かい
合う角部を含んでそれぞれ半導体チップの外周端付近ま
で突出した２つの突出領域からなり、所定の電気的動作
を実行する回路要素が作り込まれた回路要素形成エリア
を有している。そして、中央領域を両側から挟むように
して半導体チップの対向する２辺に沿ってその全長に亙
り第１のパッド配列エリアおよび第２のパッド配列エリ
アが形成され、ここに回路要素と電気的に接続された複
数のボンディングパッドが配列されている。また、第１
のパッド配列エリアおよび第２のパッド配列エリアの各
一方端から連続して半導体チップの対向する他の２辺に
沿ってそれぞれ突出領域まで延びて第３のパッド配列エ
リアおよび第４のパッド配列エリアが回路要素形成エリ
アの外周に形成され、ここにも同様に回路要素と電気的
に接続された複数のボンディングパッドが配列されてい
る。
【００１３】このような半導体チップでは、第３のパッ
ド配列エリアおよび第４のパッド配列エリアの長さをい
ずれも中央領域における突出領域形成側の一辺の長さの
１／２に設定することができる。また、第３のパッド配
列エリアおよび第４のパッド配列エリアが相互にオーバ
ーラップするようにして形成してもよい。さらに、２つ
の突出領域が相互にオーバーラップするようにして形成
してもよい。
ド配列エリアおよび第４のパッド配列エリアの長さをい
ずれも中央領域における突出領域形成側の一辺の長さの
１／２に設定することができる。また、第３のパッド配
列エリアおよび第４のパッド配列エリアが相互にオーバ
ーラップするようにして形成してもよい。さらに、２つ
の突出領域が相互にオーバーラップするようにして形成
してもよい。
【００１４】これらの半導体チップはＲＡＭまたはＲＯ
Ｍとし、回路要素は情報記憶を行うメモリアレイおよび
このメモリアレイの動作制御を行う周辺回路とすること
ができる。
Ｍとし、回路要素は情報記憶を行うメモリアレイおよび
このメモリアレイの動作制御を行う周辺回路とすること
ができる。
【００１５】また、本発明によるリードフレームは、前
記した半導体チップが搭載されるもので、そのインナー
リード部のボンディングエリアはそれぞれ対応する半導
体チップのボンディングパッドの近傍に位置するように
レイアウトされていることを特徴とするものである。こ
のリードフレームのアウターリードは相互に反対となる
２方向に延びて形成してもよい。
記した半導体チップが搭載されるもので、そのインナー
リード部のボンディングエリアはそれぞれ対応する半導
体チップのボンディングパッドの近傍に位置するように
レイアウトされていることを特徴とするものである。こ
のリードフレームのアウターリードは相互に反対となる
２方向に延びて形成してもよい。
【００１６】そして、本発明による半導体装置は、前記
した半導体チップがこのようなリードフレームに搭載さ
れて両者が電気的に接続されて構成されているものであ
る。
した半導体チップがこのようなリードフレームに搭載さ
れて両者が電気的に接続されて構成されているものであ
る。
【００１７】上記した手段によれば、ボンディングパッ
ドが半導体チップに対面Ｌ字形に配列されるように回路
要素が形成されるので、空き領域によるチップ面積の拡
大を招くことのない効率的な回路レイアウトを行うこと
が可能になる。
ドが半導体チップに対面Ｌ字形に配列されるように回路
要素が形成されるので、空き領域によるチップ面積の拡
大を招くことのない効率的な回路レイアウトを行うこと
が可能になる。
【００１８】また、インナーリード部のボンディングエ
リアの近傍にボンディングパッドを配置することが可能
となるので、インナーリード部の引き回し領域を狭くす
ることができる。
リアの近傍にボンディングパッドを配置することが可能
となるので、インナーリード部の引き回し領域を狭くす
ることができる。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の機能を有する部材には同一
の符号が付されており、その繰り返しの説明は省略され
ている。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の機能を有する部材には同一
の符号が付されており、その繰り返しの説明は省略され
ている。
【００２０】（実施の形態１）図１は本発明の一実施の
形態である半導体チップを示す平面図、図２は図１の半
導体チップにおける回路レイアウトを示す説明図、図３
は図１の半導体チップが搭載されるリードフレームの一
部を示す平面図、図４は図１の半導体チップが図３のリ
ードフレームに搭載されて構成された半導体装置を示す
外観斜視図である。
形態である半導体チップを示す平面図、図２は図１の半
導体チップにおける回路レイアウトを示す説明図、図３
は図１の半導体チップが搭載されるリードフレームの一
部を示す平面図、図４は図１の半導体チップが図３のリ
ードフレームに搭載されて構成された半導体装置を示す
外観斜視図である。
【００２１】本実施の形態の半導体チップ１は、一例と
して、１ビット当たり４個のトランジスタによってフリ
ップフロップを構成して情報記憶を行う複数のメモリセ
ルによって構成されるメモリアレイ２ａ，２ｂを有する
ＳＲＡＭ（Static Random Access Memory ）とされてい
る。但し、本発明はＤＲＡＭ（Dynamic Random Access
Memory）や各種ＲＯＭ（Read Only Memory）、さらには
ＣＰＵ（Central Processing Unit ）やワンチップマイ
コンなど他の種々の半導体装置に適用することができ、
ＳＲＡＭに限定されるものではない。
して、１ビット当たり４個のトランジスタによってフリ
ップフロップを構成して情報記憶を行う複数のメモリセ
ルによって構成されるメモリアレイ２ａ，２ｂを有する
ＳＲＡＭ（Static Random Access Memory ）とされてい
る。但し、本発明はＤＲＡＭ（Dynamic Random Access
Memory）や各種ＲＯＭ（Read Only Memory）、さらには
ＣＰＵ（Central Processing Unit ）やワンチップマイ
コンなど他の種々の半導体装置に適用することができ、
ＳＲＡＭに限定されるものではない。
【００２２】図１に示すように、メモリアレイ２ａ，２
ｂは２分割されて半導体チップ１の対向する２辺にそれ
ぞれ接近するように平面方向にずらしてレイアウトされ
ている。そして、このようなメモリアレイ２ａ，２ｂの
レイアウトで構成される対面Ｌ字形の２つの領域に後述
するリードフレーム３のインナーリード部４ａとワイヤ
接続されるボンディングパッド５が形成されている。す
なわち、半導体チップ１におけるメモリアレイ２ａ，２
ｂが接近していない側の対向する２辺に沿い、その全長
に亙って第１および第２のパッド配列エリア６ａ，６ｂ
が形成され、この第１および第２のパッド配列エリア６
ａ，６ｂのそれぞれの一方端から連続して半導体チップ
１の対向する他の２辺に沿い、ずらされた各メモリアレ
イ２ａ，２ｂによって生じた領域に第３および第４のパ
ッド配列エリア６ｃ，６ｄが形成されている。そして、
これらのパッド配列エリア６ａ〜６ｄに複数のボンディ
ングパッド５が一列に配列されている。
ｂは２分割されて半導体チップ１の対向する２辺にそれ
ぞれ接近するように平面方向にずらしてレイアウトされ
ている。そして、このようなメモリアレイ２ａ，２ｂの
レイアウトで構成される対面Ｌ字形の２つの領域に後述
するリードフレーム３のインナーリード部４ａとワイヤ
接続されるボンディングパッド５が形成されている。す
なわち、半導体チップ１におけるメモリアレイ２ａ，２
ｂが接近していない側の対向する２辺に沿い、その全長
に亙って第１および第２のパッド配列エリア６ａ，６ｂ
が形成され、この第１および第２のパッド配列エリア６
ａ，６ｂのそれぞれの一方端から連続して半導体チップ
１の対向する他の２辺に沿い、ずらされた各メモリアレ
イ２ａ，２ｂによって生じた領域に第３および第４のパ
ッド配列エリア６ｃ，６ｄが形成されている。そして、
これらのパッド配列エリア６ａ〜６ｄに複数のボンディ
ングパッド５が一列に配列されている。
【００２３】各パッド配列エリア６ａ〜６ｄに近接し
て、外部から入力された制御信号や書き込みデータを内
部信号に変換したりメモリアレイ２ａ，２ｂからの読み
出しデータを外部に出力する入出力インターフェース回
路、およびこの入出力インターフェース回路への制御信
号やデータに基づいてメモリアレイ２ａ，２ｂを制御す
るデータ制御回路などからなる周辺回路７が形成されて
いる。そして、情報の記憶を行うメモリアレイ２ａ，２
ｂとこのメモリアレイ２ａ，２ｂの動作制御を行う周辺
回路７および信号の入出力部であるボンディングパッド
５を電気的に接続するため、配線８が形成されている。
て、外部から入力された制御信号や書き込みデータを内
部信号に変換したりメモリアレイ２ａ，２ｂからの読み
出しデータを外部に出力する入出力インターフェース回
路、およびこの入出力インターフェース回路への制御信
号やデータに基づいてメモリアレイ２ａ，２ｂを制御す
るデータ制御回路などからなる周辺回路７が形成されて
いる。そして、情報の記憶を行うメモリアレイ２ａ，２
ｂとこのメモリアレイ２ａ，２ｂの動作制御を行う周辺
回路７および信号の入出力部であるボンディングパッド
５を電気的に接続するため、配線８が形成されている。
【００２４】図１におけるメモリアレイ２ａ，２ｂ、周
辺回路７および配線８という所定の電気的動作を実行す
る回路要素が作り込まれた領域をひとまとめにして回路
要素形成エリア９とし、この回路要素形成エリア９とボ
ンディングパッド５との半導体チップ１上における位置
関係を図２に示す。
辺回路７および配線８という所定の電気的動作を実行す
る回路要素が作り込まれた領域をひとまとめにして回路
要素形成エリア９とし、この回路要素形成エリア９とボ
ンディングパッド５との半導体チップ１上における位置
関係を図２に示す。
【００２５】図示するように、回路要素形成エリア９
は、略四角形をなす中央領域９ａ、およびこの中央領域
９ａの対向する２辺の１／２の長さのところから相互に
向かい合う角部を含んで半導体チップ１の外周端付近ま
で突出した２つの突出領域９ｂ1 ，９ｂ2 が一体となっ
た形状をなしている。そして、前記した第１および第２
のパッド配列エリア６ａ，６ｂは中央領域９ａをその短
辺側から挟むようにして形成され、第３および第４のパ
ッド配列エリア６ｃ，６ｄはそれぞれ第１および第２の
パッド配列エリア６ａ，６ｂの一方端から連続して半導
体チップ１の対向する他の２辺に沿い、対応する突出領
域９ｂ1 ，９ｂ2 まで延びて回路要素形成エリア９の外
周に形成されている。なお、以下に記載する実施の形態
を含めて、回路要素形成エリア９がこのような中央領域
９ａと突出領域９ｂ1 ，９ｂ2 とで構成されている限
り、メモリアレイ２ａ，２ｂ、周辺回路７、配線８は図
１に示すレイアウトには限定されるものではなく、たと
えばメモリアレイ２ａ，２ｂは連続して形成されていて
もよい。
は、略四角形をなす中央領域９ａ、およびこの中央領域
９ａの対向する２辺の１／２の長さのところから相互に
向かい合う角部を含んで半導体チップ１の外周端付近ま
で突出した２つの突出領域９ｂ1 ，９ｂ2 が一体となっ
た形状をなしている。そして、前記した第１および第２
のパッド配列エリア６ａ，６ｂは中央領域９ａをその短
辺側から挟むようにして形成され、第３および第４のパ
ッド配列エリア６ｃ，６ｄはそれぞれ第１および第２の
パッド配列エリア６ａ，６ｂの一方端から連続して半導
体チップ１の対向する他の２辺に沿い、対応する突出領
域９ｂ1 ，９ｂ2 まで延びて回路要素形成エリア９の外
周に形成されている。なお、以下に記載する実施の形態
を含めて、回路要素形成エリア９がこのような中央領域
９ａと突出領域９ｂ1 ，９ｂ2 とで構成されている限
り、メモリアレイ２ａ，２ｂ、周辺回路７、配線８は図
１に示すレイアウトには限定されるものではなく、たと
えばメモリアレイ２ａ，２ｂは連続して形成されていて
もよい。
【００２６】半導体チップ１の対向する２つの長辺部分
の全長からその両端で隣接している短辺部分の一部にか
けて一対のコの字形を形成するようにボンディングパッ
ド５が配置された場合、つまり既述した従来のレイアウ
トによる半導体チップ１の外形を図２の二点鎖線まで拡
張された輪郭で示す。すなわち、本実施の形態の半導体
チップ１の場合には、中央領域９ａの対向する２辺の１
／２の長さのところから２つの突出領域９ｂ1 ，９ｂ2
が形成されているので、第３のパッド配列エリア６ｃと
第４のパッド配列エリア６ｄとを合わせた長さは１つの
長辺分の長さになる。これに対し、従来のレイアウトで
は、ボンディングパッド５は２つの長辺部分の全長に配
列されているから、半導体チップ１の面積はボンディン
グパッド一列分だけ従来レイアウトの方が広くなってし
まう。そして、このボンディングパッド一列分が図２の
二点鎖線に相当する。
の全長からその両端で隣接している短辺部分の一部にか
けて一対のコの字形を形成するようにボンディングパッ
ド５が配置された場合、つまり既述した従来のレイアウ
トによる半導体チップ１の外形を図２の二点鎖線まで拡
張された輪郭で示す。すなわち、本実施の形態の半導体
チップ１の場合には、中央領域９ａの対向する２辺の１
／２の長さのところから２つの突出領域９ｂ1 ，９ｂ2
が形成されているので、第３のパッド配列エリア６ｃと
第４のパッド配列エリア６ｄとを合わせた長さは１つの
長辺分の長さになる。これに対し、従来のレイアウトで
は、ボンディングパッド５は２つの長辺部分の全長に配
列されているから、半導体チップ１の面積はボンディン
グパッド一列分だけ従来レイアウトの方が広くなってし
まう。そして、このボンディングパッド一列分が図２の
二点鎖線に相当する。
【００２７】これを数値的に表すと次のようになる。つ
まり、各箇所の長さを図２に示すように設定すると、回
路要素形成エリア９の面積は“Ｘ0 ×Ｙ0 ”、パッド配
列エリア６ａ〜６ｄの面積は“２Ｘ1 Ｙ1 ＋２Ｘ1 Ｙ0
＋Ｘ0 Ｙ1 ”となり、半導体チップ１の全体の面積は、
“（Ｘ0 ＋２Ｘ1 ）×（Ｙ0 ＋Ｙ1 ）”となる。一方、
従来レイアウトでは、回路要素形成エリアの面積は同様
に“Ｘ0 ×Ｙ0 ”であるが、パッド配列エリアの面積は
２倍の“２（２Ｘ1 Ｙ1 ＋２Ｘ1 Ｙ0 ＋Ｘ0 Ｙ1 ）”、
したがって、チップ面積は“（Ｘ0 ＋２Ｘ1 ）×（Ｙ0
＋２Ｙ1 ）”となる。よって、本半導体チップ１の方が
“２Ｘ1 Ｙ1 ＋Ｘ0 Ｙ1 ”だけ削減されたチップ面積と
なる。
まり、各箇所の長さを図２に示すように設定すると、回
路要素形成エリア９の面積は“Ｘ0 ×Ｙ0 ”、パッド配
列エリア６ａ〜６ｄの面積は“２Ｘ1 Ｙ1 ＋２Ｘ1 Ｙ0
＋Ｘ0 Ｙ1 ”となり、半導体チップ１の全体の面積は、
“（Ｘ0 ＋２Ｘ1 ）×（Ｙ0 ＋Ｙ1 ）”となる。一方、
従来レイアウトでは、回路要素形成エリアの面積は同様
に“Ｘ0 ×Ｙ0 ”であるが、パッド配列エリアの面積は
２倍の“２（２Ｘ1 Ｙ1 ＋２Ｘ1 Ｙ0 ＋Ｘ0 Ｙ1 ）”、
したがって、チップ面積は“（Ｘ0 ＋２Ｘ1 ）×（Ｙ0
＋２Ｙ1 ）”となる。よって、本半導体チップ１の方が
“２Ｘ1 Ｙ1 ＋Ｘ0 Ｙ1 ”だけ削減されたチップ面積と
なる。
【００２８】このようなレイアウトの半導体チップ１が
搭載されるリードフレーム３を図３に、また、これらに
より構成される半導体装置１０を図４に示す。なお、図
３においてアウターリード部４ｂの一部は図示が省略さ
れている。
搭載されるリードフレーム３を図３に、また、これらに
より構成される半導体装置１０を図４に示す。なお、図
３においてアウターリード部４ｂの一部は図示が省略さ
れている。
【００２９】リードフレーム３はその中央部に半導体チ
ップ１が搭載されるタブ１１を有しており、このタブ１
１はタブ吊りリード１２によりフレーム外枠に固定され
ている。タブ１１から外側に延びるようにしてたとえば
一列１６本、計３２本のリード４が形成されている。マ
ウントされた半導体チップ１のボンディングパッド５の
近傍にボンディングエリア４ａ1 が位置するようにして
そのインナーリード部４ａが形成され、それぞれのイン
ナーリード部４ａを延長するようにしてアウターリード
部４ｂが形成されている。アウターリード部４ｂは１６
本ずつが相互に反対となる２方向に等間隔で延びて形成
されており、対面Ｌ字形に２箇所に片寄って配列された
ボンディングパッド付近に先端のボンディングエリア４
ａ1 が位置するインナーリード部４ａはこのようなアウ
ターリード部４ｂに繋がるように引き延ばされている。
なお、図示する場合には、半導体チップ１のボンディン
グパッド５とこれに対応したインナーリード部４ａとは
それぞれボンディングワイヤ１３で接続されている。但
し、ボンディングワイヤ１３を介することなく、両者を
直接接続するようにしてもよい。
ップ１が搭載されるタブ１１を有しており、このタブ１
１はタブ吊りリード１２によりフレーム外枠に固定され
ている。タブ１１から外側に延びるようにしてたとえば
一列１６本、計３２本のリード４が形成されている。マ
ウントされた半導体チップ１のボンディングパッド５の
近傍にボンディングエリア４ａ1 が位置するようにして
そのインナーリード部４ａが形成され、それぞれのイン
ナーリード部４ａを延長するようにしてアウターリード
部４ｂが形成されている。アウターリード部４ｂは１６
本ずつが相互に反対となる２方向に等間隔で延びて形成
されており、対面Ｌ字形に２箇所に片寄って配列された
ボンディングパッド付近に先端のボンディングエリア４
ａ1 が位置するインナーリード部４ａはこのようなアウ
ターリード部４ｂに繋がるように引き延ばされている。
なお、図示する場合には、半導体チップ１のボンディン
グパッド５とこれに対応したインナーリード部４ａとは
それぞれボンディングワイヤ１３で接続されている。但
し、ボンディングワイヤ１３を介することなく、両者を
直接接続するようにしてもよい。
【００３０】アウターリード部４ｂを相互に連結するよ
うにしてダムバー１４が形成されており、樹脂封止時に
おいて型締めされた金型からのモールド樹脂の漏出がこ
こで阻止されるようになっている。図３の二点鎖線で囲
まれたインナーリード部４ａから内側の領域が封止領域
であり、これから分かるように、外部に位置するアウタ
ーリード部４ｂはパッケージの長辺側から突出した構造
となる。
うにしてダムバー１４が形成されており、樹脂封止時に
おいて型締めされた金型からのモールド樹脂の漏出がこ
こで阻止されるようになっている。図３の二点鎖線で囲
まれたインナーリード部４ａから内側の領域が封止領域
であり、これから分かるように、外部に位置するアウタ
ーリード部４ｂはパッケージの長辺側から突出した構造
となる。
【００３１】図４に示すように、このような半導体チッ
プ１およびリードフレーム３により構成された半導体装
置はたとえばアウターリード部４ｂが２方向から導出さ
れたＤＩＰ（Dual In-line Package）となる。但し、本
発明はＤＩＰ以外の種々のピン挿入タイプ、さらには各
種面実装タイプの半導体装置に適用することが可能であ
る。
プ１およびリードフレーム３により構成された半導体装
置はたとえばアウターリード部４ｂが２方向から導出さ
れたＤＩＰ（Dual In-line Package）となる。但し、本
発明はＤＩＰ以外の種々のピン挿入タイプ、さらには各
種面実装タイプの半導体装置に適用することが可能であ
る。
【００３２】このように、本実施の形態の半導体チップ
１では、略四角形の中央領域９ａとこの中央領域９ａの
対向する２辺から相互に向かい合う角部を含んで半導体
チップ１の外周端付近まで突出した２つの突出領域９ｂ
1 ，９ｂ2 により回路要素形成エリア９を形成してここ
に回路要素を作り込んでいる。また、中央領域９ａを両
側から挟むようにして第１および第２のパッド配列エリ
ア６ａ，６ｂを、各パッド配列エリア６ａ，６ｂの一方
端から連続して半導体チップ１の対向する他の２辺に沿
うように突出領域９ｂ1 ，９ｂ2 まで延びて回路要素形
成エリア９の外周に第３および第４のパッド配列エリア
６ｃ，６ｄをそれぞれ形成してボンディングパッド５を
配列している。つまり、ボンディングパッド５が半導体
チップ１に対面Ｌ字形に配列されるように回路要素を形
成している。したがって、空き領域によるチップ面積の
拡大を招くことのない効率的な回路レイアウトを行うこ
とが可能になる。
１では、略四角形の中央領域９ａとこの中央領域９ａの
対向する２辺から相互に向かい合う角部を含んで半導体
チップ１の外周端付近まで突出した２つの突出領域９ｂ
1 ，９ｂ2 により回路要素形成エリア９を形成してここ
に回路要素を作り込んでいる。また、中央領域９ａを両
側から挟むようにして第１および第２のパッド配列エリ
ア６ａ，６ｂを、各パッド配列エリア６ａ，６ｂの一方
端から連続して半導体チップ１の対向する他の２辺に沿
うように突出領域９ｂ1 ，９ｂ2 まで延びて回路要素形
成エリア９の外周に第３および第４のパッド配列エリア
６ｃ，６ｄをそれぞれ形成してボンディングパッド５を
配列している。つまり、ボンディングパッド５が半導体
チップ１に対面Ｌ字形に配列されるように回路要素を形
成している。したがって、空き領域によるチップ面積の
拡大を招くことのない効率的な回路レイアウトを行うこ
とが可能になる。
【００３３】また、インナーリード部４ａのボンディン
グエリア４ａ1 の近傍にボンディングパッド５を配置す
ることが可能となるので、インナーリード部４ａの引き
回し領域を狭くすることができる。
グエリア４ａ1 の近傍にボンディングパッド５を配置す
ることが可能となるので、インナーリード部４ａの引き
回し領域を狭くすることができる。
【００３４】さらに、中央領域９ａの対向する２辺の１
／２の長さのところから２つの突出領域９ｂ1 ，９ｂ2
が形成されているので、ボンディングパッド一列分だけ
チップ面積を削減することができる。
／２の長さのところから２つの突出領域９ｂ1 ，９ｂ2
が形成されているので、ボンディングパッド一列分だけ
チップ面積を削減することができる。
【００３５】（実施の形態２）図５は本発明の他の実施
の形態である半導体チップの回路レイアウトを示す説明
図である。
の形態である半導体チップの回路レイアウトを示す説明
図である。
【００３６】本実施の形態による半導体チップ１では、
中央領域９ａの対向する２辺の中央からずれた位置から
それぞれ突出領域９ｂ1 ，９ｂ2 が設けられて回路要素
形成エリア９が形成されている。そして、第１〜第４の
パッド配列エリア６ａ〜６ｄにそれぞれボンディングパ
ッド５が配列されている。この半導体チップ１では２つ
の突出領域９ｂ1 ，９ｂ2 の面積が異なっているため
に、図面左側に位置する第１および第３のパッド配列エ
リア６ａ，６ｃと図面右側に位置する第２および第４の
パッド配列エリア６ｂ，６ｄとの広さが異なっている。
したがって、対面Ｌ字形に配列されたボンディングパッ
ド５は非対称となっている。
中央領域９ａの対向する２辺の中央からずれた位置から
それぞれ突出領域９ｂ1 ，９ｂ2 が設けられて回路要素
形成エリア９が形成されている。そして、第１〜第４の
パッド配列エリア６ａ〜６ｄにそれぞれボンディングパ
ッド５が配列されている。この半導体チップ１では２つ
の突出領域９ｂ1 ，９ｂ2 の面積が異なっているため
に、図面左側に位置する第１および第３のパッド配列エ
リア６ａ，６ｃと図面右側に位置する第２および第４の
パッド配列エリア６ｂ，６ｄとの広さが異なっている。
したがって、対面Ｌ字形に配列されたボンディングパッ
ド５は非対称となっている。
【００３７】このように、中央領域９ａからの２つの突
出領域９ｂ1 ，９ｂ2 を異なる広さに形成し、非対称の
対面Ｌ字形のボンディングパッド５を形成するようにし
てもよい。
出領域９ｂ1 ，９ｂ2 を異なる広さに形成し、非対称の
対面Ｌ字形のボンディングパッド５を形成するようにし
てもよい。
【００３８】（実施の形態３）図６は本発明のさらに他
の実施の形態である半導体チップの回路レイアウトを示
す説明図である。
の実施の形態である半導体チップの回路レイアウトを示
す説明図である。
【００３９】本実施の形態では、半導体チップ１の中央
領域９ａの対向する２辺の１／２よりも短い幅で突出領
域９ｂ1 ，９ｂ2 が設けられて回路要素形成エリア９が
形成され、第３のパッド配列エリア６ｃと第４のパッド
配列エリア６ｄとがオーバーラップするようにして形成
されている。
領域９ａの対向する２辺の１／２よりも短い幅で突出領
域９ｂ1 ，９ｂ2 が設けられて回路要素形成エリア９が
形成され、第３のパッド配列エリア６ｃと第４のパッド
配列エリア６ｄとがオーバーラップするようにして形成
されている。
【００４０】このように２つのパッド配列エリア６ｃ，
６ｄをオーバーラップさせれば、より多くのボンディン
グパッド５を形成することができる。
６ｄをオーバーラップさせれば、より多くのボンディン
グパッド５を形成することができる。
【００４１】（実施の形態４）図７は本発明のさらに他
の実施の形態である半導体チップの回路レイアウトを示
す説明図である。
の実施の形態である半導体チップの回路レイアウトを示
す説明図である。
【００４２】本実施の形態では、半導体チップ１の中央
領域９ａの対向する２辺の１／２よりも長い幅で突出領
域９ｂ1 ，９ｂ2 が設けられて回路要素形成エリア９が
形成されている。
領域９ａの対向する２辺の１／２よりも長い幅で突出領
域９ｂ1 ，９ｂ2 が設けられて回路要素形成エリア９が
形成されている。
【００４３】ボンディングパッド５の数が少ない場合に
は、このように２つの突出領域９ｂ1 ，９ｂ2 をオーバ
ーラップさせればよい。
は、このように２つの突出領域９ｂ1 ，９ｂ2 をオーバ
ーラップさせればよい。
【００４４】（実施の形態５）図８は本発明のさらに他
の実施の形態である半導体チップの回路レイアウトを示
す説明図である。
の実施の形態である半導体チップの回路レイアウトを示
す説明図である。
【００４５】本実施の形態では、半導体チップ１の中央
領域９ａの対向する２つの短辺に突出領域９ｂ1 ，９ｂ
2 が形成されて回路要素形成エリア９が形作られてい
る。そして、中央領域９ａをその長辺側から挟むように
して第１および第２のパッド配列エリア６ａ，６ｂが、
これらの端部にそれぞれ連続して第３および第４のパッ
ド配列エリア６ｃ，６ｄが形成されてボンディングパッ
ド５が配列されている。
領域９ａの対向する２つの短辺に突出領域９ｂ1 ，９ｂ
2 が形成されて回路要素形成エリア９が形作られてい
る。そして、中央領域９ａをその長辺側から挟むように
して第１および第２のパッド配列エリア６ａ，６ｂが、
これらの端部にそれぞれ連続して第３および第４のパッ
ド配列エリア６ｃ，６ｄが形成されてボンディングパッ
ド５が配列されている。
【００４６】このように、突出領域９ｂ1 ，９ｂ2 は中
央領域９ａの短辺側に形成してもよい。なお、長辺の全
長に亙って第１および第２のパッド配列エリア６ａ，６
ｂが形成されるので、この場合にも多くのボンディング
パッド５を配置することが可能になる。
央領域９ａの短辺側に形成してもよい。なお、長辺の全
長に亙って第１および第２のパッド配列エリア６ａ，６
ｂが形成されるので、この場合にも多くのボンディング
パッド５を配置することが可能になる。
【００４７】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることは言うまでもな
い。
【００４８】たとえば、回路要素が作り込まれる回路要
素形成エリア９を形成する中央領域９ａは略四角形とさ
れているので、四辺が完全な直線となった四角形で形成
されている必要はなく、ほぼ四角形の形状をなしていれ
ばよい。
素形成エリア９を形成する中央領域９ａは略四角形とさ
れているので、四辺が完全な直線となった四角形で形成
されている必要はなく、ほぼ四角形の形状をなしていれ
ばよい。
【００４９】また、第１〜第４のパッド配列エリア６ａ
〜６ｄにはボンディングパッド５が形成されるが、回路
要素とボンディングパッド５とを電気的に接続する配線
は構造上この領域にも作り込まれることになるので、該
エリアは配線の形成を排除する意味を持つものではな
い。
〜６ｄにはボンディングパッド５が形成されるが、回路
要素とボンディングパッド５とを電気的に接続する配線
は構造上この領域にも作り込まれることになるので、該
エリアは配線の形成を排除する意味を持つものではな
い。
【００５０】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【００５１】(1).すなわち、本発明の半導体チップのレ
イアウト技術によれば、ボンディングパッドが半導体チ
ップに対面Ｌ字形に配列されるように回路要素が形成さ
れるので、空き領域によるチップ面積の拡大を招くこと
のない効率的な回路レイアウトを行うことが可能にな
る。
イアウト技術によれば、ボンディングパッドが半導体チ
ップに対面Ｌ字形に配列されるように回路要素が形成さ
れるので、空き領域によるチップ面積の拡大を招くこと
のない効率的な回路レイアウトを行うことが可能にな
る。
【００５２】(2).インナーリード部のボンディングエリ
アの近傍にボンディングパッドを配置することが可能と
なるので、インナーリード部の引き回し領域を狭くする
ことができる。
アの近傍にボンディングパッドを配置することが可能と
なるので、インナーリード部の引き回し領域を狭くする
ことができる。
【００５３】(3).中央領域の対向する２辺の１／２の長
さのところから２つの突出領域を形成すれば、ボンディ
ングパッド一列分だけチップ面積を削減することができ
る。
さのところから２つの突出領域を形成すれば、ボンディ
ングパッド一列分だけチップ面積を削減することができ
る。
【００５４】(4).第３のパッド配列エリアと第４のパッ
ド配列エリアとをオーバーラップさせれば、より多くの
ボンディングパッドを形成することができる。
ド配列エリアとをオーバーラップさせれば、より多くの
ボンディングパッドを形成することができる。
【００５５】(5).２つの突出領域をオーバーラップさせ
れば、ボンディングパッドが少ない場合でも効率的なレ
イアウトが可能になる。
れば、ボンディングパッドが少ない場合でも効率的なレ
イアウトが可能になる。
【図１】本発明の実施の形態１による半導体チップを示
す平面図である。
す平面図である。
【図２】図１の半導体チップにおける回路レイアウトを
示す説明図である。
示す説明図である。
【図３】図１の半導体チップが搭載されるリードフレー
ムの一部を示す平面図である。
ムの一部を示す平面図である。
【図４】図１の半導体チップが図３のリードフレームに
搭載されて構成された半導体装置を示す外観斜視図であ
る。
搭載されて構成された半導体装置を示す外観斜視図であ
る。
【図５】本発明の実施の形態２による半導体チップの回
路レイアウトを示す説明図である。
路レイアウトを示す説明図である。
【図６】本発明の実施の形態３による半導体チップの回
路レイアウトを示す説明図である。
路レイアウトを示す説明図である。
【図７】本発明の実施の形態４による半導体チップの回
路レイアウトを示す説明図である。
路レイアウトを示す説明図である。
【図８】本発明の実施の形態５による半導体チップの回
路レイアウトを示す説明図である。
路レイアウトを示す説明図である。
１ 半導体チップ ２ａ，２ｂ メモリアレイ ３ リードフレーム ４ リード ４ａ インナーリード部 ４ａ1 ボンディングエリア ４ｂ アウターリード部 ５ ボンディングパッド ６ａ 第１のパッド配列エリア ６ｂ 第２のパッド配列エリア ６ｃ 第３のパッド配列エリア ６ｄ 第４のパッド配列エリア ７ 周辺回路 ８ 配線 ９ 回路要素形成エリア ９ａ 中央領域 ９ｂ1 ，９ｂ2 突出領域 １０ 半導体装置 １１ タブ １２ タブ吊りリード １３ ボンディングワイヤ １４ ダムバー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 楢木 浩行 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 小倉 和智 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 藤本 義人 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 佐藤 尚史 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 守山 直克 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 玉井 博士 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (8)
- 【請求項１】 相互に一体となって形成された略四角形
の中央領域およびこの中央領域の対向する２辺の一部か
ら相互に向かい合う角部を含んでそれぞれ半導体チップ
の外周端付近まで突出した２つの突出領域からなり、所
定の電気的動作を実行する回路要素が作り込まれた回路
要素形成エリアと、 前記回路要素と電気的に接続された複数のボンディング
パッドにより構成され、前記中央領域を両側から挟むよ
うにして半導体チップの対向する２辺に沿ってその全長
に亙りそれぞれ形成された第１のパッド配列エリアおよ
び第２のパッド配列エリアと、 同様に前記回路要素と電気的に接続された複数のボンデ
ィングパッドにより構成され、前記第１のパッド配列エ
リアおよび前記第２のパッド配列エリアの各一方端から
連続して前記半導体チップの対向する他の２辺に沿って
それぞれ前記突出領域まで延びて前記回路要素形成エリ
アの外周に形成された第３のパッド配列エリアおよび第
４のパッド配列エリアとを有することを特徴とする半導
体チップ。 - 【請求項２】 請求項１記載の半導体チップであって、
前記第３のパッド配列エリアおよび前記第４のパッド配
列エリアの長さはいずれも前記中央領域における前記突
出領域形成側の一辺の長さの１／２であることを特徴と
する半導体チップ。 - 【請求項３】 請求項１記載の半導体チップであって、
前記第３のパッド配列エリアおよび前記第４のパッド配
列エリアは相互にオーバーラップして形成されているこ
とを特徴とする半導体チップ。 - 【請求項４】 請求項１記載の半導体チップであって、
前記２つの突出領域は相互にオーバーラップして形成さ
れていることを特徴とする半導体チップ。 - 【請求項５】 請求項１、２、３または４記載の半導体
チップであって、この半導体チップはＲＡＭまたはＲＯ
Ｍであり、前記回路要素は情報記憶を行うメモリアレイ
およびこのメモリアレイの動作制御を行う周辺回路であ
ることを特徴とする半導体チップ。 - 【請求項６】 請求項１、２、３、４または５記載の半
導体チップが搭載されるリードフレームであって、前記
リードフレームのインナーリード部はそのボンディング
エリアがそれぞれ対応する前記ボンディングパッドの近
傍に位置するようにレイアウトされていることを特徴と
するリードフレーム。 - 【請求項７】 請求項６記載のリードフレームであっ
て、前記リードフレームのアウターリードは相互に反対
となる２方向に延びて形成されていることを特徴とする
リードフレーム。 - 【請求項８】 請求項１、２、３、４または５記載の半
導体チップが請求項６または７記載のリードフレームに
搭載されて両者が電気的に接続されて構成されているこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8072045A JPH09260578A (ja) | 1996-03-27 | 1996-03-27 | 半導体チップおよびそれが搭載されるリードフレームならびに半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8072045A JPH09260578A (ja) | 1996-03-27 | 1996-03-27 | 半導体チップおよびそれが搭載されるリードフレームならびに半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260578A true JPH09260578A (ja) | 1997-10-03 |
Family
ID=13478037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8072045A Pending JPH09260578A (ja) | 1996-03-27 | 1996-03-27 | 半導体チップおよびそれが搭載されるリードフレームならびに半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260578A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111863758A (zh) * | 2020-06-04 | 2020-10-30 | 上海美仁半导体有限公司 | 一种安装基板、半导体器件和家用电器 |
| CN112908970A (zh) * | 2019-12-03 | 2021-06-04 | 铠侠股份有限公司 | 半导体存储装置 |
-
1996
- 1996-03-27 JP JP8072045A patent/JPH09260578A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112908970A (zh) * | 2019-12-03 | 2021-06-04 | 铠侠股份有限公司 | 半导体存储装置 |
| US11876080B2 (en) | 2019-12-03 | 2024-01-16 | Kioxia Corporation | Semiconductor memory device |
| CN112908970B (zh) * | 2019-12-03 | 2024-05-28 | 铠侠股份有限公司 | 半导体存储装置 |
| CN111863758A (zh) * | 2020-06-04 | 2020-10-30 | 上海美仁半导体有限公司 | 一种安装基板、半导体器件和家用电器 |
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