JP2005085787A

JP2005085787A - 半導体集積回路

Info

Publication number: JP2005085787A
Application number: JP2003312549A
Authority: JP
Inventors: Takenori Mizobe; 武憲溝部
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2003-09-04
Filing date: 2003-09-04
Publication date: 2005-03-31

Abstract

【課題】交互に反転する台形形状のパッドを形成して小型で生産性の良好な半導体集積回路を提供する。
【解決手段】半導体集積回路１は、半導体チップの外周部に複数並んで形成されているＩＯセルロジック部２にそれぞれ接続されたメタル配線３にそれぞれ接続されてパッド４ａ、４ｂを、台形形状に形成するとともに、相隣接する当該パッド４ａ、４ｂを、当該台形形状の底辺と頂辺が交互に反転した状態で並べて形成している。したがって、パッド４ａ、４ｂのピッチサイズを小さくすることができるとともに、ワイヤーボンディング６を台形の幅が広い部分で実施することで、プロービング跡の無い部分にワイヤーボンディング６を行うことができ、同一サイズのチップサイズよりも多くのパッド４ａ、４ｂを形成することができる。
【選択図】図１

Description

本発明は、半導体集積回路に関し、詳細には、交互に反転する台形形状のパッドを形成して小型で生産性の良好な半導体集積回路に関する。

半導体集積回路は、その中央部に基本回路部が構成され、基本回路部の外側に、複数のＩＯセルロジック部が基本回路部を取り囲むように配置されている。ＩＯセルロジック部のさらに外側、すなわち半導体集積回路の最外周部には、外部装置との電気的な接続を取るためのボンディングパッドが複数配置され、当該パッドとＩＯセルロジック部とがメタル配線で接続されている。

そして、従来、図４に示すように、半導体集積回路１００では、入出力バッファ回路であるＩＯセルロジック部１０１にメタル配線１０２を介してパッド１０３が接続されており、従来の半導体集積回路１００では、ＩＯセルロジック部１０１から同じ長さ（図４では、１５μｍ）のメタル配線１０２がＩＯセルロジック部１０１の延長方向に形成されて、当該メタル配線１０２の先端に同じ大きさで同じ四角形状（図４では、６５μｍと６０μｍの四角）のパッド１０３が形成されている。したがって、この従来の半導体集積回路１００では、同じ大きさで同じ四角形状のパッド１０３が並列に並んだ並列配列方式となっている。

ところが、近年、半導体集積回路のチップサイズは、微細化が進み、年々縮小傾向に有るが端子数（ＩＯセルの数）の増加に伴ない、上記図４に示したような並列配列方式では、パッドピッチで半導体集積回路のチップサイズが決まってしまい、チップサイズが大きくなるという問題がある。

そこで、従来、図５に示すような千鳥配列方式が用いられてきている（特許文献１、特許文献２、特許文献３等参照）。

この千鳥配列方式では、図５に示すように、所定間隔で並んで形成されているＩＯセルロジック部１１１に、長さの異なる２種類のメタル配線１１２ａ、１１２ｂが交互に接続されており、各メタル配線１１２ａ、１１２ｂの先端に、それぞれ同じ大きさで同じ四角形状（図５では、６５μｍと６０μｍの四角）のパッド１１３ａ、１１３ｂが形成されている。そして、図５では、長い方のメタル配線１１２ｂと、短い方のメタル配線１１２ａに接続されているパッド１１３ａとの横方向の間隔が１０μｍとなる間隔で形成されている。

したがって、図４に示した並列配列方式では、６本のＩＯセルロジック部１１１に接続するパッド１０３を形成すると、その横方向のサイズが４２０μｍであったが、図５に示した千鳥配列方式では、同じく６本のＩＯセルロジック部１１１に接続するパッド１１３ａ、１１３ｂを形成すると、その横方向のサイズが、３６０μｍとなる。

このように、ゲートアレイ方式を採用する論理半導体集積回路は、ゲート（論理回路）の大規模化に伴う外部端子数の増加に対応するために、ボンディングパッドを半導体集積回路の外周に沿って２列あるいは３列に配置すると共に、各列間でボンディングパッドの位置を所定ピッチ（例えば、半ピッチ）ずらす千鳥配列方式を採用している。この千鳥配列方式によれば、ボンディングパッドの実効的なピッチが縮小され、同一サイズの半導体集積回路に、より多くのボンディングパッドを形成することができる。

特開平１０−７４７９０号公報特開平９−２８３６３２号公報特許第３１３０７２４号公報

しかしながら、並列配列方式では、図４に示したように、ＩＯセルロジック部１０１が太く、パッド１０３の形状を正方形から長方形に変えても、一辺の長さを短くすることは困難である。

また、図５に示した千鳥配列方式では、一辺の長さ、すなわち、ＩＯセルロジック部１１の配列方向の長さについては短くすることはできるが、パッド１１３ａ、１１３ｂを２段構造にする必要があるため、２段構造のパッド１１３ａ、１１３ｂ部分の面積が広くなり、半導体集積回路全体の規模が大きくなるという問題があった。

さらに、図６に示すように、半導体集積回路では、各パッド１１３ａ、１１３ｂは、対向するリード１１４に、ワイヤーボンディング１１５で接続されるが、ワイヤーボンディング１１５の角度（図６に破線Ｃｒ１で示す角度）が狭くなり、既存のリードを使用することができず、専用のリード１１４を形成する必要があり、チップ作成の時間が長時間かかるとともに、ワイヤー同士の接触のおそれが発生し、アセンブリの歩留まりが低下するという問題がある。

そこで、請求項１記載の発明は、半導体チップの外周部に複数並んで形成されているＩＯセルロジック部にそれぞれ接続されるパッド領域を、台形形状に形成するとともに、相隣接する当該パッド領域を、当該台形形状の底辺と頂辺が交互に反転した状態で並べて形成することにより、パッドのピッチサイズを小さくするとともに、プロービングを台形の幅が狭い部分で実施して、ワイヤーボンディングを台形の幅が広い部分で実施することで、プロービング跡の無い部分にワイヤーボンディングを行い、同一サイズのチップサイズよりも多くのパッドを形成して、外部端子の数を増やすことができるとともに、接続信頼性の良好な半導体集積回路を提供することを目的としている。

請求項１記載の発明の半導体集積回路は、半導体チップの外周部に複数並んで形成されているＩＯセルロジック部にそれぞれ接続されてパッド領域が形成されている半導体集積回路であって、前記パッド領域は台形形状に形成されているとともに、相隣接する当該パッド領域が、当該台形形状の底辺と頂辺が交互に反転した状態で並んで形成されていることにより、上記目的を達成している。

請求項１記載の発明の半導体集積回路によれば、半導体チップの外周部に複数並んで形成されているＩＯセルロジック部にそれぞれ接続されるパッド領域を、台形形状に形成するとともに、相隣接する当該パッド領域を、当該台形形状の底辺と頂辺が交互に反転した状態で並べて形成するので、パッドのピッチサイズを小さくすることができるとともに、プロービングを台形の幅が狭い部分で実施して、ワイヤーボンディングを台形の幅が広い部分で実施することで、プロービング跡の無い部分にワイヤーボンディングを行うことができ、同一サイズのチップサイズよりも多くのパッドを形成して、外部端子の数を増やすことができるとともに、接続信頼性を向上させることができる。

以下、本発明の好適な実施例を添付図面に基づいて詳細に説明する。なお、以下に述べる実施例は、本発明の好適な実施例であるから、技術的に好ましい種々の限定が付されているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの態様に限られるものではない。

図１〜図３は、本発明の半導体集積回路の一実施例を示す図であり、図１は、本発明の半導体集積回路の一実施例を適用した半導体集積回路１の要部拡大平面図である。

図１において、半導体集積回路１は、図４に示した千鳥配列方式の半導体集積回路１００の場合に適用したものであり、所定長さ、例えば、２００μｍを有する複数のＩＯセルロジック部２に、例えば、１５μｍと短いメタル配線３が接続されており、各メタル配線３は、全て同じ長さに形成されている。各メタル配線３の先端部には、それぞれ台形形状に形成されているとともに、当該外形の向きが逆のパッド４ａとパッド４ｂが、交互に形成されている。

すなわち、パッド４ａは、メタル配線３側の辺が長い底辺となっており、例えば、６０μｍの長さを有し、上辺が短く、例えば、メタル配線３の幅と同じ長さとなっている。

また、パッド４ｂは、パッド４ａと同じ形状であるが、底辺と上辺が反転した状態で、メタル配線３に接続されている。

したがって、相隣接するパッド４ａとパッド４ｂとは、その傾斜面が平行となっており、このパッド４ａとパッド４ｂとの平行な傾斜面の間隔は、所定の短い間隔、例えば、１０μｍとなっている。

また、各パッド４ａ及びパッド４ｂは、同じ高さ、例えば、６５μｍに形成されている。

次に、本実施例の作用を説明する。本実施例の半導体集積回路１は、所定間隔で形成されているＩＯセルロジック部２に短いメタル配線３が形成され、当該各メタル配線３の先端に同じ台形形状のパッド４ａとパッド４ｂが交互に反転させた状態で、形成されている。

したがって、本実施例の半導体集積回路１と図５に示した千鳥配列方式の半導体集積回路１１０とでは、ＩＯセルロジック部１、１１１の配列方式の長さは同じであるが、図５の従来の千鳥配列方式の半導体集積回路１１１では、パッド１１３ａ、１１３ｂを２段構造としていたため、ＩＯセルロジック部１１１の長手方向の半導体集積回路１１０の長さが、３７０μｍであったが、本実施例の半導体集積回路１は、２７０μｍと、従来の半導体集積回路１１０よりも１００μｍも短くすることができ、半導体集積回路１のサイズをより一層小さくすることができる。

さらに、図５に示した千鳥配列方式の場合、図６に示したように、ワイヤーボンディング１１５の角度（図６に破線Ｃｒ１で示す角度）が狭くなり、既存のリードを使用することができなかったが、本実施例の半導体集積回路１では、図２に示すように、各パッド４ａ、４ｂを、リード５にワイヤーボンディング６で接続する場合、破線Ｃｒ０で示すワイヤーボンディング６の角度が、図６の千鳥配列方式の半導体集積回路１１０の場合の破線Ｃｒ１で示す角度よりも大きくなる。

したがって、専用のリードを形成することなく、隣接するワイヤー同士の接触を避けることができ、チップ作成の時間短縮化することができるとともに、アセンブリの歩留まりを向上させることができる。

なお、図１の半導体集積回路１は、図５に示した千鳥配列方式の場合に適用したものであり、また、左方向から右方向に見た場合、メタル配線３側の辺が長い底辺であるパッド４ａが左端に形成され、次に、メタル配線３の幅と同じ長さの短い底辺のパッド４ｂが隣接して形成されているが、図４に示した並列配列方式の場合と同様のものに適用してもよく、また、パッド４ａとパッド４ｂの配置は、上記配置に限るものではなく、例えば、図３に示すように、メタル配線３の幅と同じ長さの短い底辺のパッド４ｂが左端に形成され、次に、メタル配線３側の辺が長い底辺であるパッド４ａが隣接して形成されるようになっていてもよい。

この場合、図５に示した千鳥配列方式方式の場合に比較して、同一辺であっても、１個のＩＯセルロジック部２分だけ多く形成することができ、半導体集積回路１のサイズを小さくして、外部端子の数を増やすことができる。

このように、本実施例の半導体集積回路１は、半導体チップの外周部に複数並んで形成されているＩＯセルロジック部２にそれぞれ接続されたメタル配線３にそれぞれ接続されてパッド４ａ、４ｂを、台形形状に形成するとともに、相隣接する当該パッド４ａ、４ｂを、当該台形形状の底辺と頂辺が交互に反転した状態で並べて形成している。

したがって、パッド４ａ、４ｂのピッチサイズを小さくすることができるとともに、プロービングを台形の幅が狭い部分で実施して、ワイヤーボンディング６を台形の幅が広い部分で実施することで、プロービング跡の無い部分にワイヤーボンディング６を行うことができ、同一サイズのチップサイズよりも多くのパッド４ａ、４ｂを形成して、外部端子の数を増やすことができるとともに、接続信頼性を向上させることができる。

以上、本発明者によってなされた発明を好適な実施の形態に基づき具体的に説明したが、本発明は上記のものに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

パーソナルコンピュータ、各種電気機器に用いられるＩＯセルロジック部を内蔵する半導体集積回路に適用することができる。

本発明の半導体集積回路の一実施例を適用した半導体集積回路の要部拡大平面図。図１の半導体集積回路のパッドをワイヤーボンディングでリードと接続している状態の平面図。本発明の半導体集積回路の他の例を適用した半導体集積回路の要部拡大平面図。。従来の並列配列方式の半導体集積回路の要部拡大平面図。従来の千鳥配列方式の半導体集積回路の要部拡大平面図。図６の千鳥配列方式の半導体集積回路のパッドをワイヤーボンディングでリードと接続している状態の平面図。

符号の説明

１半導体集積回路
２ＩＯセルロジック部
３メタル配線
４ａ、４ｂパッド
５リード
６ワイヤーボンディング

Claims

半導体チップの外周部に複数並んで形成されているＩＯセルロジック部にそれぞれ接続されてパッド領域が形成されている半導体集積回路であって、前記パッド領域は台形形状に形成されているとともに、相隣接する当該パッド領域が、当該台形形状の底辺と頂辺が交互に反転した状態で並んで形成されていることを特徴とする半導体集積回路。