JP2001085826A

JP2001085826A - 配線基板

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Publication number: JP2001085826A
Application number: JP26082699A
Authority: JP
Inventors: Shunsuke Uzaki; 俊介宇崎; Tsuneo Hamaguchi; 恒夫浜口
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-09-14
Filing date: 1999-09-14
Publication date: 2001-03-30
Anticipated expiration: 2019-09-14
Also published as: JP3623407B2

Abstract

(57)【要約】【課題】プリント基板製造時の歩留まりが低下した
り、半導体チップ実装時の歩留まりが低下するという課
題があった。【解決手段】Ｉ／Ｏ電極４との接合部６が位置する導
電パターン２の先端部が尖形である。また、Ｉ／Ｏ電極
４との接合部６が交互に反対方向から延びた導電パター
ン２の先端部に位置している。また、隣り合う導電パタ
ーン２の尖形部分の対向する二辺が平行であり、その二
辺間の距離が導電パターン２間の最小間隔である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プリント基板な
どの、表面に導電パターンが形成された配線基板に関
し、より詳細には、配線基板に実装される半導体チップ
などのチップ状の電子部品に設けられた電極との接合部
が位置する導電パターンの先端部の配置や形状に関する
ものである。

【０００２】

【従来の技術】近年、ＩＣ製造時のデザインルール（線
幅や線間隔など）の微細化により、ＩＣの集積度が高く
なり、一つの半導体チップが多くの機能を持つようにな
った。それに伴い、半導体チップに設けるＩ／Ｏ電極の
数が増加し、Ｉ／Ｏ電極のピッチが狭くなる傾向にあ
る。

【０００３】しかしながら、一般に、半導体チップに形
成可能なＩ／Ｏ電極の最小ピッチに比べて、プリント基
板に形成可能な導電パターンの最小ピッチが広い。この
ため、フリップチップ方式によりプリント基板に半導体
チップを実装する場合、通常、半導体チップのＩ／Ｏ電
極のピッチを、プリント基板に形成される導電パターン
の先端部に位置するＩ／Ｏ電極との接合部のピッチに合
わせる必要があり、フリップチップ方式によりプリント
基板に実装される半導体チップでは、Ｉ／Ｏ電極のピッ
チがそのサイズを決定する主要因になっている。

【０００４】このように、フリップチップ方式によりプ
リント基板に実装される半導体チップでは、Ｉ／Ｏ電極
のピッチをプリント基板におけるＩ／Ｏ電極との接合部
のピッチに合わせているため、Ｉ／Ｏ電極との接合部の
ピッチを広くすると、半導体チップのサイズは大きくな
り、1枚のウェハ当たりの半導体チップの取り数が少な
くなる。このため、半導体チップのコストが高くなる。

【０００５】一方、Ｉ／Ｏ電極との接合部のピッチを狭
くすると、プリント基板製造時の歩留まりが低下した
り、プリント基板製造時の歩留まりを維持するために高
度な製造技術が必要となる。このため、プリント基板の
コストが高くなる。また、Ｉ／Ｏ電極との接合部のピッ
チを狭くすると、半導体チップ実装時に高度の位置合わ
せ精度が必要となるので、半導体チップ実装時の歩留ま
りが低下したり、半導体チップ実装時の歩留まりを維持
するために高度な実装技術が必要となる。このため、実
装後の部品のコストが高くなる。

【０００６】これまで、Ｉ／Ｏ電極との接合部が千鳥配
置になるように、Ｉ／Ｏ電極との接合部が位置する導電
パターンの先端部が配置されている例として、図５及び
図６に示すプリント基板が知られている。

【０００７】図５及び図６は、表面に導電パターンが形
成された配線基板である従来のプリント基板の要部を示
す平面図である。図５及び図６では、Ｉ／Ｏ電極との接
合部が位置する導電パターンの先端部の配置や形状を示
している。また、図５及び図６では、Ｉ／Ｏ電極との接
合部が、Ｉ／Ｏ電極との接合部のピッチｐが８８μｍ、
ピッチ方向と垂直な方向におけるＩ／Ｏ電極との接合部
の間隔ｄが１００μｍである千鳥配置になるように、Ｉ
／Ｏ電極との接合部が位置する導電パターンの先端部が
配置されている場合を示している。

【０００８】図５において、１０１はプリント基板に設
けられた導電パターン、１０２はプリント基板の導電パ
ターン１０１上に位置する、半導体チップのＩ／Ｏ電極
との接合部である。また、図６において、１１１はプリ
ント基板に設けられた導電パターン、１１２はプリント
基板の導電パターン１１１上に位置する、半導体チップ
のＩ／Ｏ電極との接合部である。

【０００９】図５及び図６では、Ｉ／Ｏ電極との接続部
１０２，１１２が位置する導電パターン１０１，１１１
の先端部が矩形である。また、図５では、Ｉ／Ｏ電極と
の接合部１０２が同一方向から延びた導電パターン１０
１の先端部に位置し、図６では、Ｉ／Ｏ電極との接合部
１１２が交互に反対方向から延びた導電パターン１１１
の先端部に位置している。また、図５では、導電パター
ン１０１の幅ａ１が４４μｍ、導電パターン１０１の最
小間隔ｂ１が４４μｍであり、図６では、導電パターン
１１１の幅ａ２が５０μｍ、導電パターン１１１の最小
間隔ｂ２が５０μｍである。

【００１０】

【発明が解決しようとする課題】表面に導電パターンが
形成された配線基板である従来のプリント基板は以上の
ように構成されているので、図５に示すプリント基板と
図６に示すプリント基板とを比較した場合、ＩＣ電極と
の接合部１０２，１１２のピッチが同じであるが、図５
に示すプリント基板に形成されている導電パターン１０
１の幅ａ１に比べて、図６に示すプリント基板に形成さ
れている導電パターン１１１の幅ａ２が広い。従って、
図５に示すプリント基板では、図６に示すプリント基板
に比べて、プリント基板製造時の歩留まりが低下した
り、プリント基板製造時の歩留まりを維持するために高
度な製造技術が必要となるため、プリント基板のコスト
が高くなるという課題があった。

【００１１】一方、図６に示すプリント基板では、Ｉ／
Ｏ電極との接合部１１２が交互に反対方向から延びた導
電パターン１１１の矩形の先端部に位置し、Ｉ／Ｏ電極
との接合部１１２から導電パターン１１１の延在方向の
端部までの距離ｘを３０μｍしかとることができない。
従って、図６に示すプリント基板では、半導体チップ実
装時の歩留まりが低下したり、半導体チップ実装時の歩
留まりを維持するために高度な実装技術が必要となるた
め、実装後の部品のコストが高くなるという課題があっ
た。

【００１２】この発明は上記のような課題を解決するた
めになされたもので、Ｉ／Ｏ電極との接合部が千鳥配置
し、Ｉ／Ｏ電極との接合部が交互に反対方向から延びた
導電パターンの先端部に位置しているが、半導体チップ
実装時の歩留まりが高く、実装後の部品のコストが安価
である配線基板を得ることを目的とする。

【００１３】また、Ｉ／Ｏ電極との接合部が千鳥配置
し、Ｉ／Ｏ電極との接合部が交互に反対方向から延びた
導電パターンの先端部に位置しているが、半導体チップ
実装時の歩留まりが高く、実装後の部品が安価であると
ともに、製造時の歩留まりが高く、安価な配線基板を得
ることを目的とする。

【００１４】

【課題を解決するための手段】この発明に係る配線基板
は、当該配線基板に実装されるチップ状の電子部品に設
けられた電極との接合部が、交互に反対方向から延びた
導電パターンの先端部に位置し、接合部が所定のピッチ
で千鳥配置し、導電パターンの先端部が尖形であり、隣
り合う導電パターンの尖形部分の対向する二辺が平行で
あり、その二辺間の距離が導電パターン間の最小間隔で
あるものである。

【００１５】この発明に係る配線基板は、当該配線基板
に実装されるチップ状の電子部品に設けられた電極との
接合部が、交互に反対方向から延びた導電パターンの先
端部に位置し、接合部が所定のピッチで千鳥配置し、導
電パターンの先端部に、矩形領域から突出する突出領域
を有するものである。

【００１６】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１．図１は、表面に導電パターンが形成され
た配線基板であるこの発明の実施の形態１によるプリン
ト基板の要部を示す平面図である。図１では、Ｉ／Ｏ電
極との接合部が位置する導電パターンの先端部の配置や
形状を示している。また、図１では、Ｉ／Ｏ電極との接
合部が、Ｉ／Ｏ電極との接合部のピッチＰが８８μｍ、
ピッチ方向と垂直な方向におけるＩ／Ｏ電極との接合部
の間隔Ｄが１００μｍである千鳥配置になるように、Ｉ
／Ｏ電極との接合部が位置する導電パターンの先端部が
配置されている場合を示している。また、図２は、図１
に示すプリント基板に半導体チップを実装した状態にお
ける、図１中のＩＩ−ＩＩ線に沿った断面図である。

【００１７】図において、１はプリント基板（配線基
板）、２はプリント基板１に設けられた導電パターン、
３は半導体チップ（電子部品）、４は半導体チップ３に
設けられたＩ／Ｏ電極（電極）、５は半導体チップ３の
Ｉ／Ｏ電極４上に形成されたバンプ、６はプリント基板
１の導電パターン２上に位置する、半導体チップ３のＩ
／Ｏ電極４との接合部である。半導体チップ３のＩ／Ｏ
電極４は、その上に形成されたバンプ５によって、接合
部６において導電パターン２と接合する。

【００１８】実施の形態１によるプリント基板１では、
Ｉ／Ｏ電極４との接合部６が位置する導電パターン２の
先端部が尖形、すなわち槍先形である。また、Ｉ／Ｏ電
極４との接合部６が交互に反対方向から延びた導電パタ
ーン２の先端部に位置している。すなわち、奇数番目の
接合部６が位置する導電パターン２の先端部が延在する
方向と、偶数番目の接合部６が位置する導電パターン２
の先端部が延在する方向が逆方向である。また、導電パ
ターン２の幅Ａ１が７０μｍ、導電パターン２の最小間
隔Ｂ１が５０μｍである。また、隣り合う導電パターン
２の尖形部分の対向する二辺が平行であり、その二辺間
の距離が導電パターン２間の最小間隔である。

【００１９】以上のように、この実施の形態１によれ
ば、導電パターン２の幅Ａ１が図６に示すプリント基板
における導電パターン１１１の幅ａ２に比べて広く、相
対的に微細でないデザインルールによりプリント基板１
を製造できる。その結果、プリント基板製造時の歩留ま
りが高く、プリント基板１が安価になるという効果が得
られる。

【００２０】また、この実施の形態１によれば、ＩＣ電
極４との接合部６から導電パターン２の端部までの距離
Ｄが１００μｍであり、図６に示すプリント基板におけ
るＩＣ電極との接合部１１２から導電パターン１１１の
端部までの距離ｘに比べて長く、公差が大きい。その結
果、半導体チップ実装時の歩留まりが高く、実装後の部
品が安価になるという効果が得られる。

【００２１】実施の形態２．実施の形態２では、Ｉ／Ｏ
電極との接合部が、Ｉ／Ｏ電極との接合部のピッチＰが
８８μｍ、ピッチ方向と垂直な方向におけるＩ／Ｏ電極
との接合部の間隔Ｄが１００μｍである千鳥配置になる
ように、Ｉ／Ｏ電極との接合部が位置する導電パターン
の先端部が配置されているプリント基板の変形例につい
て説明する。

【００２２】図３は、表面に導電パターンが形成された
配線基板であるこの発明の実施の形態２によるプリント
基板の要部を示す平面図である。図３では、Ｉ／Ｏ電極
との接合部が位置する導電パターンの先端部の配置や形
状を示している。図において、７はプリント基板に設け
られた導電パターン、８はプリント基板の導電パターン
７上に位置する、半導体チップのＩ／Ｏ電極との接合部
である。

【００２３】実施の形態２によるプリント基板では、導
電パターン２の幅Ａ２が５０μｍ、導電パターン２の最
小間隔Ｂ２が５０μｍである。また、図３中のＣで示す
距離は２５μｍである。

【００２４】以上のように、この実施の形態２によれ
ば、導電パターン７の幅Ａ２及び最小間隔Ｂ２が図６に
示すプリント基板における導電パターン１１１の幅ａ２
及び最小間隔ｂ２と同じであるため、実施の形態１のよ
うに、プリント基板製造時の歩留まりが高くなるという
効果は得られないが、ＩＣ電極との接合部８から導電パ
ターン７の端部までの距離が１００μｍであり、図６に
示すプリント基板におけるＩＣ電極との接合部１１２か
ら導電パターン１１１の端部までの距離ｘに比べて長
く、公差が大きい。その結果、半導体チップ実装時の歩
留まりが高く、実装後の部品が安価になるという効果が
得られる。

【００２５】実施の形態３．実施の形態３では、Ｉ／Ｏ
電極との接合部が交互に反対方向から延びた導電パター
ンの先端部に位置し、Ｉ／Ｏ電極との接合部が所定のピ
ッチで千鳥配置するプリント基板における、Ｉ／Ｏ電極
との接合部が位置する導電パターンの先端部の形状につ
いて説明する。

【００２６】図４（Ａ）〜図４（Ｈ）は、Ｉ／Ｏ電極と
の接合部が位置する導電パターンの先端部を示す平面図
である。図において、９ａ〜９ｈはプリント基板に設け
られた導電パターン、１０ａ〜１０ｈはプリント基板の
導電パターン上に位置する、半導体チップのＩ／Ｏ電極
との接合部、１１ａ〜１１ｈは従来のプリント基板にお
けるＩ／Ｏ電極との接合部が位置する導電パターンの先
端部に相当する矩形領域、１２ａ〜１２ｈは矩形領域１
１ａ〜１１ｈから突出する突出領域である。図４（Ａ）
〜図４（Ｈ）中、矩形領域１１ａ〜１１ｈを破線で示し
ている。また、図４（Ａ）〜図４（Ｈ）中、突出領域１
２ａ〜１２ｈにハッチングを付して示している。

【００２７】以上のように、この実施の形態３によれ
ば、Ｉ／Ｏ電極との接合部が位置する導電パターン９ａ
〜９ｈの先端部に尖形や菱形や星形や丸形の部分が存在
し、Ｉ／Ｏ電極との接合部１０ａ〜１０ｈが位置する導
電パターン９ａ〜９ｈの先端部に、矩形領域１１ａ〜１
１ｈから突出する突出領域１２ａ〜１２ｈを有している
ため、公差が大きくなる。その結果、半導体チップ実装
時の歩留まりが高く、実装後の部品が安価になるという
効果が得られる。

【００２８】なお、上述した実施の形態では、表面に導
電パターンが形成された配線基板としてプリント基板を
例として説明したが、表面に導電パターンが形成された
セラミック基板やシリコン基板の場合にも本発明を適用
できる。また、上述した実施の形態では、半導体チップ
をプリント基板に実装する場合について説明したが、半
導体チップ同士を接合する場合にも本発明を適用でき
る。また、上述した実施の形態では、フリップチップ方
式で実装する場合について説明したが、はんだや導電性
接着剤を用いて実装する場合にも本発明を適用できる。
また、上述した実施の形態１，２における寸法は一例で
あり、それ以外の寸法であってもよい。

【００２９】

【発明の効果】以上のように、この発明によれば、接合
部が、交互に反対方向から延びた導電パターンの先端部
に位置し、導電パターンの先端部が尖形であり、隣り合
う導電パターンの尖形部分の対向する二辺が平行であ
り、その二辺間の距離が導電パターン間の最小間隔であ
るように配線基板を構成したので、接合部から導電パタ
ーンの端部までの距離が長くなり、公差が大きくなる。
その結果、実装時の歩留まりが高く、実装後の部品が安
価である配線基板が得られる効果がある。また、相対的
に微細でないデザインルールにより製造できる場合に
は、製造時の歩留まりが高く、安価な配線基板が得られ
る効果がある。

【００３０】この発明によれば、接合部が、交互に反対
方向から延びた導電パターンの先端部に位置し、導電パ
ターンの先端部に、矩形領域から突出する突出領域を有
するように配線基板を構成したので、公差が大きくな
る。その結果、実装時の歩留まりが高く、実装後の部品
が安価である配線基板が得られる効果がある。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるプリント基板
の要部を示す平面図である。

【図２】図１に示すプリント基板に半導体チップを実
装した状態における、図１中のＩＩ−ＩＩ線に沿った断
面図である。

【図３】この発明の実施の形態２によるプリント基板
の要部を示す平面図である。

【図４】（Ａ）〜（Ｈ）は、Ｉ／Ｏ電極との接合部が
位置する導電パターンの先端部を示す平面図である。

【図５】従来のプリント基板の要部を示す平面図であ
る。

【図６】従来の他のプリント基板の要部を示す平面図
である。

【符号の説明】

１プリント基板（配線基板）、２導電パターン、３
半導体チップ（電子部品）、４Ｉ／Ｏ電極（電
極）、５バンプ、６接合部、７導電パターン、８
接合部、９ａ〜９ｈ導電パターン、１０ａ〜１０ｈ
接合部、１１ａ〜１１ｈ矩形領域、１２ａ〜１２ｈ
突出領域。

Claims

【特許請求の範囲】

【請求項１】表面に導電パターンが形成された配線基
板において、当該配線基板に実装されるチップ状の電子部品に設けら
れた電極との接合部が、交互に反対方向から延びた上記
導電パターンの先端部に位置し、上記接合部が所定のピッチで千鳥配置し、上記導電パターンの先端部が尖形であり、隣り合う上記導電パターンの尖形部分の対向する二辺が
平行であり、その二辺間の距離が上記導電パターン間の
最小間隔であることを特徴とする配線基板。
【請求項２】表面に導電パターンが形成された配線基
板において、当該配線基板に実装されるチップ状の電子部品に設けら
れた電極との接合部が、交互に反対方向から延びた上記
導電パターンの先端部に位置し、上記接合部が所定のピッチで千鳥配置し、上記導電パターンの先端部に、矩形領域から突出する突
出領域を有することを特徴とする配線基板。