JP5835725B2 - 配線基板 - Google Patents

配線基板 Download PDF

Info

Publication number
JP5835725B2
JP5835725B2 JP2011116417A JP2011116417A JP5835725B2 JP 5835725 B2 JP5835725 B2 JP 5835725B2 JP 2011116417 A JP2011116417 A JP 2011116417A JP 2011116417 A JP2011116417 A JP 2011116417A JP 5835725 B2 JP5835725 B2 JP 5835725B2
Authority
JP
Japan
Prior art keywords
semiconductor element
element connection
wiring
mounting portion
connection pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011116417A
Other languages
English (en)
Other versions
JP2012248550A (ja
Inventor
多田 公則
公則 多田
Original Assignee
京セラサーキットソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 京セラサーキットソリューションズ株式会社 filed Critical 京セラサーキットソリューションズ株式会社
Priority to JP2011116417A priority Critical patent/JP5835725B2/ja
Publication of JP2012248550A publication Critical patent/JP2012248550A/ja
Application granted granted Critical
Publication of JP5835725B2 publication Critical patent/JP5835725B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation

Landscapes

  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Description

本発明は、半導体素子を搭載するために用いられる配線基板に関するものである。
従来、図4に示すように、下面外周部に電極端子Tがペリフェラル配置された半導体素子Sをフリップチップ接続により搭載する配線基板20として、多数のスルーホール12を有する樹脂系絶縁材料から成る絶縁基板11の上面の中央部に半導体素子Sを搭載するための搭載部11aを設けるとともに、絶縁基板11の上面からスルーホール12内を介して下面に導出する銅から成る複数の配線導体13を被着させ、この配線導体13の一部を搭載部11aの外周部において半導体素子Sの電極端子Tに接続するための半導体素子接続パッド14として配置するとともに絶縁基板11の下面において外部電気回路基板と接続するための外部接続パッド15として配置し、さらに絶縁基板11の上下面およびスルーホール12内に半導体素子接続パッド14および外部接続パッド15を露出させる開口部16aおよび16bを有する樹脂系絶縁材料から成るソルダーレジスト層16を被着させてなる配線基板20が知られている。なお、半導体素子Sの電極端子Tの下端には半導体素子接続パッド14と接続するための鉛フリー半田から成る半田バンプBが被着されており、半導体素子接続パッド14の露出する上面には半田バンプBとの濡れ性を向上させるための金属層17が被着されている。金属層17は、例えば錫めっきから成り、半導体素子接続パッド14の露出面に電解めっき法により0.5〜5μmの厚みに被着された後、加熱溶融処理されて高さが2〜25μmのドーム状となっている。
このような配線基板20においては、半導体素子接続パッド14に被着された金属層17上に半導体素子Sの電極端子Tを載置し、その状態で半田バンプBおよび金属層17を加熱溶融することによって半導体素子Sが配線基板20上に実装される。
ところで、このような配線基板においては、図5に上面図で示すように、多数の半導体素子接続パッド14が搭載部11aの外周部に内側の列と外側の列との2列の並びに設けられることがある。このように2列の並びで設けられた半導体素子接続パッド14は、ソルダーレジスト16に設けられた枠状の開口部16a内に露出している。そして一般的に、内側の並びの半導体素子接続パッド14は搭載部11aの内側へ延びる引出配線13aにより搭載部11aの内側に引き出され、外側の並びの半導体素子接続パッド14は搭載部11aの外側に延びる引出配線13bにより搭載部11aの外側に引き出される。しかしながら、内側の列の半導体素子接続パッド14であっても、搭載部11aの内側に引き出すことが設計的に困難である場合、搭載部11aの外側に延びる引出配線13cにより搭載部11aの外側に引き出されることもある。この場合、内側の列の半導体素子接続パッド14から搭載部11aの外側に延びる引出配線13cはソルダーレジスト層16の開口部16a内で半導体素子接続パッド14に接続されて搭載部11aの外側に延びていた。
しかしながら、このように内側の列の半導体素子接続パッド14から搭載部11aの外側に延びる引出配線13cがソルダーレジスト層16の開口部16a内で半導体素子接続パッド14に接続されて搭載部11aの外側に延びている場合、半導体素子接続パッド14の露出面に例えば錫めっきにより金属層17を被着させる際に引出配線13cの露出面にも金属層17が被着されてしまう。そして、これらの露出面に被着された金属層17を加熱溶融すると、図6に要部拡大上面図で示すように、溶融した金属層17が半導体素子接続パッド14と引出配線13cとの接続部Xに表面張力により集まってきて、この接続部Xにおいて形成されるドーム状の金属層17の高さが他の半導体素子接続パッド14のドーム状の金属層17よりも高くなり大きく異なったものとなってしまう。
このように、半導体素子接続パッド14上に形成されたドーム状の金属層17の高さに大きな違いがあると、半導体素子接続パッド14の金属層17上に半導体素子Sの電極端子Tを載置し、その状態で半田バンプBおよび金属層17を加熱溶融することによって半導体素子Sを配線基板20上に実装する際に、半導体素子Sの電極端子Tの半田バンプBと半導体素子接続パッド14の金属層17とが良好に接触せずに半導体素子Sの電極端子Tと半導体素子接続パッド14とを正常に接続することができない場合があった。
特開2001−127198号公報
本発明の課題は、内側の列の半導体素子接続パッドに搭載部の外側に延びる引出配線が接続されている場合であっても、各半導体素子接続パッド上に形成された加熱溶融処理された金属層の高さに大きな違いが無く、それにより半導体素子の電極と半導体素子接続パッドとを常に正常に接続することが可能な配線基板を提供することにある。
本発明の配線基板は、上面中央部に半導体素子が搭載される搭載部を有する絶縁基板と、前記搭載部の外周部に内側の列と外側の列との2列の並びで設けられた多数の半導体素子接続パッドと、前記絶縁基板の上面に被着されており、前記半導体素子接続パッドの2列の並びを露出させる枠状の開口部を有するソルダーレジスト層と、前記内側の列の半導体素子接続パッドに接続されており、前記開口部内を通って前記搭載部の外側に延びる引出配線と、前記半導体素子接続パッドの表面に被着されており、加熱溶融処理された金属層とを有する配線基板であって、前記引出配線は、前記開口部よりも内側の前記ソルダーレジスト層の下でのみ前記内側の列の半導体素子接続パッドに接続されていることを特徴とするものである。
本発明の配線基板によれば、内側の列の半導体素子接続パッドに接続されて搭載部の外側に延びる引出配線は、ソルダーレジスト層の開口部よりも内側のソルダーレジスト層の下で前記半導体素子接続パッドに接続されていることから、半導体素子接続パッドと引出配線との接続部がソルダーレジスト層の開口部内に露出することがない。したがって、内側の列の半導体素子接続パッドに搭載部の外側に延びる引出配線が接続されている場合であっても、各半導体素子接続パッド上に形成された加熱溶融処理された金属層の高さに大きな違いが発生することは無く、それにより半導体素子の電極と半導体素子接続パッドとを常に正常に接続することが可能な配線基板を提供することができる。
図1は、本発明の配線基板における実施形態の一例を示す概略断面図である。 図2は、図1に示す配線基板の概略上面図である。 図3は、図2に示す配線基板の要部拡大概略上面図である。 図4は、従来の配線基板を示す概略断面図である。 図5は、図4に示す配線基板の概略上面図である。 図6は、図5に示す配線基板の要部概略上面図である。
次に、本発明の配線基板について図1〜図3を基にして説明する。図1は、本発明の配線基板の実施形態の一例を示す概略断面図である。図1に示すように、本例の配線基板10は、主として絶縁基板1と配線導体3とソルダーレジスト層6とから構成されており、その上面中央部に半導体素子Sを搭載するための搭載部1aを有している。絶縁基板1は、例えばガラスクロス基材にエポキシ樹脂やビスマレイミドトリアジン樹脂等の熱硬化性樹脂を含浸させた厚みが30〜200μm程度の単層または多層の絶縁層を熱硬化させた樹脂系電気絶縁材料から成り、その上面から下面にかけては直径が50〜300μm程度のスルーホール2が形成されている。
絶縁基板1の内部および上下面およびスルーホール2の内壁には、厚みが10〜20μm程度の銅箔や銅めっき層等の銅から成る配線導体3が被着形成されている。これらの配線導体3のうち絶縁基板1の内部および上下面の所定のもの同士がスルーホール2を介して互いに電気的に接続されている。また、絶縁基板1の上面における配線導体3の一部は、半導体素子Sの電極端子Tが接続される半導体素子接続パッド4を形成しており、絶縁基板1の下面における配線導体3の一部は外部電気回路基板に接続するための外部接続パッド5を形成している。そして、半導体素子接続パッド4には、半導体素子Sの電極端子Tが接続され、外部接続パッド5は外部電気回路の配線導体に接続される。なお、半導体素子Sの電極端子Tには半導体素子接続パッド4と接続するための鉛フリー半田から成る半田バンプBが被着されており、半導体素子接続パッド4の上面には半田バンプBとの濡れ性を向上させるための錫めっきから成る金属層7が被着されている。金属層7は、例えば半導体素子接続パッド4の露出面に電解めっき法により0.5〜5μmの厚みに被着された後、加熱溶融処理されて高さが2〜25μmのドーム状となっている。
さらに、絶縁基板1の上下面およびスルーホール2の内部には、配線導体3を覆うようにしてソルダーレジスト層6が被着されている。ソルダーレジスト層6は、例えばアクリル変性エポキシ樹脂等の感光性熱硬化性樹脂の硬化物から成り、絶縁基板1の上下面での厚みが10〜30μm程であり、スルーホール2の内部を充填している。そして上面側のソルダーレジスト層6には、半導体素子接続パッド4を露出させる開口部6aが形成されているとともに、下面側のソルダーレジスト層6には外部接続パッド5を露出させる開口部6bが形成されている。
そして、本例の配線基板10においては、半導体素子接続パッド4上に半導体素子Sの電極端子Tを載置し、その状態で半田バンプBおよび金属層7をを加熱溶融することによって半導体素子Sが配線基板10上に実装される。
ところで、本例の配線基板10においては、図2に上面図で示すように、多数の半導体素子接続パッド4が搭載部1aの外周部に内側の列と外側の列との2列の並びに設けられている。このように2列の並びで設けられた半導体素子接続パッド4は、ソルダーレジスト6に設けられた枠状の開口部6a内に露出している。そして、内側の並びの半導体素子接続パッド4はその殆どが搭載部1aの内側へ延びる引出配線3aにより搭載部1aの内側に引き出され、外側の並びの半導体素子接続パッド4は搭載部1aの外側に延びる引出配線3bにより搭載部1aの外側に引き出されている。また、内側の列の半導体素子接続パッド4のうち、搭載部1aの内側に引き出すことが設計的に困難であるものについては、搭載部1aの外側に延びる引出配線3cにより搭載部1aの外側に引き出されている。
このとき、内側の列の半導体素子接続パッド4を搭載部1aの外側に引き出す引出配線3cは、図3に示すように、ソルダーレジスト層6の開口部6aよりも内側のソルダーレジスト層6の下で半導体素子接続パッド4に電気的に接続されている。そして半導体素子接続パッド4と離間した位置から開口部6a内に露出してさらに搭載部1aの外側に延びている。このように、本例の配線基板10によれば、内側の列の半導体素子接続パッド4に接続されて搭載部1aの外側に延びる引出配線3cは、ソルダーレジスト層6の開口部6aよりも内側のソルダーレジスト層6の下で半導体素子接続パッド4に接続されていることから、半導体素子接続パッド4と引出配線3cとの接続部がソルダーレジスト層6の開口部6a内に露出することがない。したがって、内側の列の半導体素子接続パッド4に搭載部1aの外側に延びる引出配線3cが接続されていても、各半導体素子接続パッド4上に形成された加熱溶融処理された金属層7の高さに大きな違いが発生することは無く、それにより半導体素子Sの電極Tと半導体素子接続パッド4とを常に正常に接続することが可能な配線基板10を提供することができる。
1 絶縁基板
1a 搭載部
3 配線導体
3c 引出配線
4 半導体素子接続パッド
6 ソルダーレジスト層
6a ソルダーレジスト層の開口部
7 金属層
S 半導体素子

Claims (1)

  1. 上面中央部に半導体素子が搭載される搭載部を有する絶縁基板と、前記搭載部の外周部に内側の列と外側の列との2列の並びで設けられた多数の半導体素子接続パッドと、前記絶縁基板の上面に被着されており、前記半導体素子接続パッドの2列の並びを露出させる枠状の開口部を有するソルダーレジスト層と、前記内側の列の半導体素子接続パッドに接続されており、前記開口部内を通って前記搭載部の外側に延びる引出配線と、前記半導体素子接続パッドの表面に被着されており、加熱溶融処理された金属層とを有する配線基板であって、前記引出配線は、前記開口部よりも内側の前記ソルダーレジスト層の下でのみ前記内側の列の半導体素子接続パッドに接続されていることを特徴とする配線基板。
JP2011116417A 2011-05-25 2011-05-25 配線基板 Expired - Fee Related JP5835725B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011116417A JP5835725B2 (ja) 2011-05-25 2011-05-25 配線基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011116417A JP5835725B2 (ja) 2011-05-25 2011-05-25 配線基板

Publications (2)

Publication Number Publication Date
JP2012248550A JP2012248550A (ja) 2012-12-13
JP5835725B2 true JP5835725B2 (ja) 2015-12-24

Family

ID=47468780

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011116417A Expired - Fee Related JP5835725B2 (ja) 2011-05-25 2011-05-25 配線基板

Country Status (1)

Country Link
JP (1) JP5835725B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5960633B2 (ja) * 2013-03-22 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3685347B2 (ja) * 1995-12-30 2005-08-17 ソニー株式会社 半導体装置
JP3817785B2 (ja) * 1996-08-22 2006-09-06 ソニー株式会社 インタポーザ基板
JP3429718B2 (ja) * 1999-10-28 2003-07-22 新光電気工業株式会社 表面実装用基板及び表面実装構造
JP5050583B2 (ja) * 2007-03-12 2012-10-17 富士通セミコンダクター株式会社 配線基板及び電子部品の実装構造
JP5514560B2 (ja) * 2010-01-14 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JP2012248550A (ja) 2012-12-13

Similar Documents

Publication Publication Date Title
JP6013960B2 (ja) 配線基板
JP2012054295A (ja) 配線基板およびその製造方法
JP5942074B2 (ja) 配線基板
JP5835725B2 (ja) 配線基板
JP2010232616A (ja) 半導体装置及び配線基板
JP5709309B2 (ja) 配線基板
US20150027977A1 (en) Method of manufacturing wiring board
JP6215784B2 (ja) 配線基板
JP2016051747A (ja) 配線基板
JP5835735B2 (ja) 配線基板の製造方法
JP6121830B2 (ja) 配線基板
KR20130027870A (ko) 패키지 기판 및 패키지의 제조 방법
JP2014110268A (ja) 配線基板
JP6470095B2 (ja) 配線基板
JP2014110267A (ja) 配線基板
JP5586328B2 (ja) 配線基板
JP2014110266A (ja) 配線基板
JP2014072468A (ja) 配線基板
JP2017098388A (ja) 複合配線基板
JP2012204732A (ja) 配線基板およびその製造方法
JP2014150086A (ja) 配線基板およびその製造方法
JP4439248B2 (ja) 配線基板およびこれを用いた半導体装置
JP5544950B2 (ja) 半導体装置の製造方法及び半導体装置の実装方法
JP2011077200A (ja) 半導体装置およびその製造方法
JP2007150358A (ja) 半田バンプ付き配線基板および電子装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140401

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141205

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150113

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150311

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151009

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151027

R150 Certificate of patent or registration of utility model

Ref document number: 5835725

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees