CN212991081U - 电子设备 - Google Patents

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Abstract

本公开的各实施例涉及电子设备。本公开涉及晶片级芯片规模封装(WLCSP)，其具有厚度不同的部分。WLSCP中的裸片的第一无源表面包括多个表面。多个表面可以包括倾斜表面或平坦表面。具有剩余的更多半导体材料的裸片的更厚的部分是非关键部分，其增加WLCSP的强度以用于在形成之后的进一步处理和操纵，而更薄的部分是减少WLCSP与PCB之间热膨胀系数(CTE)失配的关键部分。根据本公开的实施例，提供了更坚固的晶片级芯片规模封装。

Description

电子设备
技术领域
本公开内容涉及电子设备。
背景技术
通常，通过将焊料球耦合到半导体晶片的有源侧来制造WLCSP。然后将焊料球耦合到胶带以在将晶片切割到单独的WLCSP期间支撑晶片。然后通过锯切、切割、蚀刻或某些其他切割技术将晶片切割到单独的WLCSP。在将晶片切割之后，从胶带上移除切割的WLCSP。这些单独的WLCSP可以耦合到印刷电路板(PCB)，用于在电子设备内使用和安装。
随着对于更小尺寸和更低轮廓的电子器件制造更小尺寸和更低轮廓的半导体封装的需求增加，生产具有高引脚数，更小尺寸和更低轮廓的WLCSP存在重大的挑战。
生产更小尺寸和更低轮廓的WLCSP中的一项重大挑战是实现高板级可靠性(BLR)，抵抗由于WLCSP与PCB之间的热膨胀系数(CTE)失配引起的板载温度循环(TCOB)。通常，PCB比WLCSP具有高得多的CTE。PCB与WLCSP之间的这种CTE失配会导致对WLCSP和WLCSP中的电子组件的损坏，这些损害会导致WLCSP失效或效率降低。因为WLCSP与PCB之间的这种CTE失配，由于温度循环引起的WLCSP的预期寿命显著降低。
另一个重大挑战是处理和搬运更小和更薄的WLCSP。更薄的WLCSP更容易受到由外部应力和外力导致的损坏。例如，诸如在搬运期间掉落WLCSP、在装运期间移动的较小的外力、温度快速变化或其他类似的外力或应力可能导致对较小和较薄的WLCSP的重大损坏。
实用新型内容
本公开至少解决了上述问题中的至少一些问题。
根据本公开的第一方面，提供了一种电子设备，包括：裸片，包括：第一表面、第二表面和第三表面，第三表面与第一表面和第二表面相对；第一部分，具有从第三表面延伸到第一表面的第一厚度；以及第二部分，从第一部分延伸，第二部分具有从第三表面延伸到第二表面的变化的第二厚度。
在一些实施例中，电子设备还包括具有第一高度的侧壁。
在一些实施例中，电子设备还包括：第四表面，与第三表面相对；以及第三部分，从第一部分延伸，第三部分通过第一部分与第二部分间隔开，第三部分具有从第三表面延伸到第四表面的变化的第三厚度。
在一些实施例中，第一表面被定位在裸片的中心处。
在一些实施例中，侧壁还包括：第一侧壁，具有矩形形状；以及第二侧壁，具有在矩形形状上的梯形形状，第二侧壁横向于第一侧壁。
在一些实施例中，第一侧壁具有第一长度，并且第二侧壁具有第二长度，第二长度大于第一长度。
在一些实施例中，裸片的第三表面包括多个接触焊盘和耦合到多个接触焊盘的多个焊料球。
根据本公开的第二方面，提供了一种电子设备，包括：第一表面、第二表面和第三表面，第三表面与第一表面和第二表面相对；第一部分，定位在裸片的中心处，具有第一厚度，第一厚度在第一表面与第三表面之间延伸；以及第二部分，具有小于第一厚度的第二厚度，第二厚度在第二表面与第三表面之间延伸，第二部分围绕第一部分。
在一些实施例中，电子设备还包括多个第三部分。
在一些实施例中，电子设备还包括：第四表面，第四表面与第三表面相对，第四表面从第一表面延伸到第二表面；以及具有第三厚度的第三部分，第三厚度在第四表面与第三表面之间延伸，第三厚度在第一厚度与第二厚度之间变化。
在一些实施例中，第三部分围绕第一部分。
在一些实施例中，第三部分将第一部分与第二部分分离，并将第一部分耦合到第二部分。
在一些实施例中，第四表面是倾斜的。
在一些实施例中，多个接触焊盘在裸片的第三表面上，并且多个焊料球被耦合到多个接触焊盘。
根据本公开的第三方面，提供了一种电子设备，包括：衬底，包括：多个侧壁；第一部分，具有第一厚度，第一部分居中定位在衬底上；以及第二部分，具有小于第一厚度的第二厚度，第二部分远离第一部分延伸到侧壁中的至少一个侧壁。
在一些实施例中，第一部分和第二部分通过第三部分分离，第三部分将第一部分耦合到第二部分。
在一些实施例中，第三部分包括从第一部分延伸到第二部分的倾斜表面。
在一些实施例中，倾斜表面具有梯形形状。
在一些实施例中，第二部分包括从第一部分延伸到侧壁中的至少一个侧壁的倾斜表面。
在一些实施例中，倾斜表面具有梯形形状。
根据本公开的实施例，提供了更坚固的晶片级芯片规模封装。
附图说明
在附图中，除非上下文另外指示，否则相同的附图标记标识相似的元件或动作。附图中元件的尺寸和相对部分不必按比例绘制。
图1A是WLCSP的一个实施例的俯视图；
图1B是图1A中的WLCSP的实施例的侧视图；
图1C是沿着图1A中的线1C-1C截取的截面图；
图1D是图1A和图1B中的WLCSP的实施例的仰视图；
图1E是图1A中的WLCSP的实施例沿图1A、图1B和图1D中的线1E-1E截取的截面图；
图2A-图2C是WLCSP的备选实施例；
图3A是WLCSP的一个备选实施例的俯视图；
图3B是图3A中的WLCSP的备选实施例的侧视图；
图4是WLCSP的一个备选实施例的俯视图；
图5A是WLCSP的一个备选实施例的俯视图；
图5B是图5A中的WLCSP的备选实施例沿图5A中的线5B-5B截取的截面图；
图6是WLCSP的一个备选实施例的俯视图；
图7是根据所公开的实施例的制造方法的流程图；并且
图8A-图8E是根据所公开的实施例的封装制作工艺的连续步骤的侧视图。
具体实施方式
本公开涉及各种晶片级芯片规模封装(WLCSP)，其具有较薄的关键部分和比关键部分更厚的非关键部分。在本上下文中，关键部分描述了WLCSP的裸片的部分，其中裸片可能由于热或热暴露而弯曲或挠曲，这可能导致对裸片或裸片内的组件的损坏。非关键部分描述了其中裸片不太可能由于热或热暴露而弯曲或挠曲的区域。这些较薄的部分减少了WLCSP与印刷电路板(PCB)之间的CTE失配，提高了WLCSP抵抗板载温度循环(TCOB)的板级可靠性(BLR)。附加地，更厚的部分允许进一步处理和操纵WLCSP，诸如用于将WLCSP耦合到PCB的拾取和放置。可以使用半导体制造技术(诸如利用胶带、蚀刻技术和切割技术)来制造具有更薄部分和更厚部分的WLCSP。
根据WLCSP的一个实施例，WLCSP包括裸片、钝化层、再分布层(RDL)、凸块下金属化(UBM)和耦合到UBM的焊料球。WLCSP包括无源的第一表面和围绕第一表面第二表面，第二表面也是无源表面。WLSCP包括在第一表面和与第二表面相对的第三表面，该第三表面是有源的。第一表面比第二表面距离第三表面更远。第四表面从第一表面延伸到第二表面。第三表面包括接触焊盘或UBM。附加地，焊料球耦合到第三表面上的接触焊盘或UBM。侧壁在第二表面与第三表面之间延伸。
WLCSP的该实施例还包括第一部分、第二部分和第三部分。第一部分具有在第三表面与第一表面之间延伸的第一厚度。第二部分具有在第三表面与第二表面之间延伸的第二厚度。第三部分具有在第三表面与第四表面之间延伸的第三厚度。第一部分的第一厚度大于第二部分的第二厚度。第一部分和第二部分通过第三部分彼此分离并耦合。第三部分的第三厚度在第二厚度与第一厚度之间变化。第四表面从第二表面倾斜地延伸到第一表面。第一部分比第二部分更厚意味着第一部分从WLCSP的第二表面在向外的方向上延伸。第一部分是关键部分，第二部分是非关键部分，第三部分是过渡部分。第一部分定位在WLCSP的中心处，并由第二部分和第三部分围绕。关键部分包括易经受响应于应力或热暴露的会导致挠曲、弯曲或其他类似的变形的特征。
在该实施例中，更厚的非关键部分使WLCSP在WLCSP的中心处更牢固，从而允许进行进一步的处理和操纵，诸如将WLCSP拾取并放置在PCB上或装运WLCSP。换句话说，此更厚的非关键部分允许WLCSP具有对外力更强的抵抗，因为非关键部分更厚。强度和厚度的增加减少了在进一步操纵、处理、装运或其他类似过程期间由外部应力和外力导致的损坏WLCSP的可能性。
在该实施例中，当WLCSP安装到PCB时，更薄的关键部分减少了PCB与WLCSP的该实施例之间的CTE失配。PCB与WLCSP的此实施例之间的CTE失配的减少通过增加WLCSP对TCOB的容限而改善了WLCSP的BLR。WLCSP的此实施例更耐受PCB和WLCSP中由于暴露WLCSP和PCB的温度变化而引起的弯曲、挠曲、膨胀和收缩，因为当WLCSP和PCB具有相似的CTE时，WLCSP和PCB以类似的方式弯曲或挠曲。
在以上WLCSP的备选实施例中，将第二表面从第三表面分离的第四表面可以是竖直的而不是倾斜的。
在另一备选实施例中，WLCSP可以具有第一表面、第二表面和第三表面，该第三表面与第四表面相对，该第四表面包括接触。第二表面从第一表面延伸到第一侧壁，并且第三表面从第一表面延伸到第二侧壁。在该实施例中，第二表面和第三表面是倾斜的，这导致WLCSP具有厚度变化的第二部分和第三部分。附加地，在该实施例中的WLCSP包括具有一致厚度的第一部分，该第一部分将第二部分与第三部分分离并将第二部分耦合到第三部分。第一部分定位在WLCSP的第一表面和与第四表面之间。
在WLCSP的另一备选实施例中，第一部分从WLCSP的表面在向外的方向上延伸并且具有加号形状。在该备选实施例中，WLCSP的角比具有加号形状的第一部分更薄。附加地，第一部分被定为在WLCSP的中心处，并从一个侧壁延伸到另一个相对的侧壁。
在另一备选实施例中，多个较厚的部分可以从WLCSP的表面在向外的方向上延伸。多个较厚的部分可以具有任何形状。附加地，WLCSP的该备选实施例可以包括更薄的部分，该更薄的部分与沟槽、间隙或间隔对齐，该沟槽、间隙或间隔在多个更厚的部分之间延伸并经过多个更厚的部分。更薄的部分包括在第一方向上延伸的第一组更薄部分和在与第一方向成横向的第二方向上延伸的第二组更薄部分。
具有更薄部分和更厚部分的WLCSP的以上实施例和备选实施例通过如下方法制造：方法包括将晶片耦合到胶带、蚀刻晶片、将晶片切割成单独的多个WLCSP、以及移除单独的和切割后的WLCSP。
在以下描述中，阐述了某些具体细节以便提供对本公开的各种实施例的透彻理解。然而，本领域技术人员将理解，可以在没有这些具体细节的情况下实践本公开。在其他情况下，尚未详细描述与电子组件相关联的公知结构和制作技术，以避免不必要地模糊本公开的实施例的描述。
除非上下文另外要求，否则在整个说明书和随后的权利要求书中，词语“包括”及其变型(例如“含有”和“包含”)应以开放、包容的意义，即“包括，但不限于”来解释。
诸如第一、第二和第三之类的序数的使用不一定暗示顺序的排序感，而是仅可以区分动作或结构的多个实例。
在整个说明书中，对“一个实施例”或“一种实施例”的提及意味着结合实施例描述的特定特征、结构或特性被包括在至少一个实施例中。因此，在整个说明书中各处出现的短语“在一个实施例中”或“在一种实施例中”不必都指代同一实施例。此外，在一个或多个实施例中，可以以任何合适的方式组合特定的特征、结构或特性。
如本说明书和所附权利要求书中所使用的，除非内容另外明确指示，单数形式“一个”，“一种”和“该”包括复数个指示物。还应注意，除非内容另外明确指示，否则术语“或”通常以包括“和/或”的意义使用。
本公开涉及晶片级芯片规模封装(WLCSP)，其在裸片的无源侧上包括多个厚度。例如，图1A-图1E涉及WLCSP 100的一个实施例，其包括裸片132，该裸片132在裸片的第一侧上具有第一表面110、第二表面112和第三表面114，该第一侧是裸片的无源侧。裸片132包括在裸片的第二侧上的第四表面116，第二侧与第一侧相对并且是裸片132的有源侧。裸片包括衬底，该衬底可能由诸如硅、硅锗、或其他合适的材料制成。裸片132包括从裸片132的第四表面116延伸到第一表面112的侧壁118。裸片132的第四表面116包括凸块下金属化(UBM)120和耦合到UBM 120的焊料球122。再分布层(RDL)131定位在裸片132与UBM 120之间。裸片132是硅材料或其他合适的半导体材料。晶体管、电阻器、电容器和其他电路可以在裸片132中利用电连接形成，该电连接延伸到裸片的有源侧。裸片的无源侧在距裸片的有源侧最远的表面上不包括任何电气组件。
在该实施例中，如图1A所示，第一表面110、第二表面112和第四表面116与第三表面114相对。裸片132在不同表面之间具有不同的厚度。WLCSP 100的第一表面110定位在裸片132的中心并且具有如图1A所示的正方形形状，其中正方形的边基本平行于裸片的相应边。然而，在备选实施例中，第一表面的形状可以是圆形、椭圆形、三角形、菱形或任何其他形状。参见图2A-图2C。此外，在备选实施例中，第一表面110可以定位在WLCSP 100上的不同位置，而不是定位在WLCSP 100的中心。
第四表面116围绕第一表面110，并且定位在第一表面110与第二表面112之间。第二表面围绕第一表面110和第四表面116，并且定位在第四表面116和侧壁118之间。第四表面116在第一表面110与第二表面112之间延伸。第四表面116将第一表面110与第二表面112分离。第四表面116横向于第一表面110、第二表面112和第三表面114。如图1B所示，第四表面116可以是倾斜的。然而，在备选实施例中，第四表面116可以垂直于或基本垂直于第二表面。
第三表面114与第一表面110和第二表面112相对，并且第四表面116是形成电接触的前侧表面或其他有源表面。第一表面110、第二表面112和第四表面114是没有电接触的背侧表面或其他无源表面。可能的是存在形成以延伸到该无源表面的贯穿硅的通孔或其他接触。侧壁在第二表面112和第三表面114之间延伸。侧壁118具有第一高度H1。
如图1B-图1D所示，UBM 120在第三表面114上。多个焊料球122在第三表面114上耦合到UBM120。每个相应的焊料球122耦合到其自己的相应的UBM120。在图1D中，UBM被图示为圆形，然而，这些UBM可以是正方形或矩形或任何其他合适的形状。焊料球122用于将WLCSP100耦合到PCB或诸如智能电话、平板电脑、计算机、计算器或任何其他类似的电子设备的电子设备内的其他电子组件。如图1D所示，可以是多个接触焊盘、接合焊盘或某些其他电子耦合位置的多个UBM 120和多个焊料球122在WLCSP 100的第三表面114上以球栅阵列(BGA)配置。
如图1A-图1C所示，WLCSP 100包括多个部分125、127、129。多个部分包括第一部分125、第二部分127和第三部分129。第一部分125定位在第一表面110与第三表面114之间，并且具有在第一表面110与第三表面114之间延伸的第一厚度T1。第二部分127定位在第二表面112与第三表面114之间，并且具有在第二表面112与第三表面114之间延伸的第二厚度T2。第三部分129定位在第三表面114与第四表面116之间，并且具有在第三表面114与第四表面116之间延伸的第三厚度T3。
第三厚度T3是在第一厚度T1与第二厚度T2之间变化的变化厚度。第一部分125的第一厚度T1大于第二部分127的第二厚度T2。第二部分127围绕WLCSP 100的第一部分125和第三部分129。第二部分127比第一部分125薄，并且形成围绕第一部分125和第三部分129的周围或边界。第二部分127定位在侧壁118邻近并沿着侧壁118。第一部分125定位在WLCSP100的中心。第三部分129围绕第一部分125，并且将第一部分125与第二部分127分离并将第一部分125耦合到第二部分127。第三部分129充当第一部分125与第二部分127之间的过渡部分。第一部分125是非关键部分，而第二部分127是关键部分。此关键部分是可以导致由于热或热暴露引起的弯曲和挠曲的位置。导致弯曲和挠曲的这种热或热暴露可导致裸片132中的破裂、裸片132中电气组件的机械故障或裸片132中电气组件之间的短路。
非关键部分125的第一厚度T1可以是200微米-400微米，而关键部分127的第二厚度T2可以是100微米-150微米。然而，在其他备选实施例中，非关键部分125和关键部分127的厚度可以具有与上文直接讨论的厚度不同的值。形状如正方形的第一表面110可以具有2mm×2mm的面积。然而，在其他备选实施例中，第一表面可以具有不同尺寸的面积。
本公开的WLCSP 100的益处在于，当进一步处理或装运WLCSP100的该实施例时，因为WLCSP在中心处更厚，比关键部分127厚的非关键部分125导致WLCSP 100更坚固并且对中心处的外部应力和力更耐受。在非关键部分125处的WLCSP 100的更耐受的应力和力的中心允许WLCSP 100可以在非关键部分125处拾取并放置在PCB上、放置在装运容器中或装运到客户，同时减少由外部应力或力造成损坏的可能性。这些外部应力或力是在以上过程或其他类似过程期间WLCSP 100暴露于的那些应力或力。当非关键部分125也安装在电子设备内时，非关键部分125还增加了WLCSP 100的耐应力性，因为非关键部分125更耐外力。
本公开的WLCSP 100的备选益处是当WLCSP 100安装或耦合到PCB时，比非关键部分125更薄的WLCSP 100的关键部分127减小了WLCSP 100的热膨胀第一系数(CTE)与PCB的第二CTE之间的差异，因为WLCSP 100在关键部分127处比在非关键部分125处更薄。通过减小第一CTE与第二CTE之间的这种差异(可以称为CTE失配)，当WLCSP 100和PCB安装在电子设备内并暴露于快速或缓慢的温度变化时，WLCSP 100和PCB将以类似的方式膨胀、翘曲、收缩和弯曲。膨胀、收缩、翘曲和弯曲中的这种相似性将减少由于PCB比WLCSP 100膨胀更快或更慢而导致的损坏，反之亦然。通过减少WLCSP 100与PCB之间的CTE失配，当暴露于板载温度循环(TCOB)时WLCSP 100的板级可靠性(BLR)增加，从而导致WLCSP100的使用寿命更长。CTE失配的减少还减少了在电子设备中使用时由于温度变化而引起的可能导致WLCSP 100或PCB故障或降低效率的损坏机会。
本公开的WLCSP 100的备选益处是非关键部分125和关键部分127允许WLCSP 100制造得更薄。
即使未关于具有本公开的厚度变化的WLCSP的每个实施例或备选实施例来讨论这些益处，这些益处也适用于本公开中所公开的WLCSP的每个实施例。
图1E是通过图1A、图1B和1D中的截面1E-1E的裸片132的增强图。WLCSP 100包括具有多个接合焊盘或接触焊盘130的裸片132，该接合焊盘或接触焊盘130耦合到裸片中的各种有源和无源电路(未示出)。附加地，WLCSP 100包括再分布层(RDL)131，其包括第一电介质层124、导电层126和第二电介质层128。RDL131将接合焊盘130从裸片耦合到UBM 120并最终耦合到外界。UBM 120耦合到RDL 131并且焊料球122耦合到UBM 120。
接合焊盘130电耦合到RDL 131，并且RDL 131电耦合到UBM120。第一电介质层124材料定位在裸片132与导电层126之间。第一电介质层124可以是聚酰亚胺层、钝化层或某些其他非导电或绝缘材料层。导电层126可以是铜材料、金材料、金属合金或某些其他导电材料。第二电介质层128材料定位在导电层126与UBM 120之间。第二电介质层128可以是聚酰亚胺层、钝化层或某些其他非导电或绝缘材料层。如先前关于图1B和图1D所讨论的，焊料球122耦合到UBM 120。
裸片132的接合焊盘130、导电层126、UBM 120和焊料球122电耦合在一起。接合焊盘130、导电层126、UBM 120和焊料球122可以用于将裸片132电耦合到其他外部电子组件或半导体组件，WLCSP 100可以被安装或耦合到该其他外部电子组件或半导体组件，诸如另一半导体裸片、PCB或某些其他电子设备。焊料球122还将WLCSP 100物理地耦合到外部电子或半导体组件。
定位在裸片132和导电层126之间的第一电介质层124将接合焊盘130和导电层126的一部分与其他相应的接合焊盘130和导电层126的相应部分电隔离，以避免接合焊盘130与导电层126的部分之间的串扰。当WLCSP内的两个电子组件由于WLCSP中的缺陷或损坏而变得彼此电耦合时发生串扰，这会降低WLCSP的效率，导致WLCSP完全失效或减少WLCSP的寿命。
定位在UBM 120与导电层126之间的第二电介质层128将导电层126的部分和UBM120与导电层126的其他相应部分和UBM 120电隔离，以避免导电层126的部分与UBM 120之间的串扰。这类似于如先前关于第一电介质层124所讨论的第一电介质层124如何将接合焊盘130和导电层126的一部分与其他接合焊盘130和导电层126的一部分隔离。第二电介质层128也有助于形成UBM 120，这将在下文直接讨论。
通过多个蚀刻和掩模步骤形成第一电介质层124、导电层126和第二电介质层128。可以通过首先在裸片132上放置钝化材料来形成第一电介质层124。在放置钝化材料之后，将掩模材料放置在钝化材料上，使钝化材料的某些区域暴露并覆盖钝化材料的其他区域。掩模材料可以是光致抗蚀剂掩模、硬掩模或某些其他掩模材料。在放置掩模材料之后，蚀刻钝化材料。该蚀刻可以是化学蚀刻、等离子体蚀刻、辐射蚀刻或某些其他蚀刻技术。掩模材料保护其覆盖的钝化层的部分不被移除。在蚀刻步骤完成之后，移除掩模材料而留下第一电介质层124。然后重复该过程以形成WLCSP 100的导电层126、第二电介质层128和UBM120。备选地，可以使用倒装芯片工艺来形成WLCSP100的电介质层124、导电层126、第二电介质层128和UBM 120。
图2A-图2C涉及WLCSP 200、300、400的备选实施例，该WLCSP200、300、400在封装中具有裸片的各种厚度。WLCSP 200包括裸片202，其具有较厚部分206的圆形形状的第一表面204，如图2A所示。与围绕较厚部分206的较薄部分208相比，较厚部分206具有更大的截面厚度。裸片202包括在较厚部分206与较薄部分208之间的表面210，该表面可能由于处理步骤而成角度。
如图2B所示，WLCSP 300包括具有椭圆形的第一表面304的裸片302。椭圆形的第一表面304是从裸片302的有源表面测量的裸片302的最厚部分的表面。第二表面306是裸片302的最薄部分的表面。
如图2C所示，WLCSP 400包括裸片402，其具有菱形的第一部分404。该第一部分404比围绕第一部分404的第二部分406厚。第一部分404的角或尖端408不与裸片402的角410对齐。相反，角408在裸片402的侧面412的中间区域中对齐。图2C中的具有菱形第一表面的WLCSP 400的备选实施例类似于如先前讨论的图1A中公开的实施例，但在WLCSP 400的此备选实施例中，正方形的第一表面110关于裸片402的角410旋转。
图3A-图3B涉及WLCSP 500的备选实施例，其包括裸片532、第一表面510、第二表面512、第三表面516、第四表面514、第一侧壁518、第二侧壁513、多个UBM 520，和多个焊料球522。
在该备选实施例中，第一表面510、第二表面512和第三表面516与第四表面514相对。第一表面510定位在WLCSP 500的中心处。然而，在备选实施例中，第一表面510可以在WLCSP 500上的不同位置。第一表面将第二表面512与第三表面516分离并将其耦合到第三表面516。第二表面在第一表面510与多个侧壁513，518中的第一侧壁518中的一个侧壁之间延伸。第三表面516在第一表面510与多个侧壁513，518中的第一侧壁518中的另一侧壁之间延伸。第一表面510、第二表面512和第三表面516在第二侧壁513中的一个侧壁与第二侧壁513中的另一侧壁之间延伸。第一侧壁518具有矩形形状而第二侧壁513具有在矩形形状上的梯形形状或其他非矩形的形状。然而，在备选实施例中，第一侧壁518和第二侧壁可以具有不同的形状。第二表面512和第三表面516是倾斜的。第二表面512和第三表面516的倾斜可以相同或可以不同。
UBM 520在第四表面514上。焊料球522耦合到第四表面514上的UBM 520。裸片包括在这些图中未示出的RDL。每个相应的焊料球522耦合到其自己相应的UBM 520。焊料球522用于将WLCSP500耦合到PCB或诸如智能电话、平板电脑、计算机、计算器或其他任何类似的电子设备的电子设备内的其他电子组件。可以是多个接触焊盘、接合焊盘或某些其他电子耦合位置的多个UBM 520，和多个焊料球522在第四表面514上以球栅阵列(BGA)配置。多个焊料球522耦合到多个UBM 520。多个焊料球522中的每个相应的焊料球522耦合到多个UBM520中的相应UBM 520。UBM 520将WLCSP 500和WLCSP 500的裸片532电耦合和物理上耦合到其他电子组件或半导体器件。
WLCSP 500具有在第一表面510与第四表面514之间延伸的第一厚度T1，第一厚度T1是在定位在第一表面510与第四表面514之间的任何位置处均保持不变的恒定厚度。WLCSP 500具有在第二表面512与第四表面514之间延伸的第二厚度T2。第二厚度T2是在侧壁518的第一高度H1与第一厚度T1之间变化的变化厚度。WLCSP 500具有在第三表面516与第四表面514之间延伸的第三厚度T3，第三厚度T3是在第一侧壁518的第一高度H1与第一厚度T1之间变化的变化厚度。WLCSP 500的表面510、512、514、516和厚度T1，T2，T3限定WLCSP500的多个部分。
多个部分525、527、529包括第一部分525、第二部分527和第三部分529。第一部分525定位在第一表面510与第四表面514之间并且具有第一厚度T1。第二部分527定位在第二表面512与第四表面514之间并且具有第二厚度T2。随着WLCSP 500的第二部分527从第一部分525朝向第一侧壁518延伸，第二厚度T2的厚度减小。第三部分529定位在第三表面516与第四表面514之间，并且具有第三厚度T3。随着第三部分529从第一部分525朝向第一侧壁518延伸，第三厚度T3的厚度减小。
第一侧壁518具有第一高度H1。第一厚度T1大于第一侧壁518的第一高度H1。第一部分525将第二部分527分离并耦合到第三部分529。第二部分527和第三部分529与第一部分525邻近。如上所述，第二部分527的第二厚度T2和第三部分529的第三厚度T3是可变的厚度。随着第二部分527朝向第一侧壁518延伸，第二厚度T2在第一部分525的第一厚度T1与第一侧壁518的第一高度H1之间变化。随着第三部分529朝向第一侧壁延伸，第三厚度T3在第一部分525的第一厚度T1与第一侧壁518的第一高度H1之间变化。第一部分525定位在裸片532的中心处。第一部分525是非关键部分而第二部分527和第三部分529是关键部分。
类似于图1A-图1E中的实施例，WLCSP 500的该备选实施例包括具有接合焊盘130的裸片532。附加地，WLCSP 500包括在该备选实施例中未示出的RDL。RDL包括在裸片532与导电层之间的第一电介质层、定位在导电层与UBM 520之间的第二电介质层以及定位在第一电介质层与第二电介质层之间的导电层。如图1E所示，这些组件的配置与以上关于图1的RDL所讨论的相同或非常相似。
在另一备选实施例中，WLCSP 500可以不具有侧壁518，但是相反，第二表面512和第三表面516可以从第一表面510和不具有侧壁518的WLCSP 500的边缘延伸。换句话说，相应的第二表面614与第三表面相交的地方形成了WLCSP 600的边缘。
图4涉及WLCSP 600的另一备选实施例。WLCSP600包括裸片632，其具有第一表面610、多个第二表面614、与第一表面和第二表面相对的第三表面(未示出)以及多个侧壁612。
第一表面610和多个第二表面614与第三表面相对，该第三表面不可见，但是类似于图1B和图1E中的第三表面114。第一表面610和多个第二表面614构成背侧表面，该背侧表面为无源表面。第三表面构成前侧表面，该前侧表面是有源表面。第一表面610定位在裸片632的中心处并且具有正方形形状。然而，在备选实施例中，根据需要，第一表面可以是圆形、椭圆形、矩形或某些其他形状。多个第二表面614中的相应第二表面614中的每个第二表面在第一表面与多个侧壁612的相应侧壁之间延伸。如图4所示，第二表面614围绕第一表面610。在该备选实施例中，第二表面614具有梯形形状。然而，在其他备选实施例中，第二表面可以具有不同的形状。第二表面614在第一表面610与侧壁之间倾斜或另外改变厚度。对于图4中的第二表面614中的每个第二表面614，倾斜是相同的。然而，在其他备选实施例中，第二表面可以处于不同的倾斜度。
WLCSP 600具有在第一表面610与第三表面之间延伸的第一厚度，第三表面再次不可见但是类似于图1B和图1E中的第三表面114。WLCSP 600包括变化的第二厚度。第二厚度在第二表面614与第三表面之间延伸。第一表面610、第二表面614和第三表面限定WLCSP600的多个部分。多个部分625、627包括第一部分625和围绕第一部分625的四个第二部分627。第一部分625定位在第一表面610与第三表面之间并且具有第一厚度。侧壁612具有第一高度。侧壁612的第一高度小于第一部分625的第一厚度。第二部分627围绕第一部分625并且形成第一部分625周围的周界或边界。第二部分627定位在多个第二表面614的相应的第二表面614与第三表面之间，并且每个第二部分627具有第二厚度的相应的可变厚度，该第二厚度在第一部分625的第一厚度与侧壁612的第一高度H1之间变化。第一部分625是非关键部分625而第二部分627是关键部分627。该非关键部分625和这些关键部分627还允许WLCSP600甚至被制作得更薄。
在另一备选实施例中，WLCSP 600可以不具有侧壁612，但是相反，第二表面614可以在第一表面610与不具有侧壁的WLCSP 600的边缘之间延伸。换句话说，在相应的第二表面614与第三表面相交的地方形成了WLCSP 600的边缘。
类似于图1A-图1E中的实施例，WLCSP 600的该备选实施例包括具有接合焊盘的裸片632。附加地，WLCSP 600包括UBM、焊料球和具有第一电介质层和第二电介质层的RDL。这些组件的配置与以上关于图1E所讨论的且如图1E所示的相同。
图5A-图5B涉及WLCSP 700的另一备选实施例。WLCSP 700包括裸片732，其包括第一表面710、多个第二表面712、与第一表面710相对的第三表面714以及多个第二表面712。裸片732包括多个第四表面716、多个侧壁718、多个UBM 720和多个焊料球722。RDL被适当地设想，但是为了简化未图示。
在该备选实施例中，与第三表面714相比，第一表面710、第二表面712和第四表面716在裸片的相对侧上。如图5A所示，第一表面710具有中心在裸片732的中心处的加号形状。然而，在其他备选实施例中，第一表面710的加号形状可以偏离中心或可以是另一形状。第四表面716垂直于第一表面710和第二表面712或者以其他方式横向于第一表面710和第二表面712。然而，在其他备选实施例中，第四表面716可以是倾斜的。第二表面712定位在WLCSP 700的角处。第一表面710、第二表面712和第四表面716构成了WLCSP 700的背侧表面，该背面背侧表面是无源表面。第三表面714是WLCSP 700的前侧表面，其是有源表面。
多个侧壁718包括四个侧壁718。四个侧壁718是如图所示的倒置的T形。然而，在其他备选实施例中，侧壁718可以具有矩形形状、梯形形状或某些其他形状。第一侧壁与第二侧壁相对，并且第三侧壁与第四侧壁相对。然而，在其他备选实施例中，WLCSP可以具有任何数目的侧壁或可以不具有侧壁。
WLCSP 700具有在第一表面710与第三表面714之间延伸的第一厚度T1。WLCSP 700具有在第二表面712与第四表面714之间延伸的第二厚度T2。第二厚度T2小于第一厚度T1。WLCSP 700的表面710、712、714和厚度T1，T2限定WLCSP 700的多个部分725、727。多个部分725、727包括第一部分725和一组第二部分727。第一部分725定位在第一表面710与第三表面714之间，并具有第一厚度T1。第一部分725从第一侧壁延伸到第二侧壁，并且第一部分725从第三侧壁延伸到第四侧壁。第二部分727定位在第二表面712与第三表面714之间并且具有第二厚度T2。第二部分727定位在WLCSP 700的角处。然而，在其他备选实施例中，第二部分可以具有全部不同、全部相同、或者厚度的任何组合或变化厚度的厚度。第一部分725是非关键部分725而第二部分727是关键部分727。这些非关键部分725和关键部分727还允许WLCSP 700被制作得更薄。
类似于图1A-图1E中的实施例，WLCSP 700的该备选实施例包括具有焊盘的裸片732。附加地，WLCSP 700包括UBMS 720、焊料球722和具有第一电介质层和第二电介质层的RDL。这些组件的配置与以上关于图1E所讨论的且如图1E所示的相同，即使为了简单起见在图5B中未图示RDL。
图6涉及WLCSP 800的另一实施例。WLCSP800包括裸片832，其包括多个第一表面810、围绕多个第一表面的第二表面812、与第一表面810和第二表面810相对的第三表面、在多个第一表面810与第二表面812之间延伸的多个第四表面816、以及围绕上文列出的其他表面的多个侧壁818。
多个第一表面810、第二表面812和多个第四表面816与第三表面相对，该第三表面不可见，但类似于图1B和图1E中的第三表面114。多个第一表面810、第二表面812和多个第四表面816构成背侧表面，该背侧表面是无源表面。第三表面构成前侧表面，该前侧表面是有源表面。多个第一表面810以彼此等距间隔的一致形状的阵列布置。多个第一表面810中的第一表面810具有正方形形状。然而，在其他备选实施例中，如图6所示，多个第一表面810可以以与图6所示的阵列不同的形式布置，并且多个第一表面810中的第一表面810可以具有圆形形状、椭圆形形状或不同的形状。第二表面812围绕多个第一表面810中的每个第一表面810。多个第四表面816是竖直表面，或者横向于第一表面810和第二表面812。每个第四表面816在多个第一表面810中的相应的第一表面810与第二表面812之间延伸。然而，在其他备选实施例中，第四表面816可以是倾斜的。第一表面810、第二表面812、第三表面和第四表面816限定WLCSP 800的部分。
WLCSP 800包括多个第一部分825和第二部分827。这些部分代表在裸片或晶片的无源表面上形成不同厚度的工艺之后剩余的半导体材料区域。第一部分825中的每个第一部分825定位在多个第一表面810中的相应的第一表面810与第三表面之间。每个第一部分825具有在相应的第一表面810与第三表面之间延伸的第一厚度。第二部分827在第二表面812与第三表面之间延伸，并且具有在第二表面812与第三表面之间延伸的第二厚度。第二部分827围绕每个第一部分825。第一部分825的第一厚度大于第二部分827的第二厚度。第二部分827与在第一部分825之间延伸的沟槽、间隙或空间对齐。第一部分825是非关键部分825而第二部分827是关键部分827。这些非关键部分825和该关键部分还允许WLCSP 800甚至被制作得更薄。
类似于图1A-图1E中的实施例，WLCSP 800的该备选实施例包括具有接合焊盘的裸片832。附加地，WLCSP 800在第三表面上包括UBMS、焊料球和RDL。RDL包括第一电介质层和第二电介质层。这些组件的配置与以上关于图1所讨论的且如图1E所示的相同，即使为了简单起见在图6中未示出RDL。
图7和图8A-图8E涉及形成上述WLCSP的方法。第一步骤911包括将晶片耦合到带。晶片包括具有有源和无源电子组件的多个裸片，该有源和无源电子组件以执行期望的过程的方式布置，该期望的过程诸如感测、处理、数据存储、数据传输或对于裸片或芯片的任何其他合适的用途。第二步骤913包括蚀刻晶片。蚀刻可以是各向同性蚀刻、各向异性蚀刻或两者的组合。蚀刻可以是湿蚀刻或干蚀刻。该蚀刻工艺导致如本公开中所讨论的具有变化厚度的WLCSP的各种实施例的变化的厚度。第三步骤915包括利用切割设备943将蚀刻后的晶片切割为多个WLCSP。切割设备943可以是激光、锯或能够将晶片切割成多个WLCSP的某些其他设备。第四步骤917包括从带940移除WLCSP。从带移除WLCSP可以通过拾取和放置过程来完成。然而，尽管该流程图包括若干个步骤，但是在其他备选实施例中，在制造以上讨论的WLCSP的实施例和WLCSP的其他备选实施例中，可以有更多或更少的步骤。
图8A-图8B涉及将晶片932耦合到带940或用于封装过程的其他支撑件的第一步骤911。晶片932包括在有源前侧表面914对面的无源背侧表面901。侧向侧面918将无源背侧表面901与有源前侧表面914分离。多个UBM 920在晶片932的有源前侧表面914上，并且多个焊料球922耦合到UBM920。在该表示中，在切割之前，晶片被处理为包括耦合到UBM和焊料球的RDL(未示出)。在其他实施例中，可以在切割之后形成RDL和其他特征。RDL可以包括第一电介质层、第二电介质层和导电层。然而，在其他备选实施例中，RDL可以包括任何数目的导电或非导电层。
晶片被耦合到带940的粘合剂942。带940可以是聚酰亚胺带，铜带或在该过程期间适合于保持晶片的某种其他载体。粘合剂可以是胶水、裸片附接膜或某些其他粘合剂材料。如图8B所示，通过将多个焊料球922放置在带940的粘合剂942中来将晶片932耦合到带940的粘合剂942。然而，在该方法的备选实施例中，晶片932可以被耦合到粘合剂942，焊料球922可以在粘合剂层942上，或者可以利用某些其他耦合技术来将晶片932附接到带940上。
图8C涉及蚀刻晶片932的第二步骤913，其中晶片的硅或其他半导体材料的一部分被移除，从而在晶片的无源侧上形成各种形状和厚度。在第一蚀刻步骤913之后，晶片932包括第一表面910、第二表面912以及在第一表面910与第二表面912之间的第三表面916。在该实施例中，第三表面916是倾斜的表面916。然而，在其他备选实施例中，第三表面916可以是竖直表面。第一表面910、第二表面912和第三表面916构成背侧表面，该背侧表面是无源表面。如上所述，蚀刻可以形成各种形状和图案以容纳裸片(关键和非关键部分)中的底层电路。
具有表面910、912、916的为无源表面的背侧表面901与为有源表面的前侧表面914相对。该第一蚀刻步骤913可以包括将掩模材料施加到晶片的背侧901。掩模可以是光致抗蚀剂掩模、硬掩模或用于使用某些蚀刻技术来蚀刻晶片932的某些其他类型的掩模材料。蚀刻技术可以是各向异性蚀刻、各向同性蚀刻、化学蚀刻、辐射蚀刻、等离子蚀刻、喷水蚀刻或某些其他类型的蚀刻技术。掩模限定了在该蚀刻步骤913期间将保留和移除的晶片932的部分。在晶片932已经被蚀刻之后，然后移除掩模。
图8D涉及将蚀刻的晶片932切割成不同的多个WLCSP的第三步骤915。可以通过切割设备943将晶片932切割成单独的多个WLCSP。切割设备943可以是锯、激光、喷水器或某些其他切割设备。另一方面，可以通过第二蚀刻步骤将晶片932切割成单独的多个WLCSP。如果使用第二蚀刻步骤，则可以将第二掩模施加到晶片932，然后再次蚀刻晶片932。将晶片932切割成单独的多个WLCSP的第二蚀刻步骤可以是各向异性蚀刻、各向同性蚀刻、化学蚀刻、喷水蚀刻、等离子蚀刻、辐射蚀刻或某些其他类型的蚀刻技术。在该第二蚀刻步骤完成之后，将移除第二掩模。
图8E涉及从带940移除多个WLCSP的第四步骤917。在该移除步骤917中，从带940的粘合剂942移除单独的多个WLCSP。这时，多个WLCSP准备被进一步处理或装运。
可以组合上述各种实施例以提供其他实施例。本说明书中提及的和申请数据表中列出的美国专利、美国专利申请出版物、美国专利申请、外国专利、外国专利申请和非专利出版物中的所有以其整体通过引入并入本文。如果需要采用各种专利、申请和出版物的概念以提供又一些实施例，可以对实施例的方面进行修改。
可以鉴于以上详细描述对实施例进行这些和其他改变。通常，在以下权利要求书中，所使用的术语不应解释为将权利要求书限制为说明书和权利要求书中所公开的特定实施例，而应解释为包括所有可能的实施例以及权利要求享有的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims (20)

1.一种电子设备，其特征在于，包括：
裸片，包括：
第一表面、第二表面和第三表面，所述第三表面与所述第一表面和所述第二表面相对；
第一部分，具有从所述第三表面延伸到所述第一表面的第一厚度；以及
第二部分，从所述第一部分延伸，所述第二部分具有从所述第三表面延伸到所述第二表面的变化的第二厚度。
2.根据权利要求1所述的电子设备，其特征在于，还包括具有第一高度的侧壁。
3.根据权利要求1所述的电子设备，其特征在于，还包括：
第四表面，与所述第三表面相对；以及
第三部分，从所述第一部分延伸，所述第三部分通过所述第一部分与所述第二部分间隔开，所述第三部分具有从所述第三表面延伸到所述第四表面的变化的第三厚度。
4.根据权利要求1所述的电子设备，其特征在于，所述第一表面被定位在所述裸片的中心处。
5.根据权利要求2所述的电子设备，其特征在于，所述侧壁还包括：
第一侧壁，具有矩形形状；以及
第二侧壁，具有在矩形形状上的梯形形状，所述第二侧壁横向于所述第一侧壁。
6.根据权利要求5所述的电子设备，其特征在于，所述第一侧壁具有第一长度，并且所述第二侧壁具有第二长度，所述第二长度大于所述第一长度。
7.根据权利要求1所述的电子设备，其特征在于，所述裸片的所述第三表面包括多个接触焊盘和耦合到所述多个接触焊盘的多个焊料球。
8.一种电子设备，其特征在于，包括：
第一表面、第二表面和第三表面，所述第三表面与所述第一表面和所述第二表面相对；
第一部分，定位在裸片的中心处，具有第一厚度，所述第一厚度在所述第一表面与所述第三表面之间延伸；以及
第二部分，具有小于所述第一厚度的第二厚度，所述第二厚度在所述第二表面与所述第三表面之间延伸，所述第二部分围绕所述第一部分。
9.根据权利要求8所述的电子设备，其特征在于，还包括多个第三部分。
10.根据权利要求8所述的电子设备，其特征在于，还包括：
第四表面，所述第四表面与所述第三表面相对，所述第四表面从所述第一表面延伸到所述第二表面；以及
具有第三厚度的第三部分，所述第三厚度在所述第四表面与所述第三表面之间延伸，所述第三厚度在所述第一厚度与所述第二厚度之间变化。
11.根据权利要求10所述的电子设备，其特征在于，所述第三部分围绕所述第一部分。
12.根据权利要求10所述的电子设备，其特征在于，所述第三部分将所述第一部分与所述第二部分分离，并将所述第一部分耦合到所述第二部分。
13.根据权利要求10所述的电子设备，其特征在于，所述第四表面是倾斜的。
14.根据权利要求10所述的电子设备，其特征在于，多个接触焊盘在所述裸片的所述第三表面上，并且多个焊料球被耦合到所述多个接触焊盘。
15.一种电子设备，其特征在于，包括：
衬底，包括：
多个侧壁；
第一部分，具有第一厚度，所述第一部分居中定位在所述衬底上；以及
第二部分，具有小于所述第一厚度的第二厚度，所述第二部分远离所述第一部分延伸到所述侧壁中的至少一个侧壁。
16.根据权利要求15所述的电子设备，其特征在于，所述第一部分和所述第二部分通过第三部分分离，所述第三部分将所述第一部分耦合到所述第二部分。
17.根据权利要求16所述的电子设备，其特征在于，所述第三部分包括从所述第一部分延伸到所述第二部分的倾斜表面。
18.根据权利要求17所述的电子设备，其特征在于，所述倾斜表面具有梯形形状。
19.根据权利要求15所述的电子设备，其特征在于，所述第二部分包括从所述第一部分延伸到所述侧壁中的至少一个侧壁的倾斜表面。
20.根据权利要求19所述的电子设备，其特征在于，所述倾斜表面具有梯形形状。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112086408A (zh) * 2019-06-14 2020-12-15 意法半导体有限公司 具有变化厚度的晶片级芯片规模封装

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158551B2 (en) * 2020-01-07 2021-10-26 Dialog Semiconductor (Uk) Limited Modular WLCSP die daisy chain design for multiple die sizes

Family Cites Families (100)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4603374A (en) 1984-07-03 1986-07-29 Motorola, Inc. Packaging module for a semiconductor wafer
US4715115A (en) 1986-04-03 1987-12-29 Hewlett-Packard Company Package for water-scale semiconductor devices
US5191224A (en) 1987-04-22 1993-03-02 Hitachi, Ltd. Wafer scale of full wafer memory system, packaging method thereof, and wafer processing method employed therein
JPH06103707B2 (ja) 1991-12-26 1994-12-14 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体チップの交換方法
US5222014A (en) 1992-03-02 1993-06-22 Motorola, Inc. Three-dimensional multi-chip pad array carrier
EP0680163A3 (en) * 1994-04-25 1996-07-03 At & T Corp Integrated detector / photo transmitter with non-imaging director.
US5618759A (en) 1995-05-31 1997-04-08 Texas Instruments Incorporated Methods of and apparatus for immobilizing semiconductor wafers during sawing thereof
US5721452A (en) 1995-08-16 1998-02-24 Micron Technology, Inc. Angularly offset stacked die multichip device and method of manufacture
JPH11121897A (ja) 1997-10-14 1999-04-30 Fujitsu Ltd 複数の回路素子を基板上に搭載するプリント配線基板の製造方法及びプリント配線基板の構造
US6253992B1 (en) 1998-03-18 2001-07-03 Tessera, Inc. Solder ball placement fixtures and methods
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
US6175160B1 (en) 1999-01-08 2001-01-16 Intel Corporation Flip-chip having an on-chip cache memory
JP2000223645A (ja) 1999-02-01 2000-08-11 Mitsubishi Electric Corp 半導体装置
US6351028B1 (en) 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
US6215193B1 (en) 1999-04-21 2001-04-10 Advanced Semiconductor Engineering, Inc. Multichip modules and manufacturing method therefor
US6181569B1 (en) 1999-06-07 2001-01-30 Kishore K. Chakravorty Low cost chip size package and method of fabricating the same
US6232667B1 (en) 1999-06-29 2001-05-15 International Business Machines Corporation Technique for underfilling stacked chips on a cavity MLC module
US6271469B1 (en) 1999-11-12 2001-08-07 Intel Corporation Direct build-up layer on an encapsulated die package
US6252305B1 (en) 2000-02-29 2001-06-26 Advanced Semiconductor Engineering, Inc. Multichip module having a stacked chip arrangement
US6717245B1 (en) 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
US7009297B1 (en) 2000-10-13 2006-03-07 Bridge Semiconductor Corporation Semiconductor chip assembly with embedded metal particle
US20020070443A1 (en) 2000-12-08 2002-06-13 Xiao-Chun Mu Microelectronic package having an integrated heat sink and build-up layers
US6627983B2 (en) 2001-01-24 2003-09-30 Hsiu Wen Tu Stacked package structure of image sensor
US7902679B2 (en) 2001-03-05 2011-03-08 Megica Corporation Structure and manufacturing method of a chip scale package with low fabrication cost, fine pitch and high reliability solder bump
SG100635A1 (en) 2001-03-09 2003-12-26 Micron Technology Inc Die support structure
US6798055B2 (en) 2001-03-12 2004-09-28 Micron Technology Die support structure
JP4633971B2 (ja) 2001-07-11 2011-02-16 ルネサスエレクトロニクス株式会社 半導体装置
KR100394808B1 (ko) 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US6787916B2 (en) 2001-09-13 2004-09-07 Tru-Si Technologies, Inc. Structures having a substrate with a cavity and having an integrated circuit bonded to a contact pad located in the cavity
US6576992B1 (en) * 2001-10-26 2003-06-10 Staktek Group L.P. Chip scale stacking system and method
US7332819B2 (en) 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
JP3507059B2 (ja) 2002-06-27 2004-03-15 沖電気工業株式会社 積層マルチチップパッケージ
US6680529B2 (en) 2002-02-15 2004-01-20 Advanced Semiconductor Engineering, Inc. Semiconductor build-up package
AU2003211644A1 (en) * 2002-03-08 2003-09-22 Rohm Co., Ltd. Semiconductor device using semiconductor chip
US6740577B2 (en) 2002-05-21 2004-05-25 St Assembly Test Services Pte Ltd Method of forming a small pitch torch bump for mounting high-performance flip-flop devices
JP2004071947A (ja) 2002-08-08 2004-03-04 Renesas Technology Corp 半導体装置
US6855578B2 (en) 2002-08-16 2005-02-15 Texas Instruments Incorporated Vibration-assisted method for underfilling flip-chip electronic devices
US6784460B2 (en) * 2002-10-10 2004-08-31 Agilent Technologies, Inc. Chip shaping for flip-chip light emitting diode
JP2004140037A (ja) 2002-10-15 2004-05-13 Oki Electric Ind Co Ltd 半導体装置、及びその製造方法
TW567601B (en) 2002-10-18 2003-12-21 Siliconware Precision Industries Co Ltd Module device of stacked semiconductor package and method for fabricating the same
JP3888302B2 (ja) 2002-12-24 2007-02-28 カシオ計算機株式会社 半導体装置
US6781243B1 (en) 2003-01-22 2004-08-24 National Semiconductor Corporation Leadless leadframe package substitute and stack package
JP4710610B2 (ja) 2003-08-22 2011-06-29 コニカミノルタオプト株式会社 固体撮像装置及び該固体撮像装置を備えた撮像装置
JP3879853B2 (ja) 2003-10-10 2007-02-14 セイコーエプソン株式会社 半導体装置、回路基板及び電子機器
SG153627A1 (en) * 2003-10-31 2009-07-29 Micron Technology Inc Reduced footprint packaged microelectronic components and methods for manufacturing such microelectronic components
JP3739375B2 (ja) 2003-11-28 2006-01-25 沖電気工業株式会社 半導体装置及びその製造方法
US7345361B2 (en) 2003-12-04 2008-03-18 Intel Corporation Stackable integrated circuit packaging
US20050127500A1 (en) * 2003-12-10 2005-06-16 International Business Machines Corporation Local reduction of compliant thermally conductive material layer thickness on chips
US20050133241A1 (en) * 2003-12-18 2005-06-23 Taiwan Semiconductor Manufacturing Co., Ltd. Chip orientation and attachment method
US7489032B2 (en) 2003-12-25 2009-02-10 Casio Computer Co., Ltd. Semiconductor device including a hard sheet to reduce warping of a base plate and method of fabricating the same
JP4055717B2 (ja) 2004-01-27 2008-03-05 カシオ計算機株式会社 半導体装置およびその製造方法
US7214568B2 (en) 2004-02-06 2007-05-08 Agere Systems Inc. Semiconductor device configured for reducing post-fabrication damage
SG139753A1 (en) 2004-03-15 2008-02-29 Yamaha Corp Semiconductor device
KR100618543B1 (ko) 2004-06-15 2006-08-31 삼성전자주식회사 웨이퍼 레벨 적층 패키지용 칩 스케일 패키지 제조 방법
US7242101B2 (en) * 2004-07-19 2007-07-10 St Assembly Test Services Ltd. Integrated circuit die with pedestal
KR100618892B1 (ko) 2005-04-13 2006-09-01 삼성전자주식회사 와이어 본딩을 통해 팬 아웃 구조를 달성하는 반도체패키지
US7468545B2 (en) 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
TWI281239B (en) 2005-05-11 2007-05-11 Advanced Semiconductor Eng CIS package and method thereof
TWI305410B (en) 2005-10-26 2009-01-11 Advanced Semiconductor Eng Multi-chip package structure
US7397121B2 (en) 2005-10-28 2008-07-08 Megica Corporation Semiconductor chip with post-passivation scheme formed over passivation layer
KR100892935B1 (ko) 2005-12-14 2009-04-09 신꼬오덴기 고교 가부시키가이샤 칩 내장 기판 및 칩 내장 기판의 제조방법
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US7714453B2 (en) 2006-05-12 2010-05-11 Broadcom Corporation Interconnect structure and formation for package stacking of molded plastic area array package
KR100800478B1 (ko) 2006-07-18 2008-02-04 삼성전자주식회사 적층형 반도체 패키지 및 그의 제조방법
US8293584B2 (en) * 2006-08-04 2012-10-23 Stats Chippac Ltd. Integrated circuit package system with filled wafer recess
JP5044189B2 (ja) 2006-10-24 2012-10-10 リンテック株式会社 複合型半導体装置の製造方法、及び複合型半導体装置
TWI330240B (en) * 2006-11-03 2010-09-11 Chimei Innolux Corp Light emitting diode and backlight module using the same
JP5068990B2 (ja) 2006-12-26 2012-11-07 新光電気工業株式会社 電子部品内蔵基板
KR20090050810A (ko) 2007-11-16 2009-05-20 삼성전자주식회사 접합 신뢰성이 향상된 적층형 반도체 패키지
US20090160053A1 (en) 2007-12-19 2009-06-25 Infineon Technologies Ag Method of manufacturing a semiconducotor device
US7871861B2 (en) 2008-06-25 2011-01-18 Stats Chippac Ltd. Stacked integrated circuit package system with intra-stack encapsulation
KR100997787B1 (ko) * 2008-06-30 2010-12-02 주식회사 하이닉스반도체 적층 반도체 패키지 및 이의 제조 방법
US8222964B2 (en) 2008-06-30 2012-07-17 Intel Corporation System, method and apparatus employing crystal oscillator
TWI473553B (zh) 2008-07-03 2015-02-11 Advanced Semiconductor Eng 晶片封裝結構
US20100072600A1 (en) 2008-09-22 2010-03-25 Texas Instrument Incorporated Fine-pitch oblong solder connections for stacking multi-chip packages
US8900921B2 (en) 2008-12-11 2014-12-02 Stats Chippac, Ltd. Semiconductor device and method of forming topside and bottom-side interconnect structures around core die with TSV
JP2010147153A (ja) 2008-12-17 2010-07-01 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8159070B2 (en) 2009-03-31 2012-04-17 Megica Corporation Chip packages
JP2010287592A (ja) * 2009-06-09 2010-12-24 Renesas Electronics Corp 半導体装置、半導体ウェハおよびその製造方法
US8125066B1 (en) 2009-07-13 2012-02-28 Altera Corporation Package on package configurations with embedded solder balls and interposal layer
KR101069289B1 (ko) 2009-08-10 2011-10-05 주식회사 하이닉스반도체 이미지 센서 모듈 및 이미지 센서 모듈의 제조 방법
US8003496B2 (en) 2009-08-14 2011-08-23 Stats Chippac, Ltd. Semiconductor device and method of mounting semiconductor die to heat spreader on temporary carrier and forming polymer layer and conductive layer over the die
JP5349260B2 (ja) * 2009-11-19 2013-11-20 株式会社東芝 半導体発光装置及びその製造方法
US8436255B2 (en) 2009-12-31 2013-05-07 Stmicroelectronics Pte Ltd. Fan-out wafer level package with polymeric layer for high reliability
US20110156240A1 (en) 2009-12-31 2011-06-30 Stmicroelectronics Asia Pacific Pte. Ltd. Reliable large die fan-out wafer level package and method of manufacture
US8502394B2 (en) 2009-12-31 2013-08-06 Stmicroelectronics Pte Ltd. Multi-stacked semiconductor dice scale package structure and method of manufacturing same
US8884422B2 (en) 2009-12-31 2014-11-11 Stmicroelectronics Pte Ltd. Flip-chip fan-out wafer level package for package-on-package applications, and method of manufacture
US8466997B2 (en) 2009-12-31 2013-06-18 Stmicroelectronics Pte Ltd. Fan-out wafer level package for an optical sensor and method of manufacture thereof
US8618654B2 (en) 2010-07-20 2013-12-31 Marvell World Trade Ltd. Structures embedded within core material and methods of manufacturing thereof
US9508626B2 (en) 2010-04-23 2016-11-29 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming openings in thermally-conductive frame of FO-WLCSP to dissipate heat and reduce package height
US8241964B2 (en) 2010-05-13 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of embedding bumps formed on semiconductor die into penetrable adhesive layer to reduce die shifting during encapsulation
US8796137B2 (en) 2010-06-24 2014-08-05 Stats Chippac, Ltd. Semiconductor device and method of forming RDL along sloped side surface of semiconductor die for z-direction interconnect
US9620455B2 (en) 2010-06-24 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming anisotropic conductive film between semiconductor die and build-up interconnect structure
US8535980B2 (en) 2010-12-23 2013-09-17 Stmicroelectronics Pte Ltd. Method for producing vias in fan-out wafers using dry film and conductive paste, and a corresponding semiconductor package
US9263636B2 (en) * 2011-05-04 2016-02-16 Cree, Inc. Light-emitting diode (LED) for achieving an asymmetric light output
US8937008B2 (en) 2011-12-29 2015-01-20 Stmicroelectronics Pte Ltd. Apparatus and method for placing solder balls
US8987057B2 (en) 2012-10-01 2015-03-24 Nxp B.V. Encapsulated wafer-level chip scale (WLSCP) pedestal packaging
EP2947692B1 (en) * 2013-12-20 2020-09-23 Analog Devices, Inc. Integrated device die and package with stress reduction features
US10727197B2 (en) * 2017-03-21 2020-07-28 Intel IP Corporation Embedded-bridge substrate connectors and methods of assembling same
US11721657B2 (en) * 2019-06-14 2023-08-08 Stmicroelectronics Pte Ltd Wafer level chip scale package having varying thicknesses

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112086408A (zh) * 2019-06-14 2020-12-15 意法半导体有限公司 具有变化厚度的晶片级芯片规模封装

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