KR20150097706A - 표면 변경된 tsv 구조물 및 그 방법 - Google Patents

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마이클 뉴먼
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Abstract

마이크로전자 성분들 및 이들의 제조 방법들이 개시된다. 마이크로전자 성분은 기판의 반도체 영역을 통하여 연장되는 개구부를 포함하는 상기 기판, 상기 개구부의 적어도 제1 부분 내에서 상기 개구부의 벽을 커버하는 유전체 층, 상기 개구부의 상기 제1 부분 내에 배치되는 제1 금속, 상기 개구부의 제2 부분 내에 배치되는 제2 금속을 포함한다. 상기 제2 금속은 마이크로전자 성분의 콘택의 적어도 부분을 형성할 수 있다.

Description

표면 변경된 TSV 구조물 및 그 방법{Surface modified TSV structure and methods thereof}
본 발명의 기술적 사상은 마이크로전자 성분(microelectronic element) 및 관련 회로의 패키징, 예를 들어 구조물의 형성 방법에 관한 것이다. 더욱 상세하게는, 본 발명의 기술적 사상은 실리콘 관통 비아(through-silicon via, TSV)를 포함하는 집적회로 구조물 및 그 제조 방법에 관한 것이다.
반도체 칩과 같은 마이크로전자 장치는 일반적으로 다른 전자 부품들로의 많은 입력 및 출력 연결들을 필요로 한다. 반도체 칩 또는 비교할 만한 장치의 입력 및 출력 콘택들은 일반적으로 상기 장치의 표면(통상적으로 "에리어 어레이(area array)"으로 칭해지는)을 실질적으로 커버하는 그리드(grid) 형상의 패턴들로 배치거나, 상기 장치의 전면의 각각의 에지에 인접하고 이에 평행하게 연장될 수 있는 늘어진 열들로, 또는 상기 전면의 중심부에서 배치된다. 일반적으로, 칩들과 같은 장치들은 인쇄 회로 보드(printed circuit board)와 같은 기판 상에 물리적으로 실장되어야 하며, 상기 장치의 콘택들은 상기 회로 보드의 전기 전도성 피쳐들(features)에 전기적으로 연결되어야 한다.
반도체 칩들은 일반적으로 제조 과정에서의 칩들의 취급을 용이하게 하고, 회로 보드 또는 다른 회로 패널과 같은 외부 기판 상에 상기 칩들의 실장을 용이하게 하는 패키지들 내에 제공된다. 많은 반도체 칩들이 표면 실장을 위하여 적합한 패키지들 내에서 제공된다. 반도체 칩들의 일부 유형들은 3차원 패키지를 사용하여 개발되어 왔다. 3차원 패키지는 더 적은 공간을 차지하고, 및/또는 더 우수한 접속성을 갖도록 수직으로 적층된 둘 이상의 집적 회로들을 포함한다. 일부 3차원 패키지들은 집적 회로들의 몸체들을 통한 수직 접속들을 제공하는 실리콘 관통 비아들(TSV들)을 포함한다. 일반적으로, TSV는 최적화된 전기적 성능을 위하여 구리로 채워지며, 상기 비아는 식각 공정을 사용하여 드러난다.
TSV 기술을 사용하는 패키지들은 에지 배선(edge wiring)을 갖는 패키지들에 비하여, 예를 들어 더 높은 상호접속 밀도 및 더 작은 형상지수(form factor)를 포함하는 몇몇의 장점들을 갖는다. 그러나, TSV 기술이 그 장점들을 갖는 한편, 문제점들도 존재한다. 예를 들어, 그 내부에 구리가 증착되어 있는 비아들을 드러내는 현재의 방법들은, 고온에 응답하여 실리콘보다 구리가 더욱 즉각적으로 확장되는(expand) 경향을 포함하여 구리 및 실리콘의 물질적 특성들에 의해 상기 칩에 손상을 유발할 수 있다. 식각 공정이 상기 패키지를 열에 노출시킬 수 있으므로, 구리 성분들은 주변의 실리콘보다 더욱 확장될 수 있고, 구리를 둘러싸는 실리콘을 손상시킬 수 있다. 게다가, 구리 이온들이 확산되거나 이동하여, 전기적으로 활성인 실리콘 영역들 또는 유전체 막들을 오염시킬 수 있다. 이는 패키지를 손상시킬 수 있고, 이를 사용 불가능하도록 할 수 있다.
그러므로, 새로운 소자들 및 마이크로전자 패키지들의 제조 방법들이 요구된다.
본 발명은 전술한 일부 또는 모든 단점들을 해결하는 것을 목적으로 한다.
마이크로전자 성분들 및 마이크로전자 성분들의 제조 방법이 여기 개시된다.
일 실시예에 있어서, 마이크로전자 성분의 제조 방법은 기판의 제1 면으로부터 이에 반대되는 상기 기판의 제2 면을 향해 연장되는 개구부(opening)를 형성하는 단계를 포함할 수 있다. 상기 기판 내의 상기 개구부는 실질적으로 일정한 직경을 가질 수 있다. 상기 개구부의 상기 벽은 유전체 영역(dielectric region)을 포함할 수 있다. 제1 금속은 상기 개구부의 바닥부로부터 상기 제1 면을 향해 상향으로(upwardly) 연장되도록 상기 개구부 내에 퇴적될 수 있다. 상기 제1 금속과 다른 제2 금속이 상기 개구부 내에 퇴적될 수 있다. 상기 제1 금속을 노출하도록 상기 기판이 상기 제2 면으로부터 마모될(abraded) 수 있다. 상기 기판은 반도체 영역을 포함할 수 있고, 상기 개구부의 형성 단계는 상기 반도체 영역의 적어도 일부분을 통하는 개구부를 형성하는 단계, 및 상기 개구부의 상기 벽을 정의하도록 상기 개구부의 내부 표면(interior surface)을 따라 상기 유전체 영역을 형성하는 단계를 포함할 수 있다. 상기 제1 금속의 퇴적은 상기 개구부의 적어도 상기 바닥부에서 노출되는 상기 반도체 영역의 표면 상에 수행될 수 있다. 상기 유전체 영역의 적어도 일부분을 노출하도록 상기 제2 면이 마모될 수 있다. 상기 제1 금속은 니켈 또는 니켈 합금 중 적어도 하나를 포함할 수 있다. 상기 제2 금속은 구리 또는 구리 합금 중 적어도 하나를 포함할 수 있다. 상기 제1 금속의 퇴적 이후에 상기 유전체 영역의 일부분이 상기 개구부 내에 노출된 채 남을 수 있다. 솔더 마스크는 상기 제2 면 상에 퇴적될 수 있고, 개구부가 상기 솔더 마스크 내에 형성될 수 있다. 솔더는 상기 개구부 내에 퇴적될 수 있고, 상기 솔더가 상기 제1 금속과 접촉할 수 있다.
다른 실시예에 있어서, 마이크로전자 성분의 제조 방법은 기판의 제1 면으로부터 이에 반대되는 상기 기판의 제2 면을 향해 연장되는 개구부를 형성하는 단계를 포함할 수 있다. 상기 개구부의 벽은 유전체 영역을 포함할 수 있다. 상기 개구부의 제1 부분이 제1 폭을 가지고, 상기 개구부의 제2 부분이 제2 폭을 가지도록 상기 개구부의 바닥부는 확장될 수 있다. 상기 제1 폭은 상기 제2 폭보다 클 수 있다. 제1 금속은 상기 개구부의 상기 바닥부로부터 상향으로 연장되도록 상기 개구부의 적어도 상기 제1 부분 내에 퇴적될 수 있다. 제2 금속은 상기 개구부의 상기 제2 부분 내에 퇴적될 수 있다. 상기 제2 금속은 상기 제1 금속과는 다를 수 있다. 상기 제1 금속을 노출하도록 상기 기판이 상기 제2 면으로부터 마모될 수 있다. 상기 노출된 제1 금속은 상기 기판의 상기 제2 면에서 노출된 상기 마이크로전자 성분의 콘택의 적어도 부분일 수 있다. 상기 기판은 반도체 영역을 포함할 수 있고, 상기 개구부의 형성 단계는 상기 반도체 영역의 적어도 일부분을 통하는 상기 개구부를 형성하는 단계, 및 상기 개구부의 상기 벽을 정의하도록 상기 개구부의 내부 표면을 따라 상기 유전체 영역을 형성하는 단계를 포함할 수 있다. 상기 개구부의 상기 바닥부를 확장하는 단계는 상기 바닥부를 등방성 식각하는 단계를 포함할 수 있다.
일 실시예에 있어서, 마이크로전자 성분은 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하는 기판을 포함할 수 있다. 개구부는 상기 기판을 통하여 연장할 수 있고, 상기 제1 면으로부터 연장되는 제1 부분 및 상기 제2 부분으로부터 연장되는 제2 부분을 포함할 수 있다. 상기 개구부는 벽을 포함할 수 있고, 상기 개구부의 적어도 상기 제2 부분 내의 상기 벽에서 유전체 영역을 포함할 수 있다. 제1 금속은 상기 개구부의 상기 제1 부분 내에 배치될 수 있고, 상기 개구부 내에서 상기 제1 면으로부터 상기 제2 면을 향해 제1 높이까지 연장할 수 있다. 상기 제1 금속은 니켈 또는 니켈 합금 중 적어도 하나를 포함할 수 있다. 제2 금속은 상기 개구부 내에서 상기 제1 금속으로부터 상기 제1 높이보다 큰 제2 높이까지 연장할 수 있다. 상기 제2 금속은 구리 또는 구리 합금 중 적어도 하나를 포함할 수 있다. 상기 제1 금속은 상기 제1 면에 평행한 제1 방향으로 제1 폭을 가질 수 있고, 상기 제2 금속은 상기 제1 방향으로 제2 폭을 가질 수 있다. 상기 제1 폭은 상기 제2 폭보다 클 수 있다. 상기 제2 금속의 일부분은 상기 기판의 상기 제1 면 위로 돌출할 수 있고, 상기 유전체 영역에 의해 측방으로 둘러싸일 수 있다. 상기 제1 금속은 상기 제1 면에서 상기 마이크로전자 성분의 콘택의 적어도 부분이도록 구성될 수 있다. 상기 기판은 반도체 영역을 포함할 수 있다. 상기 개구부는 상기 반도체 영역의 적어도 일부분을 통하여 연장할 수 있다. 상기 벽에서의 상기 유전체 영역은 상기 개구부 내에서 상기 반도체 영역의 내부 표면에 가로놓일(overlie) 수 있다. 솔더 마스크는 상기 제1 면과 접촉할 수 있고, 내부에 솔더가 배치된 개구부를 포함할 수 있다. 상기 솔더는 상기 제1 금속과 접촉할 수 있다.
본 개시의 이러한 실시예들 및 다른 실시예들이 아래에서 더욱 충분히 설명된다.
본 개시의 실시예들은 수반하는 도면들을 참조로 설명된다:
도 1은 본 개시의 일 실시예에 따른 마이크로전자 성분의 단면도이다;　
도 1a는 본 개시의 다른 실시예에 따른 마이크로전자 성분의 상면도이다;
도 1b는 본 개시의 또 다른 실시예에 따른 마이크로전자 성분의 상면도이다;
도 1c는 본 개시의 또 다른 실시예에 따른 마이크로전자 성분의 상면도이다;
도 1d는 본 개시의 또 다른 실시예에 따른 마이크로전자 성분의 상면도이다;
도 2 내지 도 9는 본 개시의 일 실시예에 따른 도 1의 마이크로전자 성분의 제조 방법 내의 단계들을 설명한다;
도 10은　본 개시의 다른 실시예에 따른 마이크로전자 성분의 단면도이다;
도 11 내지 도 16은 본 개시의 다른 실시예에 따른 도 10의 마이크로전자 성분의 제조 방법 내의 단계들을 설명한다.
본 개시의 특정한 실시예들은 수반하는 도면들을 참조로 설명된다. 아래의 도면들 및 명세서에서 유사한 참조부호들은 유사하거나 동일한 성분들을 가리킨다.
도 1에 도시된 것과 같이, 마이크로전자 성분(100)은 제1 면(104) 및 제2 면(106)을 구비하는 반도체 영역(102)을 포함할 수 있다. 일 예시에 있어서, 상기 반도체 영역은 실리콘으로 구성될 수 있다. 비아 또는 개구부(108)가 제1 면(104)으로부터 제2 면(106)까지 영역(102)을 통하여 연장한다. 개구부(108)는 일반적으로 실린더형을 포함하는 다양한 구성들을 가질 수 있다. 개구부(108)는 벽(110)을 포함할 수 있고, 폭(W1)을 가질 수 있다. 유전체 층(114)은 벽(110)을 커버할 수 있고, 영역(102)의 제2 면(106) 이상으로 연장할 수 있다. 제1 금속(118)은 개구부(108)의 제1 단부(119)에 배치될 수 있고, 개구부(108)의 폭(W1)보다 넓은 폭(W2)을 가질 수 있다. 일 실시예에 있어서, 제1 금속(118)은 솔더에 의해 웨팅될(wettable) 수 있고, 도금에 의해서와 같이 퇴적될 수 있다. 상기 제1 금속은 구리보다 실리콘 및 실리콘 산화물들 내로 훨씬 낮은 확산 속도를 갖는 타입일 수 있고, 여기서 구리는 높은 속도로 확산하는 경향을 가지며 실리콘 및 실리콘 산화물들을 훼손할(spoil) 수 있다. 예를 들어, 제1 금속(118)은 니켈 또는 니켈 합금일 수 있다. 제2 금속(120)은 개구부(108)의 잔류부를 채울 수 있다. 제2 금속(120)은 구리 또는 구리 합금일 수 있다. 상기 유전체 층의 일부분(119)은 제2 면(107) 위로, 즉 제2 면(106) 위로 높이(H)까지 돌출할 수 있고, 제2 금속(120)은 또한 이러한 높이(H)까지 돌출할 수 있다. 솔더 마스크(122)는 상기 제2 면 이상으로 연장되는 유전체 층(114)의 일부분(119)과 접촉하며 제2 면(106) 상에 배치될 수 있고, 또한 제1 금속(118) 및 제2 금속(120)의 일부분을 둘러쌀 수 있다. 솔더와 같은 전도성 물질(124)이 제2 금속(118)의 표면(125) 상에 배치될 수 있다.
일 실시예에 있어서, 반도체 영역(102)은 50 내지 1000 마이크로미터 범위의 두께를 가질 수 있다. 다른 실시예들에 있어서, 반도체 영역(102)의 상기 두께는 50 마이크로미터보다 작을 수 있다. 일 실시예에 있어서, 개구부(108)는 3 내지 100 마이크로미터 범위의 폭을 가질 수 있다. 다른 실시예에 있어서, 개구부(108)의 폭(W1)은 1 내지 10 마이크로미터일 수 있다. 또 다른 실시예에 있어서, 개구부(108)의 폭(W1)은 1 마이크로미터보다 작을 수 있다. 개구부(108)는 다양한 형상들 및 구성들을 가질 수 있다. 도 1a에 도시된 것과 같이, 개구부(108)는 원형일 수 있다. 도 1b에 도시된 것과 같이, 개구부(108)는 달걀형(ovaloid)일 수 있다. 도 1c에 도시된 것과 같이, 개구부(108)는 일반적으로 직사각형일 수 있고, 개구부(108)의 에지들은 라운드질 수 있다. 도 1d에 도시된 것과 같이, 개구부(108)는 환상형(toroidal), 즉 링 형상일 수 있다.
마이크로전자 성분(100)의 형성 단계들이 도 2 내지 도 7을 참조로 설명된다. 도 2에 도시된 것과 같이, 영역(102)은 제1 면(104) 및 제2 면(106)을 구비한다. 개구부(108)는 제1 면(104)으로부터 제2 면(106)을 향해 반도체 영역(102)의 일부분을 길이(H1)만큼 통하여 연장되며 형성될 수 있고, 폭(W1)을 가질 수 있다. 길이(H1)는 폭(W1)보다 클 수 있다. 이러한 단계에서, 개구부(108)는 상기 영역(102)의 오직 일부분만을 통하여 연장되며, 벽(110) 및 바닥부(112)를 포함한다. 유전체 층(114)이 개구부(108) 내에 퇴적되고, 상기 개구부의 벽(110) 및 바닥부(112)를 커버할 수 있다. 유전체 층(114)은 실리콘 이산화물 또는 동류물을 포함하는 물질로부터 형성될 수 있다.
도 3에 도시된 것과 같이, 개구부(108)의 바닥부(112)는 상기 개구부의 상기 바닥부로부터 유전체 층(114)의 일부분을 제거하도록 식각될 수 있고, 이에 따라 상기 유전체 층을 지나 상기 바닥부를 노출시킬 수 있다. 이러한 식각 공정 동안에, 유전체 층(114)의 상기 두께는 제2 면(106)에 접근할수록 테이퍼지거나 좁아질 수 있고, 벽(110)의 일부분이 노출될 수 있다. 상기 식각 공정 동안에 상기 제1 면을 보호하도록 실리콘 질화물과 같은 패드 질화물이 제1 면(104) 상에 퇴적될 수 있다.
도 4에 도시된 것과 같이, 개구부(108)의 바닥부(112)는 폭(W2)을 갖는 확장 영역(116)을 형성하도록 확장될 수 있고, 이러한 폭(W2)은 개구부(108)의 폭(W1)보다 크다. 확장 영역(116)은 등방성 식각 공정에 의해 형성될 수 있고, 이는 개구부(108) 내에 이플루오르화 제논(xenon difluoride), 육플루오르화황(sulfur hexafluoride) 또는 동류물과 같은 식각액을 퇴적하는 단계를 포함할 수 있다.
도 5에 도시된 것과 같이, 제1 금속(118)은 개구부(108)의 확장 영역(116)의 적어도 일부분을 채우며, 상기 개구부의 잔류 부분(117)이 채워지지 않은 채 남을 수 있다. 이와는 달리, 제1 금속(118)은 확장 영역(116)의 표면을 라이닝하거나 코팅할 수 있다(도시되지 않음). 도 6에 도시된 것과 같이, 잔류 부분(117)은 제2 금속(120)으로 채워질 수 있다. 제2 금속(120)은 구리 또는 구리 합금을 포함할 수 있다. 도 7에 도시된 것과 같이, 상기 제2 면으로부터 제1 금속(118)을 노출하도록 상기 영역(102)의 제2 면(106)은 마모될 수 있고, 예를 들어 그라인딩될 수 있다. 제1 금속(118) 및 제2 금속(120)은 전기 전도성일 수 있고, 함께 전도성 비아의 일부분을 형성할 수 있다. 개구부(108)의 대부분이 상기 제2 금속으로 채워질 수 있다.
일 예시에 있어서, 상기 제2 면의 마모 동안에 상기 제2 면의 노출이 억제되도록, 그리고 상기 반도체 또는 유전체 영역들의 상기 제2 금속에 의한 오염 가능성이 현저하게 감소되도록 제1 금속(118)은 제2 금속(120)과 상기 영역(102)의 제2 면(106) 사이에 간격(spacing)을 생성할 수 있다. 상기 노출된 제1 금속(118)은 콘택의 적어도 일부분을 형성할 수 있다. 확장 영역(116)이 개구부(108)보다 더 큰 폭을 가지므로, 노출된 제1 금속(118)은 제2 면(106)으로부터 유전체 층(114)을 보호할 수 있다. 도 8에 도시된 것과 같이, 제2 면(106) 및 퇴적된 제1 금속(118)의 측면들 주위의 추가 식각에 의해 유전체 층(114)의 적어도 일부분이 노출될 수 있다. 상기 영역(102)은 이플루오르화 제논, 육플루오르화황 또는 동류물과 같은 식각액을 상기 제2 면에 적용함에 의해 제2 면(106)으로부터 등방성 식각될 수 있다. 도 9에 도시된 것과 같이, 솔더 마스크(122)가 유전체 층(114)의 노출된 일부분(119) 및 노출된 제1 금속(118) 주위에 퇴적될 수 있다. 노출된 제1 금속(118)은 전기적 콘택의 일부분을 형성할 수 있고, 솔더(124)는 노출된 제1 금속(도 1에 도시된 것과 같이)의 표면 상에 퇴적될 수 있고, 상기 솔더는 제1 및 제2 금속들(118, 120)과 각각 자동적으로 정렬된다.
일 예시에 있어서, 단일 개구부(108)가 내부에 제1 금속(118) 및 제2 금속(120)을 수용하도록(receive) 사용된다. 만약 구리 또는 구리 합금과 같은 단일 금속이 기판 내의 비아 또는 개구부 내에 대신 퇴적된다면, 상기 개구부를 드러내도록 상기 기판의 표면을 마모시키는 단계는 상기 구리로부터의 이온들이 상기 기판 내부로 확산하지 않도록 상기 금속과 접촉하지 않게 하는 데 상당한 주의를 요구할 것이다. 전술한 상기 방법에서, 제1 금속(118)이 노출된 전도성 패드를 형성할 때까지 상기 기판을 마모시키는 것이 가능하다. 이는 제1 금속(118)이 제2 금속(120)과의 접촉을 억제하고, 따라서 상기 기판의 마모 단계 동안에 상기 제2 금속이 상기 기판을 오염시키는 것을 방지할 수 있기 때문에 가능하다. 따라서, 제2 금속(120)이 구리 또는 구리 합금을 포함하는 경우, 제2 면(106)의 마모는 구리 오염의 가능성을 제기하지 않는다. 만약 구리만이 존재하고 니켈과 같은 제1 금속이 존재하지 않는 경우, 비아 또는 개구부가 제1 면으로부터 연장되도록 형성되고 구리 또는 구리 합금이 그 안에 퇴적되며, 이후 비아 또는 개구부가 제2 면으로부터 형성되고 구리 또는 구리 합금이 그 안에 퇴적되는 단계들에서 상기 비아를 형성함에 의해 구리 오염이 방지될 수 있다. 이는 전술한 단계들에서 형성된 상기 두 개의 개구부들의 정렬을 위한 복잡한 공정을 필요로 할 것이다. 앞서 설명한 방법에서 제1 금속(118) 및 제2 금속(120)이 동일한 개구부(108) 내에 퇴적되기 때문에 상기 제1 및 제2 금속들은 자동으로 정렬되며, 정렬을 확보할 필요가 없으며, 또는 다른 어떤 복잡한 패시베이션 및/또는 배선 방법도 요구되지 않는다.
다른 실시예에 있어서, 도 10에 도시된 것과 같이, 마이크로전자 성분(200)은 제1 면(202) 및 제2 면(203)을 구비하는 반도체 물질 또는 기판(201)을 포함할 수 있다. 비아 또는 개구부(204)는 제1 면(202)으로부터 제2 면(203)까지 기판(201)을 통하여 연장할 수 있다. 개구부(204)는 그 길이(y)를 따라 실질적으로 균일한 폭(x)을 가질 수 있다. 개구부(204)는 실린더형을 포함하여 다양한 구성들을 가질 수 있다. 개구부(204)는 제1 부분(204a) 및 제2 부분(204b)을 구비할 수 있다. 개구부(204)는 유전체 층(210)에 의해 커버된 벽(206)을 구비할 수 있고, 이는 실리콘 이산화물 또는 동류물을 포함하는 물질로부터 형성될 수 있다. 유전체 층(210)은 개구부(204)의 실질적으로 전체 길이(y)를 커버할 수 있고, 기판(201)의 제2 면(203)을 통하여 연장할 수 있다. 제1 금속(212)은 제1 부분(204a) 내에 배치될 수 있고, 기판(201)의 제2 면(203)에서 노출될 수 있다. 상기 제1 금속은 높은 속도로 확산하여 실리콘 또는 실리콘 산화물들을 훼손할 수 있는 경향이 있는 구리보다 실리콘 또는 실리콘 산화물들 내로 훨씬 낮은 확산 속도를 갖는 타입일 수 있다. 예를 들어, 제1 금속(118)은 니켈 또는 니켈 합금일 수 있다. 제2 금속(214)은 개구부(204)의 제2 부분(204b)을 채울 수 있다. 제2 금속(214)은 구리 또는 구리 합금일 수 있다. 솔더 마스크(206)는 기판(201)의 제2 면(203) 상에 배치될 수 있고, 제1 금속(212)을 노출하도록 개구부(218)를 포함할 수 있다. 솔더와 같은 전도성 금속(219)은 전기적 콘택을 형성하도록 제1 금속(212)과 연결되어 솔더 마스크(216)의 개구부(218) 내에 배치될 수 있다.
마이크로전자 성분(200)을 형성하는 단계들이 도 11 내지 도 16을 참조로 설명된다. 도 11에 도시된 것과 같이, 기판(201)은 제1 면(202) 및 제2 면(203)을 포함한다. 개구부(204)는 기판(201)을 길이(y)만큼 부분적으로 통하여 제1 면(202)을 통해 연장되도록 형성될 수 있고, 이러한 길이를 따라 실질적으로 균일한 폭을 가질 수 있다. 개구부(204)는 일반적으로 실린더형 구성을 가질 수 있고, 및/또는 벽(206) 및 바닥부(208)를 포함할 수 있다. 유전체 층(210)은 개구부(204)의 벽(206) 및 바닥부(208)를 커버하도록 개구부(204) 내에 퇴적될 수 있다.
도 12에 도시된 것과 같이, 바닥부(208)는 상기 바닥부로부터 유전체 층(210)을 제거하고 기판(201)을 노출하도록 식각될 수 있다. 이러한 식각 공정 동안에, 유전체 층(210)의 두께는 제2 면(203)에 접근할수록 테이퍼지거나 좁아질 수 있고, 벽(206)의 일부분이 노출될 수 있다. 도 13에 도시된 것과 같이, 제1 금속(212)은 상기 제1 금속이 바닥부(208)로부터 제1 면(202)을 향한 방향으로 연장되도록 개구부(208)의 제1 부분(204a) 내에 퇴적될 수 있다. 도 14에 도시된 것과 같이, 제2 금속(214)은 제1 금속(212)로부터 제1 면(202)을 향한 방향으로 연장되며, 제2 부분(204b) 내에 퇴적될 수 있다. 도 15에 도시된 것과 같이, 기판(201)의 일부분을 제거하고 개구부(204) 내의 제1 금속(212) 및/또는 유전체 층(210)을 노출하도록 제2 면(203)은 예를 들어 그라인딩, 랩핑(lapping) 또는 연마(polishing)에 의해 마모될 수 있다. 제2 금속(214)이 제1 금속(212)에 의해 제1 면(203)으로부터 분리되므로, 이러한 마모 단계 동안의 상기 제2 금속에 의한 기판(201)의 오염 가능성이 최소화된다.
솔더 마스크(216)는 기판(201)의 제2 면(203) 상에 놓여질 수 있다. 광이미지(photoimaging) 공정들을 사용하여 상기 솔더 마스크 내에 패턴이 형성될 수 있도록 솔더 마스크(216)는 광이미지 가능 물질로부터 형성될 수 있다. 제1 금속(212)을 노출하도록 개구부(218)가 솔더 마스크(216) 내에 형성될 수 있다. 마이크로전자 성분(200)을 위한 전기적 콘택의 일부분을 형성하도록 솔더와 같은 전도성 금속(219)이 제1 금속(212)과 연결되어 솔더 마스크(216)의 개구부(218) 내에 퇴적될 수 있다. 제1 금속(212) 및 제2 금속(214)이 동일한 개구부(204) 내에 퇴적되기 때문에, 상기 제1 및 제2 금속들은 자동으로 정렬되고 서로 접촉하며, 이에 따라 복잡한 정렬, 패시베이션 및/또는 예를 들어 제2 면(203) 상에 전기적 콘택을 형성할 때의 배선의 필요성이 제거된다.
여기서 본 발명이 특정한 실시예들을 참조로 설명되었지만, 이러한 실시예들은 본 발명의 원리들 및 적용예들의 단순한 예시들임이 이해되어야 할 것이다. 그러므로 이러한 예시적인 실시예들에 대한 다양한 변경들이 만들어질 수 있으며, 다른 배열들 또한 첨부한 청구항들에 의해 정의되는 본 발명의 기술적 사상 및 범위를 벗어나지 않는 한에서 고안될 수 있음이 이해되어야 할 것이다.

Claims (20)

  1. 기판의 제1 면으로부터 이에 반대되는 상기 기판의 제2 면을 향해 연장되는 개구부(opening)를 형성하는 단계로서, 상기 개구부의 벽은 유전체 영역을 포함하는, 상기 개구부를 형성하는 단계;
    상기 개구부의 바닥부로부터 상기 제1 면을 향해 상향으로(upwardly) 연장되도록 상기 개구부 내에 제1 금속을 퇴적하는 단계;
    상기 제1 금속과 다른 제2 금속을 상기 개구부 내에 퇴적하는 단계; 및
    상기 제1 금속을 노출하도록 상기 제2 면으로부터 상기 기판을 마모시키는(abrade) 단계를 포함하는 마이크로전자 성분의 제조 방법.
  2. 청구항 1에 있어서,
    상기 기판은 반도체 영역을 포함하고,
    상기 개구부의 형성 단계는,
    상기 반도체 영역의 적어도 일부분을 통하는(through) 상기 개구부를 형성하는 단계, 및
    상기 개구부의 상기 벽을 정의하도록 상기 개구부의 내부 표면을 따라 상기 유전체 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 마이크로전자 성분의 제조 방법.
  3. 청구항 2에 있어서,
    상기 제1 금속을 퇴적하는 단계는 상기 개구부의 적어도 상기 바닥부에서 노출되는 상기 반도체 영역의 표면 상에 수행되는 것을 특징으로 하는 마이크로전자 성분의 제조 방법.
  4. 청구항 1에 있어서,
    상기 유전체 영역의 적어도 일부분을 노출하도록 상기 제2 면을 마모시키는 단계를 더 포함하는 마이크로전자 성분의 제조 방법.
  5. 청구항 1에 있어서,
    상기 제1 금속은 니켈 또는 니켈 합금 중 적어도 하나를 포함하는 것을 특징으로 하는 마이크로전자 성분의 제조 방법.
  6. 청구항 1에 있어서,
    상기 제2 금속은 구리 또는 구리 합금 중 적어도 하나를 포함하는 것을 특징으로 하는 마이크로전자 성분의 제조 방법.
  7. 청구항 1에 있어서,
    상기 제1 금속을 퇴적하는 단계 이후에 상기 유전체 영역의 일부분이 상기 개구부 내에 노출된 채 남아있는 것을 특징으로 하는 마이크로전자 성분의 제조 방법.
  8. 청구항 1에 있어서,
    상기 제2 면 상에 솔더 마스크를 퇴적하는 단계;
    상기 솔더 마스크 내에 개구부를 형성하는 단계; 및
    상기 개구부 내에 상기 제1 금속과 접촉하는 솔더를 퇴적하는 단계를 더 포함하는 마이크로전자 성분의 제조 방법.
  9. 제1항에 있어서,
    상기 기판 내의 상기 개구부는 실질적으로 일정한 직경을 갖는 것을 특징으로 하는 마이크로전자 성분의 제조 방법.
  10. 기판의 제1 면으로부터 이에 반대되는 상기 기판의 제2 면을 향해 연장되는 개구부를 형성하는 단계로서, 상기 개구부의 벽은 유전체 영역을 포함하는, 상기 개구부를 형성하는 단계;
    상기 개구부의 제1 부분이 제1 폭을 가지고 상기 개구부의 제2 부분이 제2 폭을 가지며, 상기 제1 폭이 상기 제2 폭보다 크도록 상기 개구부의 바닥부를 확장하는 단계;
    상기 개구부의 상기 바닥부로부터 상향으로 연장되도록 상기 개구부의 적어도 상기 제1 부분 내에 제1 금속을 퇴적하는 단계;
    상기 개구부의 상기 제2 부분 내에 상기 제1 금속과 다른 제2 금속을 퇴적하는 단계; 및
    상기 제1 금속을 노출하도록 상기 제2 면으로부터 상기 기판을 마모시키는 단계를 포함하는 마이크로전자 성분의 제조 방법.
  11. 청구항 10에 있어서,
    상기 기판은 반도체 영역을 포함하고,
    상기 개구부를 형성하는 단계는,
    상기 반도체 영역의 적어도 일부분을 통하는 상기 개구부를 형성하는 단계, 및
    상기 개구부의 상기 벽을 정의하도록 상기 개구부들의 내부 표면을 따라 상기 유전체 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 마이크로전자 성분의 제조 방법.
  12. 청구항 10에 있어서,
    상기 개구부의 상기 바닥부를 확장하는 단계는 상기 바닥부를 등방성 식각하는 단계를 포함하는 것을 특징으로 하는 마이크로전자 성분의 제조 방법.
  13. 청구항 10에 있어서,
    상기 노출된 제1 금속은 상기 기판의 상기 제2 면에서 노출된 상기 마이크로전자 성분의 콘택의 적어도 부분인 것을 특징으로 하는 마이크로전자 성분의 제조 방법.
  14. 마이크로전자 성분으로서,
    제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하는 기판;
    상기 기판을 통하여 연장되는 개구부로서, 상기 개구부는 제1 부분 및 제2 부분을 포함하며, 상기 제1 부분은 상기 제1 면으로부터 연장되고 상기 제2 부분은 상기 제2 면으로부터 연장되며, 상기 개구부는 벽 및 상기 개구부의 적어도 상기 제2 부분 내의 상기 벽에서 유전체 영역을 포함하는 개구부;
    상기 개구부의 상기 제1 부분 내에 배치되며, 상기 제1 면으로부터 상기 제2 면을 향해 상기 개구부 내에서 제1 높이까지 연장되는 제1 금속; 및
    상기 개구부 내에서 상기 제1 금속으로부터 상기 제1 높이보다 큰 제2 높이까지 연장되는 제2 금속을 포함하고,
    상기 제1 금속은 상기 제1 면에서 상기 마이크로전자 성분의 콘택의 적어도 부분이도록 구성되는 것을 특징으로 하는 마이크로전자 성분.
  15. 청구항 14에 있어서,
    상기 기판은 반도체 영역을 포함하고,
    상기 개구부는 상기 반도체 영역의 적어도 일부분을 통하여 연장되며,
    상기 벽에서 상기 유전체 영역은 상기 개구부 내의 상기 반도체 영역의 내부 표면에 가로놓이는(overlie) 것을 특징으로 하는 마이크로전자 성분.
  16. 청구항 14에 있어서,
    상기 제1 금속은 니켈 또는 니켈 합금 중 적어도 하나를 포함하는 것을 특징으로 하는 마이크로전자 성분.
  17. 청구항 14에 있어서,
    상기 제2 금속은 구리 또는 구리 합금 중 적어도 하나를 포함하는 것을 특징으로 하는 마이크로전자 성분.
  18. 청구항 14에 있어서,
    솔더 마스크가 상기 제1 면과 접촉하며, 내부에 솔더가 배치되는 개구부를 포함하고, 상기 솔더는 상기 제1 금속과 접촉하는 것을 특징으로 하는 마이크로전자 성분.
  19. 청구항 14에 있어서,
    상기 제1 금속은 상기 제1 면에 평행한 제1 방향으로 제1 폭을 가지며, 상기 제2 금속은 상기 제1 방향으로 제2 폭을 가지고, 상기 제1 폭이 상기 제2 폭보다 큰 것을 특징으로 하는 마이크로전자 성분.
  20. 청구항 15에 있어서,
    상기 제2 금속의 일부분이 상기 기판의 상기 제1 면 위로 돌출하고(project), 상기 유전체 영역에 의해 측방으로 둘러싸인(enclosed) 것을 특징으로 하는 마이크로전자 성분.
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