KR20150084287A - 반도체 패키지 및 그 제조 방법 - Google Patents

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Abstract

반도체 패키지의 제조 방법이 제공된다. 이 방법은 활성면, 활성면에 대향하는 후면 및 활성면과 후면 사이의 측면들을 각각 갖는 복수의 제 1 반도체 칩들 각각의 후면 및 측면들을 덮는 제 1 몰딩부로 구성된 몰딩 웨이퍼를 준비하는 단계, 제 1 반도체 칩들 각각의 노출된 활성면 및 활성면에 인접하는 제 1 몰딩부의 제 1 면 상에 제 1 반도체 칩들과 전기적으로 연결되는 제 1 재배선층을 형성하는 단계, 제 1 재배선층 상에 제 1 재배선층과 전기적으로 연결되는 적어도 하나 이상의 제 2 반도체 칩을 실장하는 단계, 제 1 재배선층 상에 제 2 반도체 칩을 덮는 제 2 몰딩부를 형성하는 단계, 제 1 재배선층과 전기적으로 연결되도록 제 1 몰딩부 또는 제 2 몰딩부를 관통하는 관통 전극을 형성하는 단계, 및 관통 전극이 형성된 제 1 몰딩부의 제 1 면에 대향하는 제 2 면 또는 제 1 재배선층에 대향하는 제 2 몰딩부의 표면 상에 관통 전극과 전기적으로 연결되는 제 2 재배선층을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor Package and Method of Fabricating the Same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 더 구체적으로는 3차원 구조를 갖는 반도체 패키지 및 그 제조 방법에 관한 것이다.
오늘날 전자 산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화되고, 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 설정을 가능하게 하는 중요한 기술 중의 하나가 패키지(package) 기술이다. 이에 따라, 근래에 개발된 패키지 중의 하나가 칩 스케일 패키지(Chip Scale Package : CSP)라 할 수 있다. 칩 스케일 패키지는 반도체 칩 크기 수준의 소형화된 반도체 패키지를 제공한다.
반도체 패키지의 소형화와 더불어 대용량화도 요구되고 있다. 하지만, 반도체 칩의 용량을 증대시키기 위해서는 한정된 반도체 칩의 공간 안에 보다 많은 수의 셀(cell)을 제조해 넣을 수 있는 기술이 요구된다. 이와 같은 기술은 정밀한 미세 선폭을 요구하는 등 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 최근에 개발된 반도체 칩 또는 반도체 패키지를 이용하여 고집적화를 구현할 수 있는 방법, 예컨대, 반도체 칩을 3차원으로 적층한 멀티 칩 적층 패키지(multi-chip stacked package)나 반도체 패키지를 3차원으로 적층한 적층형 반도체 패키지(stack type semiconductor package)에 대한 연구가 활발히 진행되고 있다.
본 발명이 해결하고자 하는 과제는 집적도가 높아지고, 치수가 작아지는 동시에 단축된 공정들로 인해 신뢰성을 높일 수 있는 반도체 패키지의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 집적도가 높아지고, 치수가 작아지는 동시에 단축된 공정들로 인해 신뢰성을 높일 수 있는 반도체 패키지를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 패키지의 제조 방법을 제공한다. 이 방법은 활성면, 활성면에 대향하는 후면 및 활성면과 후면 사이의 측면들을 각각 갖는 복수의 제 1 반도체 칩들과 제 1 반도체 칩들 각각의 후면 및 측면들을 덮는 제 1 몰딩부로 구성된 몰딩 웨이퍼를 준비하는 단계, 제 1 반도체 칩들의 노출된 활성면 및 활성면에 인접하는 제 1 몰딩부의 제 1 면 상에 제 1 반도체 칩들과 전기적으로 연결되는 제 1 재배선층을 형성하는 단계, 제 1 재배선층 상에 제 1 재배선층과 전기적으로 연결되는 적어도 하나 이상의 제 2 반도체 칩을 실장하는 단계, 제 1 재배선층 상에 제 2 반도체 칩을 덮는 제 2 몰딩부를 형성하는 단계, 제 1 재배선층과 전기적으로 연결되도록 제 1 몰딩부 또는 제 2 몰딩부를 관통하는 관통 전극을 형성하는 단계, 및 관통 전극이 형성된 제 1 몰딩부의 제 1 면에 대향하는 제 2 면 또는 제 1 재배선층에 대향하는 제 2 몰딩부의 표면 상에 관통 전극과 전기적으로 연결되는 제 2 재배선층을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
관통 전극을 형성하는 단계는 제 1 반도체 칩들 사이 또는 제 2 반도체 칩들 사이의 제 1 재배선층의 일부를 노출하도록 제 1 몰딩부 또는 제 2 몰딩부를 관통하는 적어도 하나 이상의 비아 홀을 형성하는 단계, 및 제 1 재배선층과 전기적으로 연결되도록 비아 홀을 채우는 관통 전극을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
비아 홀은 건식 식각 공정, 습식 식각 공정, 레이저 드릴링 공정 또는 기계적 드릴링 공정에 의해 형성되는 것을 특징으로 할 수 있다.
제 1 반도체 칩은 메모리 소자이고, 그리고 제 2 반도체 칩은 메모리 소자, 로직 소자, 능동 소자 또는 수동 소자인 것을 특징으로 할 수 있다.
제 1 몰딩부 및 제 2 몰딩부는 에폭시 몰딩 컴파운드를 포함하는 것을 특징으로 할 수 있다.
제 2 몰딩부는 압축 성형 방식으로 형성되는 것을 특징으로 할 수 있다.
제 2 반도체 칩은 표면 실장 기술로 실장되는 것을 특징으로 할 수 있다.
제 1 재배선층은 제 1 반도체 칩의 본딩 패드들, 제 2 반도체 칩의 본딩 패드들 및 관통 전극과 전기적으로 연결되는 제 1 재배선 패턴, 및 제 1 재배선 패턴 사이를 채우는 제 1 보호막을 포함하는 것을 특징으로 할 수 있다.
관통 전극은 구리를 포함하는 것을 특징으로 할 수 있다.
제 2 재배선층은 관통 전극과 전기적으로 연결되는 제 2 재배선 패턴 및 제 2 재배선 패턴 사이를 채우는 제 2 보호막을 포함하는 것을 특징으로 할 수 있다.
반도체 패키지의 제조 방법은 제 2 재배선층 상에 제 2 재배선층과 전기적으로 연결되는 접속 단자를 형성하는 단계를 더 포함할 수 있다.
또한, 상기한 과제를 달성하기 위하여, 본 발명은 다른 반도체 패키지의 제조 방법을 제공한다. 이 방법은 캐리어 기판 상에 각각의 활성면이 캐리어 기판의 표면을 향하도록 복수의 제 1 반도체 칩들을 부착하는 단계, 제 1 반도체 칩들 사이의 캐리어 기판 상에 적어도 하나 이상의 비아 형태의 도전성 전극을 부착하는 단계, 제 1 반도체 칩들 각각의 활성면에 대향하는 후면 및 활성면과 후면 사이의 측면들, 및 도전성 전극을 덮는 제 1 몰딩부를 형성하는 단계, 캐리어 기판을 제거하는 단계, 제 1 반도체 칩들 각각의 노출된 활성면 및 활성면에 인접하는 제 1 몰딩부의 제 1 면 상에 제 1 반도체 칩들 및 도전성 전극과 전기적으로 연결되는 제 1 재배선층을 형성하는 단계, 제 1 재배선층 상에 제 1 재배선층과 전기적으로 연결되는 적어도 하나 이상의 제 2 반도체 칩을 실장하는 단계, 제 1 재배선층 상에 제 2 반도체 칩을 덮는 제 2 몰딩부를 형성하는 단계, 제 1 몰딩부를 연마하여 도전성 전극을 노출하는 단계, 및 도전성 전극이 노출된 제 1 몰딩부의 제 1 면에 대향하는 제 2 면 상에 도전성 전극과 전기적으로 연결되는 제 2 재배선층을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
도전성 전극은 실리콘 인터포저인 것을 특징으로 할 수 있다.
제 1 반도체 칩은 메모리 소자이고, 그리고 제 2 반도체 칩은 메모리 소자, 로직 소자, 능동 소자 또는 수동 소자인 것을 특징으로 할 수 있다.
제 1 반도체 칩과 도전성 전극은 동일한 높이를 갖는 것을 특징으로 할 수 있다. 제 1 몰딩부를 연마하는 단계에서 제 1 반도체 칩의 상기 후면이 노출되는 것을 특징으로 할 수 있다.
제 1 몰딩부 및 제 2 몰딩부는 에폭시 몰딩 컴파운드를 포함하는 것을 특징으로 할 수 있다.
제 1 몰딩부 및 제 2 몰딩부는 압축 성형 방식으로 형성되는 것을 특징으로 할 수 있다.
제 2 반도체 칩은 표면 실장 기술로 실장되는 것을 특징으로 할 수 있다.
제 1 재배선층은 제 1 반도체 칩의 본딩 패드들, 제 2 반도체 칩의 본딩 패드들 및 도전성 전극과 전기적으로 연결되는 제 1 재배선 패턴, 및 제 1 재배선 패턴 사이를 채우는 제 1 보호막을 포함하는 것을 특징으로 할 수 있다.
제 2 재배선층은 도전성 전극과 전기적으로 연결되는 제 2 재배선 패턴 및 제 2 재배선 패턴 사이를 채우는 제 2 보호막을 포함하는 것을 특징으로 할 수 있다.
반도체 패키지의 제조 방법은 제 2 재배선층 상에 제 2 재배선층과 전기적으로 연결되는 접속 단자를 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또한, 상기한 과제를 달성하기 위하여, 본 발명은 또 다른 반도체 패키지의 제조 방법을 제공한다. 이 방법은 활성면, 활성면에 대향하는 후면 및 활성면과 후면 사이의 측면들을 각각 갖는 복수의 제 1 반도체 칩들과 제 1 반도체 칩들 각각의 후면 및 측면들을 덮는 제 1 몰딩부로 구성된 몰딩 웨이퍼를 준비하는 단계, 제 1 반도체 칩들의 노출된 활성면 및 활성면에 인접하는 제 1 몰딩부의 제 1 면 상에 제 1 반도체 칩들과 전기적으로 연결되는 제 1 재배선층을 형성하는 단계, 제 1 재배선층 상에 제 1 재배선층과 전기적으로 연결되는 적어도 하나 이상의 제 2 반도체 칩을 실장하는 단계, 및 제 1 재배선층 상에 제 2 반도체 칩을 덮는 제 2 몰딩부를 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
반도체 패키지의 제조 방법은 제 1 재배선층과 전기적으로 연결되도록 제 1 몰딩부 또는 제 2 몰딩부를 관통하는 관통 전극을 형성하는 단계, 및 관통 전극이 형성된 제 1 몰딩부의 제 1 면에 대향하는 제 2 면 또는 제 1 재배선층에 대향하는 제 2 몰딩부의 표면 상에 관통 전극과 전기적으로 연결되는 제 2 재배선층을 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또한, 상기한 과제를 달성하기 위하여, 본 발명은 또 다른 반도체 패키지의 제조 방법을 제공한다. 이 방법은 캐리어 기판 상에 각각의 활성면이 캐리어 기판의 표면을 향하도록 복수의 제 1 반도체 칩들을 부착하는 단계, 제 1 반도체 칩들 사이의 캐리어 기판 상에 적어도 하나 이상의 비아 형태의 도전성 전극을 부착하는 단계, 제 1 반도체 칩들 각각의 활성면에 대향하는 후면 및 활성면과 후면 사이의 측면들, 및 도전성 전극을 덮는 제 1 몰딩부를 형성하는 단계, 캐리어 기판을 제거하는 단계, 제 1 반도체 칩들 각각의 노출된 활성면 및 활성면에 인접하는 제 1 몰딩부의 제 1 면 상에 제 1 반도체 칩들 및 도전성 전극과 전기적으로 연결되는 제 1 재배선층을 형성하는 단계, 제 1 재배선층 상에 제 1 재배선층과 전기적으로 연결되는 적어도 하나 이상의 제 2 반도체 칩을 실장하는 단계, 및 제 1 재배선층 상에 제 2 반도체 칩을 덮는 제 2 몰딩부를 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
반도체 패키지의 제조 방법은 제 1 몰딩부를 연마하여 도전성 전극을 노출하는 단계, 및 도전성 전극이 노출된 제 1 몰딩부의 제 1 면에 대향하는 제 2 면 상에 도전성 전극과 전기적으로 연결되는 제 2 재배선층을 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
또한, 상기한 과제를 달성하기 위하여, 본 발명은 또 다른 반도체 패키지의 제조 방법을 제공한다. 이 방법은 제 1 재배선층이 형성된 캐리어 기판을 준비하는 단계, 캐리어 기판에 형성된 제 1 재배선층 상에 각각의 활성면이 제 1 재배선층을 향하도록 복수의 제 1 반도체 칩들을 실장하는 단계, 제 1 반도체 칩들 각각의 활성면에 대향하는 후면 및 활성면과 후면 사이의 측면들, 및 제 1 재배선층을 덮는 제 1 몰딩부를 형성하는 단계, 캐리어 기판을 제거하는 단계, 제 1 재배선층의 노출된 표면 상에 적어도 하나 이상의 제 2 반도체 칩을 실장하는 단계, 및 제 1 재배선층의 노출된 표면 상에 제 2 반도체 칩을 덮는 제 2 몰딩부를 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
또한, 상기한 과제를 달성하기 위하여, 본 발명은 또 다른 반도체 패키지의 제조 방법을 제공한다. 이 방법은 제 1 재배선층이 형성된 캐리어 기판을 준비하는 단계, 캐리어 기판에 형성된 제 1 재배선층 상에 각각의 활성면이 캐리어 기판의 표면을 향하도록 복수의 제 1 반도체 칩들을 부착하는 단계, 제 1 반도체 칩들 사이의 캐리어 기판의 제 1 재배선층 상에 적어도 하나 이상의 비아 형태의 도전성 전극을 부착하는 단계, 제 1 반도체 칩들 각각의 활성면에 대향하는 후면 및 활성면과 후면 사이의 측면들, 도전성 전극, 및 제 1 재배선층을 덮는 제 1 몰딩부를 형성하는 단계, 캐리어 기판을 제거하는 단계, 제 1 재배선층의 노출된 표면 상에 적어도 하나 이상의 제 2 반도체 칩을 실장하는 단계, 및 제 1 재배선층의 노출된 표면 상에 제 2 반도체 칩을 덮는 제 2 몰딩부를 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
게다가, 상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 패키지를 제공한다. 이 반도체 패키지는 적어도 하나의 본딩 패드를 갖는 활성면, 활성면에 대향하는 후면 및 활성면과 후면 사이의 측면들을 갖는 제 1 반도체 칩, 제 1 반도체 칩의 후면 및 측면들을 덮는 제 1 몰딩부, 제 1 반도체 칩의 노출된 활성면 및 활성면에 인접하는 제 1 몰딩부의 제 1 면 상에 구비되되, 제 1 반도체 칩의 본딩 패드와 전기적으로 연결되는 제 1 재배선층, 제 1 재배선층과 전기적으로 연결되도록 제 1 재배선층 상에 실장된 적어도 하나 이상의 제 2 반도체 칩, 제 2 반도체 칩 및 제 1 배선층을 덮는 제 2 몰딩부, 제 1 몰딩부 또는 제 2 몰딩부를 관통하여 제 1 재배선층과 전기적으로 연결되는 관통 전극, 및 관통 전극이 형성된 제 1 몰딩부의 제 1 면에 대향하는 제 2 면 또는 제 1 재배선층에 대향하는 제 2 몰딩부의 표면 상에 구비되되, 관통 전극과 전기적으로 연결되는 제 2 배선층을 포함하는 것을 특징으로 할 수 있다.
제 1 반도체 칩은 메모리 소자이고, 그리고 제 2 반도체 칩은 메모리 소자, 로직 소자, 능동 소자 또는 수동 소자인 것을 특징으로 할 수 있다.
제 1 몰딩부 및 제 2 몰딩부는 에폭시 몰딩 컴파운드를 포함하는 것을 특징으로 할 수 있다.
제 1 재배선층은 제 1 반도체 칩의 본딩 패드들, 제 2 반도체 칩의 본딩 패드들 및 관통 전극과 전기적으로 연결되는 제 1 재배선 패턴, 및 제 1 재배선 패턴 사이를 채우는 제 1 보호막을 포함하는 것을 특징으로 할 수 있다.
관통 전극은 구리를 포함하는 것을 특징으로 할 수 있다.
관통 전극은 실리콘 인터포저인 것을 특징으로 할 수 있다. 제 1 반도체 칩과 관통 전극은 동일한 높이를 갖는 것을 특징으로 할 수 있다. 제 1 몰딩부는 제 1 반도체 칩의 후면을 더 노출하는 것을 특징으로 할 수 있다.
제 2 재배선층은 관통 전극과 전기적으로 연결되는 제 2 재배선 패턴 및 제 2 재배선 패턴 사이를 채우는 제 2 보호막을 포함하는 것을 특징으로 할 수 있다.
제 2 재배선층 상에 구비되되, 제 2 재배선층과 전기적으로 연결되는 접속 단자를 더 포함하는 것을 특징으로 할 수 있다.
상술한 바와 같이, 본 발명의 과제 해결 수단에 따르면 제 1 반도체 칩을 몰딩하는 제 1 몰딩부의 제 1 면 및 제 1 면에 대향하는 제 2 면에 각각 재배선층을 형성하고, 이들 재배선층들을 제 1 몰딩부를 관통하는 관통 전극 또는 실리콘 인터포저로 서로 전기적으로 연결함으로써, 작은 치수에 집적도가 높은 반도체 패키지가 제조될 수 있다.
또한, 제 1 반도체 칩을 몰딩하는 제 1 몰딩부의 제 1 면에 제 1 재배선층을 형성하고, 제 1 재배선층 상에 제 2 반도체 칩을 실장한 후, 제 2 반도체 칩을 몰딩하는 제 2 몰딩부를 형성함으로써, 공정 과정의 안정성이 높아져 신뢰성이 높은 반도체 패키지가 제조될 수 있다.
게다가, 제 2 반도체 칩을 몰딩하는 제 2 몰딩부를 형성하는 공정에서 제 1 반도체 칩을 몰딩하는 제 1 몰딩부가 캐리어 기판의 역할을 수행함으로써, 반도체 패키지를 제조하기 위한 공정들의 수가 단축될 수 있다.
이에 따라, 집적도가 높아지고, 치수가 작아지는 동시에 단축된 공정들로 인해 신뢰성을 높일 수 있는 반도체 패키지의 제조 방법이 제공될 수 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 10 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라, 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성 요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 장치의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도, 평면도 및/또는 입체도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 특정 영역은 라운드(round)지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 장치의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에 따라 제조되는 반도체 패키지는 팬 아웃(fan-out) 웨이퍼 레벨 패키지(Wafer Level Package : WLP) 형태에 대한 것일 수 있다. 즉, 본 발명의 실시예들은 3차원 구조를 갖는 팬 아웃 형태의 반도체 패키지의 제조 방법에 관한 것이다.
도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 1을 참조하면, 복수의 제 1 반도체 칩들(110)이 제 1 몰딩부(first molding part, 120)에 의해 몰딩되어 구성된 몰딩 웨이퍼(molding wafer)가 준비된다.
제 1 반도체 칩들(110) 각각은 본딩 패드들(bonding pad, 112)이 구비된 활성면(active surface), 활성면에 대향하는 후면(rear surface) 및 활성면과 후면 사이의 측면들을 가질 수 있다. 제 1 반도체 칩들(110)은 메모리(memory) 소자일 수 있지만, 이에 한정되는 것은 아니다. 즉, 제 1 반도체 칩들(110)은 로직(logic) 소자, 능동(active) 소자 또는 수동(passive) 소자 등과 같은 반도체 소자일 수 있다.
제 1 몰딩부(120)는 제 1 반도체 칩들(110) 각각의 활성면을 노출하면서, 제 1 반도체 칩들(110) 각각의 후면 및 측면들을 덮을 수 있다. 제 1 몰딩부(120)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound : EMC)를 포함할 수 있지만, 이에 한정되는 것은 아니다. 즉, 제 1 몰딩부(120)는 제 1 반도체 칩들(110)을 외부 환경으로부터 보호할 수 있는 절연성을 갖는 경화된 수지(resin)를 포함할 수 있다.
도 2를 참조하면, 제 1 반도체 칩들(110) 각각의 노출된 활성면 및 활성면에 인접하는 제 1 몰딩부(120)의 제 1 면 상에 제 1 재배선층(first ReDistribution Layer : first RDL, 130)이 형성된다. 제 1 재배선층(130)은 제 1 반도체 칩(110)의 본딩 패드들(112)과 전기적으로 연결되는 제 1 재배선 패턴(first redistribution pattern, 132) 및 제 1 재배선 패턴(132) 사이를 채우는 제 1 보호막(134)을 포함할 수 있다. 즉, 제 1 재배선층(130)은 제 1 반도체 칩(110)의 본딩 패드들(112)과 전기적으로 연결되어, 다른 소자나 외부의 다른 장치와 제 1 반도체 칩(110)을 서로 전기적으로 연결하는 역할을 수행할 수 있다.
이와는 달리, 제 1 재배선층(130)은 몰딩 웨이퍼가 준비되기 전에 캐리어 기판(carrier substrate) 상에 미리 형성될 수 있다. 즉, 캐리어 기판 상에 형성된 제 1 재배선층(130) 상에 제 1 반도체 칩들(110)이 실장된 후, 제 1 반도체 칩들(110) 및 제 1 재배선층(130)을 덮는 제 1 몰딩부(120)가 형성되고, 그리고 캐리어 기판을 제거하는 것에 의해 제 1 반도체 칩들(110) 각각의 활성면을 노출하는 제 1 몰딩부(120)의 제 1 면 상에 제 1 재배선층(130)이 구비될 수 있다.
도 3을 참조하면, 제 1 재배선층(130) 상에 제 1 재배선층(130)과 전기적으로 연결되는 적어도 하나 이상의 제 2 반도체 칩(210a, 210b 또는 210c)이 실장된다. 제 2 반도체 칩(210a, 210b 또는 210c)은 표면 실장 기술(Surface Mounting Technology : SMT)로 실장될 수 있다. 제 2 반도체 칩(210a, 210b 또는 210c)은 그의 활성면 상에 구비된 본딩 패드들(212a, 212b 또는 212c)과 물리적 및 전기적으로 연결된 실장 단자들(215a, 215b 또는 215c)을 매개로 제 1 재배선층(130)의 제 1 재배선 패턴(132)과 전기적으로 연결될 수 있다. 제 2 반도체 칩(210a, 210b 또는 210c)은 플립 칩(Flip Chip : F/C) 방식으로 제 1 재배선층(130) 상에 실장될 수 있다. 실장 단자들(215a, 215b 또는 215c)은 도전성 범프(conductive bump), 솔더 볼(solder ball), 도전성 스페이서(conductive spacer) 또는 핀 그리드 어레이(Pin Grid Array : PGA)일 수 있지만, 이에 한정되는 것은 아니다. 즉, 실장 단자들(215a, 215b 또는 215c)은 제 2 반도체 칩(210a, 210b 또는 210c)의 종류에 따라 그 형태가 달라질 수 있다.
제 2 반도체 칩(210a, 210b 또는 210c)은 메모리 소자, 로직 소자, 능동 소자 또는 수동 소자일 수 있다. 바람직하게는, 제 2 반도체 칩(210a, 210b 또는 210c)은 로직 소자, 능동 소자 또는 수동 소자일 수 있다. 적어도 하나의 제 2 반도체 칩(210a, 210b 또는 210c)이 로직 소자일 경우, 최종적으로 제조된 반도체 패키지는 시스템 인 패키지(System in Package : SiP)일 수 있다.
도 4를 참조하면, 제 2 반도체 칩(210a, 210b 또는 210c)이 실장된 제 1 재배선층(130) 상에 제 2 반도체 칩(210a, 210b 또는 210c)을 덮는 제 2 몰딩부(220)가 형성된다.
제 2 몰딩부(220)는 압축 성형(compression molding) 방식으로 형성될 수 있다. 제 2 몰딩부(220)는 에폭시 몰딩 컴파운드를 포함할 수 있지만, 이에 한정되는 것은 아니다. 즉, 제 2 몰딩부(220)는 제 2 반도체 칩(210a, 210b 또는 210c)을 외부 환경으로부터 보호할 수 있는 절연성을 갖는 경화된 수지를 포함할 수 있다.
도 5를 참조하면, 제 1 반도체 칩들(110) 사이의 제 1 재배선층(130)의 일부를 노출하도록 제 1 몰딩부(120)를 관통하는 적어도 하나 이상의 비아 홀(via hole, 122)이 형성된다.
비아 홀(122)은 건식 식각 공정, 습식 식각 공정, 레이저 드릴링 공정(Laser Drilling Process : LDP) 또는 기계적 드릴링 공정에 의해 형성될 수 있다. 바람직하게는, 비아 홀(122)은 레이저 드릴링 공정에 의해 형성될 수 있다.
비아 홀(122)의 형성을 용이하게 하기 위해서, 제 1 몰딩부(120)의 두께를 얇게 만드는 공정이 더 추가될 수도 있다. 제 1 몰딩부(120)의 두께를 얇게 만드는 공정은 제 1 몰딩부(120)의 제 1 면에 대향하는 제 2 면에 대한 연마(polishing) 공정 또는 그라인딩(grinding) 공정 등일 수 있다. 이때, 제 1 몰딩부(120)의 두께를 얇게 만드는 공정은 제 1 반도체 칩들(110) 각각의 후면을 노출하지 않을 정도로 수행될 수 있다.
도 6을 참조하면, 비아 홀(122)을 채우면서, 제 1 몰딩부(120)의 제 2 면을 덮는 도전막(124)이 형성된다. 도전막(124)은 도전성을 갖는 물질을 포함할 수 있다. 바람직하게는, 도전막(124)은 구리(Cu)를 포함할 수 있다.
도전막(124)은 비아 홀(122)이 형성된 제 1 몰딩부(120)의 제 2 면 상에 씨드막(seed layer, 미도시)을 형성한 후, 전기 도금에 의해 형성될 수 있다.
도 7을 참조하면, 제 1 몰딩부(120)의 제 2 면 상의 도전막(124) 부위가 제거하는 것에 의해, 비아 홀(122)을 채우면서, 제 1 재배선층(130)과 전기적으로 연결되는 적어도 하나의 관통 전극(126)이 형성된다. 제 1 몰딩부(120)의 제 2 면 상의 도전막(124) 부위를 제거하는 것은 평탄화 공정을 이용할 수 있다. 평탄화 공정은 연마 공정 또는 그라인딩 공정 등일 수 있다. 바람직하게는, 제 1 몰딩부(120)의 제 2 면 상의 도전막(124) 부위를 제거하는 것은 화학적 기계적 연마(Chemical Mechanical Polishing : CMP) 공정을 이용할 수 있다.
관통 전극(126)은 제 1 재배선층(130)에 전기적으로 연결되어, 제 1 반도체 칩(130) 및 제 2 반도체 칩(210a, 210b 또는 210c)과 전기적으로 연결될 수 있다. 즉, 관통 전극(126)은 제 1 반도체 칩(110)의 본딩 패드들(112) 및 제 2 반도체 칩(210a, 210b 또는 210c)의 본딩 패드들(212a, 212b 또는 212c)과 제 1 재배선층(130)을 매개로 전기적으로 연결되어, 다른 소자나 외부의 다른 장치와 제 1 반도체 칩(110) 및 제 2 반도체 칩(210a, 210b 또는 210c)을 서로 전기적으로 연결하는 역할을 수행할 수 있다.
도 8을 참조하면, 관통 전극(126)이 형성된 제 1 몰딩부(130)의 제 2 면 상에 관통 전극(126)과 전기적으로 연결되는 제 2 재배선층(230)이 형성된다. 제 2 재배선층(230)은 관통 전극(126)과 전기적으로 연결되는 제 2 재배선 패턴(232) 및 제 2 재배선 패턴(232) 사이를 채우는 제 2 보호막(234)을 포함할 수 있다. 즉, 제 2 재배선층(230)은 제 1 재배선층(130)과 관통 전극(126)을 매개로 전기적으로 연결되어, 다른 소자나 외부의 다른 장치와 제 1 반도체 칩(110) 및 제 2 반도체 칩(210a, 210b 또는 210c)을 서로 전기적으로 연결하는 역할을 수행할 수 있다.
도 9를 참조하면, 제 2 재배선층(230) 상에 제 2 재배선층(230)과 물리적 및 전기적으로 연결되는 접속 단자(140)가 형성된다. 접속 단자(140)는 도전성 범프, 솔더 볼, 도전성 스페이서 또는 핀 그리드 어레이일 수 있지만, 이에 한정되는 것은 아니다. 바람직하게는, 접속 단자(140)는 솔더 볼 형태일 수 있다.
이에 따라, 제 1 재배선층(130)에 전기적으로 연결된 제 1 반도체 칩(110) 및 제 2 반도체 칩(210a, 210b 또는 210c)은 제 1 재배선층(130)에 전기적으로 연결된 관통 전극(126), 관통 전극(126)에 전기적으로 연결된 제 2 재배선층(230) 및 제 2 재배선층(230)에 전기적으로 연결된 접속 단자(140)를 매개로, 다른 소자나 외부의 다른 장치와 서로 전기적으로 연결될 수 있다.
도시하지 않았지만, 접속 단자(140)의 형성 전 또는 후에 개별의 반도체 패키지로 만들기 위한 절단 공정이 더 수행될 수 있다. 절단 공정은 이웃하는 제 1 반도체 칩들(110)의 주위에 형성된 관통 전극들(126) 사이에 정의되는 절단 영역을 따라 절단하는 것일 수 있다. 절단은 커터(cutter) 또는 레이저를 이용하여 수행될 수 있다.
도 10 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 10을 참조하면, 캐리어 기판(100) 상에 각각의 활성면이 캐리어 기판(100)의 접착층(미도시)이 구비된 표면을 향하도록 제 1 반도체 칩들(110)이 부착된다.
제 1 반도체 칩들(110) 각각은 본딩 패드들(112)이 구비된 활성면, 활성면에 대향하는 후면 및 활성면과 후면 사이의 측면들을 가질 수 있다. 제 1 반도체 칩들(110)은 메모리 소자일 수 있지만, 이에 한정되는 것은 아니다. 즉, 제 1 반도체 칩들(110)은 로직 소자, 능동 소자 또는 수동 소자 등과 같은 반도체 소자일 수 있다.
제 1 반도체 칩들(110) 사이의 캐리어 기판(100) 상에 적어도 하나 이상의 비아 형태의 도전성 전극(115)이 부착된다. 도전성 전극은 실리콘 인터포저(silicon interposer)일 수 있다. 제 1 반도체 칩들(110)과 도전성 전극(115)은 실질적으로 동일한 높이를 가질 수 있다.
캐리어 기판(100)은 제 1 반도체 칩들(110) 및 도전성 전극(115)을 몰딩하는 과정에서 제 1 반도체 칩들(110) 및 도전성 전극(115)에 작용하는 기계적인 응력(stress)를 완화하고, 그리고 이들 사이에서 발생하는 휨(warpage)을 방지할 수 있다. 캐리어 기판(100)은 실리콘 기판, 유리 기판 또는 수지 기판을 포함할 수 있지만, 이에 한정되는 것은 아니다. 접착층은 접착 후에 분리가 용이한 재가공 접착제(reworkable adhesive)가 사용될 수 있다. 이는 접착층을 매개로 제 1 반도체 칩들(110) 및 도전성 전극(115)을 캐리어 기판(100)에 부착한 뒤, 제 1 반도체 칩들(110) 각각의 후면 및 측면들, 및 도전성 전극(115)을 몰딩한 다음, 캐리어 기판(110)을 용이하게 제거할 수 있기 때문이다. 이러한 접착층은 자외선 경화 수지(UltraViolet curable resin : UV resin)나 열가소성 수지(thermoplastic)를 포함할 수 있다.
도 11 및 도 12를 참조하면, 제 1 반도체 칩들(110) 각각의 후면 및 측면들, 및 도전성 전극(115)을 덮는 제 1 몰딩부(120)가 형성된다.
제 1 몰딩부(120)는 압축 성형 방식으로 형성될 수 있다. 제 1 몰딩부(120)는 에폭시 몰딩 컴파운드를 포함할 수 있지만, 이에 한정되는 것은 아니다. 즉, 제 1 몰딩부(120)는 제 1 반도체 칩들(110)을 외부 환경으로부터 보호할 수 있는 절연성을 갖는 경화된 수지를 포함할 수 있다.
캐리어 기판(100)이 제거된다. 이에 따라, 제 1 반도체 칩들(110) 각각의 활성면 및 도전성 전극(115)의 일 단이 노출될 수 있다.
도 13을 참조하면, 제 1 반도체 칩들(110) 각각의 노출된 활성면, 도전성 전극(115)의 노출된 일 단 및 활성면에 인접하는 제 1 몰딩부(120)의 제 1 면 상에 제 1 반도체 칩들(110) 및 도전성 전극(115)과 전기적으로 연결되는 제 1 재배선층(130)이 형성된다.
제 1 재배선층(130)은 제 1 반도체 칩(110)의 본딩 패드들(112)과 전기적으로 연결되는 제 1 재배선 패턴(132) 및 제 1 재배선 패턴(132) 사이를 채우는 제 1 보호막(134)을 포함할 수 있다. 즉, 제 1 재배선층(130)은 제 1 반도체 칩(110)의 본딩 패드들(112)과 전기적으로 연결되어, 다른 소자나 외부의 다른 장치와 제 1 반도체 칩(110)을 서로 전기적으로 연결하는 역할을 수행할 수 있다.
이와는 달리, 제 1 재배선층(130)은 몰딩 웨이퍼가 준비되기 전에 캐리어 기판(100) 상에 미리 형성될 수 있다. 즉, 캐리어 기판(100) 상에 형성된 제 1 재배선층(130) 상에 제 1 반도체 칩들(110) 및 도전성 전극(115)이 실장된 후, 제 1 반도체 칩들(110), 도전성 전극(115) 및 제 1 재배선층(130)을 덮는 제 1 몰딩부(120)가 형성되고, 그리고 캐리어 기판(100)을 제거하는 것에 의해 제 1 반도체 칩들(110) 각각의 활성면 및 도전성 전극(115)의 일 단을 노출하는 제 1 몰딩부(120)의 표면 상에 제 1 재배선층(130)이 구비될 수 있다.
도 14를 참조하면, 제 1 재배선층(130) 상에 제 1 재배선층(130)과 전기적으로 연결되는 적어도 하나 이상의 제 2 반도체 칩(210a, 210b 또는 210c)이 실장된다. 제 2 반도체 칩(210a, 210b 또는 210c)은 표면 실장 기술로 실장될 수 있다. 제 2 반도체 칩(210a, 210b 또는 210c)은 그의 활성면 상에 구비된 본딩 패드들(212a, 212b 또는 212c)과 물리적 및 전기적으로 연결된 실장 단자들(215a, 215b 또는 215c)을 매개로 제 1 재배선층(130)의 제 1 재배선 패턴(132)과 전기적으로 연결될 수 있다. 제 2 반도체 칩(210a, 210b 또는 210c)은 플립 칩 방식으로 제 1 재배선층(130) 상에 실장될 수 있다. 실장 단자들(215a, 215b 또는 215c)은 도전성 범프, 솔더 볼, 도전성 스페이서 또는 핀 그리드 어레이일 수 있지만, 이에 한정되는 것은 아니다. 즉, 실장 단자들(215a, 215b 또는 215c)은 제 2 반도체 칩(210a, 210b 또는 210c)의 종류에 따라 그 형태가 달라질 수 있다.
제 2 반도체 칩(210a, 210b 또는 210c)은 메모리 소자, 로직 소자, 능동 소자 또는 수동 소자일 수 있다. 바람직하게는, 제 2 반도체 칩(210a, 210b 또는 210c)은 로직 소자, 능동 소자 또는 수동 소자일 수 있다. 적어도 하나의 제 2 반도체 칩(210a, 210b 또는 210c)이 로직 소자일 경우, 최종적으로 제조된 반도체 패키지는 시스템 인 패키지일 수 있다.
도전성 전극(115)은 제 1 재배선층(130)에 전기적으로 연결되어, 제 1 반도체 칩(130) 및 제 2 반도체 칩(210a, 210b 또는 210c)과 전기적으로 연결될 수 있다. 즉, 도전성 전극(115)은 제 1 반도체 칩(110)의 본딩 패드들(112) 및 제 2 반도체 칩(210a, 210b 또는 210c)의 본딩 패드들(212a, 212b 또는 212c)과 제 1 재배선층(130)을 매개로 전기적으로 연결되어, 다른 소자나 외부의 다른 장치와 제 1 반도체 칩(110) 및 제 2 반도체 칩(210a, 210b 또는 210c)을 서로 전기적으로 연결하는 역할을 수행할 수 있다.
도 15를 참조하면, 제 2 반도체 칩(210a, 210b 또는 210c)이 실장된 제 1 재배선층(130) 상에 제 2 반도체 칩(210a, 210b 또는 210c)을 덮는 제 2 몰딩부(220)가 형성된다.
제 2 몰딩부(220)는 압축 성형 방식으로 형성될 수 있다. 제 2 몰딩부(220)는 에폭시 몰딩 컴파운드를 포함할 수 있지만, 이에 한정되는 것은 아니다. 즉, 제 2 몰딩부(220)는 제 2 반도체 칩(210a, 210b 또는 210c)을 외부 환경으로부터 보호할 수 있는 절연성을 갖는 경화된 수지를 포함할 수 있다.
도 16을 참조하면, 도전성 전극(115)의 타 단을 노출하기 위해 제 1 몰딩부(120)의 두께를 얇게 만드는 공정이 수행된다. 제 1 몰딩부(120)의 두께를 얇게 만드는 공정은 제 1 몰딩부(120)의 제 1 면에 대향하는 제 2 면에 대한 연마 공정 또는 그라인딩 공정 등일 수 있다. 이때, 제 1 반도체 칩들(110)과 도전성 전극(115)이 실질적으로 동일한 높이를 가질 경우, 제 1 반도체 칩들(110)의 후면이 노출될 수 있다.
도 17을 참조하면, 도전성 전극(115)의 타 단이 노출되도록 얇아진 제 1 몰딩부(130)의 제 2 면 상에 도전성 전극(115)과 전기적으로 연결되는 제 2 재배선층(230)이 형성된다. 제 2 재배선층(230)은 도전성 전극(115)과 전기적으로 연결되는 제 2 재배선 패턴(232) 및 제 2 재배선 패턴(232) 사이를 채우는 제 2 보호막(234)을 포함할 수 있다. 즉, 제 2 재배선층(230)은 제 1 재배선층(130)과 도전성 전극(115)을 매개로 전기적으로 연결되어, 다른 소자나 외부의 다른 장치와 제 1 반도체 칩(110) 및 제 2 반도체 칩(210a, 210b 또는 210c)을 서로 전기적으로 연결하는 역할을 수행할 수 있다.
도 18을 참조하면, 제 2 재배선층(230) 상에 제 2 재배선층(230)과 물리적 및 전기적으로 연결되는 접속 단자(140)가 형성된다. 접속 단자(140)는 도전성 범프, 솔더 볼, 도전성 스페이서 또는 핀 그리드 어레이일 수 있지만, 이에 한정되는 것은 아니다. 바람직하게는, 접속 단자(140)는 솔더 볼 형태일 수 있다.
이에 따라, 제 1 재배선층(130)에 전기적으로 연결된 제 1 반도체 칩(110) 및 제 2 반도체 칩(210a, 210b 또는 210c)은 제 1 재배선층(130)에 전기적으로 연결된 도전성 전극(115), 도전성 전극(115)에 전기적으로 연결된 제 2 재배선층(230) 및 제 2 재배선층(230)에 전기적으로 연결된 접속 단자(140)를 매개로, 다른 소자나 외부의 다른 장치와 서로 전기적으로 연결될 수 있다.
도시하지 않았지만, 접속 단자(140)의 형성 전 또는 후에 개별의 반도체 패키지로 만들기 위한 절단 공정이 더 수행될 수 있다. 절단 공정은 이웃하는 제 1 반도체 칩들(110)의 주위에 형성된 도전성 전극들(115) 사이에 정의되는 절단 영역을 따라 절단하는 것일 수 있다. 절단은 커터 또는 레이저를 이용하여 수행될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법들은 제 1 반도체 칩을 몰딩하는 제 1 몰딩부의 제 1 면 및 제 1 면에 대향하는 제 2 면에 각각 재배선층을 형성하고, 이들 재배선층들을 제 1 몰딩부를 관통하는 관통 전극 또는 실리콘 인터포저로 서로 전기적으로 연결함으로써, 작은 치수에 집적도가 높은 반도체 패키지가 제조될 수 있다.
또한, 제 1 반도체 칩을 몰딩하는 제 1 몰딩부의 제 1 면에 제 1 재배선층을 형성하고, 제 1 재배선층 상에 제 2 반도체 칩을 실장한 후, 제 2 반도체 칩을 몰딩하는 제 2 몰딩부를 형성함으로써, 공정 과정의 안정성이 높아져 신뢰성이 높은 반도체 패키지가 제조될 수 있다.
본 발명의 실리콘 인터포저 대신에 종래의 인쇄 회로 기판(Printed Circuit Board : PCB) 기반의 비아 바(bar)를 이용하고, 제 1 재배선층 상에 제 2 반도체 칩을 실장하지 않고, 그리고 제 2 반도체 칩을 몰딩하지 않을 경우, 제 2 재배선층을 형성하기 위해 제 1 몰딩부를 연마하는 공정에서 제 1 반도체 칩과 비아 바 사이의 열 팽창 계수(Coefficient of Thermal Expansion : CTE)의 차이로 인한 휨이 발생할 수 있다. 이와는 달리, 본 발명의 실리콘 인터포저는 제 1 반도체 칩과 동일한 실리콘 기반 물질을 포함하기 때문에, 제 2 재배선층을 형성하기 위해 제 1 몰딩부를 연마하는 공정에서 제 1 반도체 칩과 실리콘 인터포저 사이의 열 팽창 계수의 차이로 인한 휨이 최소화될 수 있다.
게다가, 제 2 반도체 칩을 몰딩하는 제 2 몰딩부를 형성하는 공정에서 제 1 반도체 칩을 몰딩하는 제 1 몰딩부가 캐리어 기판의 역할을 수행함으로써, 반도체 패키지를 제조하기 위한 공정들의 수가 단축될 수 있다.
이에 따라, 집적도가 높아지고, 치수가 작아지는 동시에 단축된 공정들로 인해 신뢰성을 높일 수 있는 반도체 패키지의 제조 방법들이 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100 : 캐리어 기판
110, 210a, 210b, 210c : 반도체 칩
112, 212a, 212b, 212c : 본딩 패드
115 : 도전성 전극
120, 220 : 몰딩부
122 : 비아 홀
124 : 도전막
126 : 관통 전극
130, 230 : 재배선층
132, 232 : 재배선 패턴
134, 234 : 보호막
140 : 접속 단자
215a, 215b, 215c : 실장 단자

Claims (38)

  1. 활성면, 상기 활성면에 대향하는 후면 및 상기 활성면과 상기 후면 사이의 측면들을 각각 갖는 복수의 제 1 반도체 칩들과 상기 제 1 반도체 칩들 각각의 상기 후면 및 상기 측면들을 덮는 제 1 몰딩부로 구성된 몰딩 웨이퍼를 준비하는 단계;
    상기 제 1 반도체 칩들 각각의 노출된 상기 활성면 및 상기 활성면에 인접하는 상기 제 1 몰딩부의 제 1 면 상에 상기 제 1 반도체 칩들과 전기적으로 연결되는 제 1 재배선층을 형성하는 단계;
    상기 제 1 재배선층 상에 상기 제 1 재배선층과 전기적으로 연결되는 적어도 하나 이상의 제 2 반도체 칩을 실장하는 단계;
    상기 제 1 재배선층 상에 상기 제 2 반도체 칩을 덮는 제 2 몰딩부를 형성하는 단계;
    상기 제 1 재배선층과 전기적으로 연결되도록 상기 제 1 몰딩부 또는 상기 제 2 몰딩부를 관통하는 관통 전극을 형성하는 단계; 및
    상기 관통 전극이 형성된 상기 제 1 몰딩부의 상기 제 1 면에 대향하는 제 2 면 또는 상기 제 1 재배선층에 대향하는 상기 제 2 몰딩부의 표면 상에 상기 관통 전극과 전기적으로 연결되는 제 2 재배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  2. 제 1항에 있어서,
    상기 관통 전극을 형성하는 단계는:
    상기 제 1 반도체 칩들 사이 또는 상기 제 2 반도체 칩들 사이의 상기 제 1 재배선층의 일부를 노출하도록 상기 제 1 몰딩부 또는 상기 제 2 몰딩부를 관통하는 적어도 하나 이상의 비아 홀을 형성하는 단계; 및
    상기 제 1 재배선층과 전기적으로 연결되도록 상기 비아 홀을 채우는 상기 관통 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 제 2항에 있어서,
    상기 비아 홀은 건식 식각 공정, 습식 식각 공정, 레이저 드릴링 공정 또는 기계적 드릴링 공정에 의해 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 제 1항에 있어서,
    상기 제 1 반도체 칩은 메모리 소자이고, 그리고 상기 제 2 반도체 칩은 메모리 소자, 로직 소자, 능동 소자 또는 수동 소자인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 제 1항에 있어서,
    상기 제 1 몰딩부 및 상기 제 2 몰딩부는 에폭시 몰딩 컴파운드를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 제 1항에 있어서,
    상기 제 2 몰딩부는 압축 성형 방식으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 제 1항에 있어서,
    상기 제 2 반도체 칩은 표면 실장 기술로 실장되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 제 1항에 있어서,
    상기 제 1 재배선층은:
    상기 제 1 반도체 칩의 본딩 패드들, 상기 제 2 반도체 칩의 본딩 패드들 및 상기 관통 전극과 전기적으로 연결되는 제 1 재배선 패턴; 및
    상기 제 1 재배선 패턴 사이를 채우는 제 1 보호막을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 제 1항에 있어서,
    상기 관통 전극은 구리를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 제 1항에 있어서,
    상기 제 2 재배선층은:
    상기 관통 전극과 전기적으로 연결되는 제 2 재배선 패턴; 및
    상기 제 2 재배선 패턴 사이를 채우는 제 2 보호막을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 제 1항에 있어서,
    상기 제 2 재배선층 상에 상기 제 2 재배선층과 전기적으로 연결되는 접속 단자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 캐리어 기판 상에 각각의 활성면이 상기 캐리어 기판의 표면을 향하도록 복수의 제 1 반도체 칩들을 부착하는 단계;
    상기 제 1 반도체 칩들 사이의 상기 캐리어 기판 상에 적어도 하나 이상의 비아 형태의 도전성 전극을 부착하는 단계;
    상기 제 1 반도체 칩들 각각의 상기 활성면에 대향하는 후면 및 상기 활성면과 상기 후면 사이의 측면들, 및 상기 도전성 전극을 덮는 제 1 몰딩부를 형성하는 단계;
    상기 캐리어 기판을 제거하는 단계;
    상기 제 1 반도체 칩들 각각의 노출된 상기 활성면 및 상기 활성면에 인접하는 상기 제 1 몰딩부의 제 1 면 상에 상기 제 1 반도체 칩들 및 상기 도전성 전극과 전기적으로 연결되는 제 1 재배선층을 형성하는 단계;
    상기 제 1 재배선층 상에 상기 제 1 재배선층과 전기적으로 연결되는 적어도 하나 이상의 제 2 반도체 칩을 실장하는 단계;
    상기 제 1 재배선층 상에 상기 제 2 반도체 칩을 덮는 제 2 몰딩부를 형성하는 단계;
    상기 제 1 몰딩부를 연마하여 상기 도전성 전극을 노출하는 단계; 및
    상기 도전성 전극이 노출된 상기 제 1 몰딩부의 상기 제 1 면에 대향하는 제 2 면 상에 상기 도전성 전극과 전기적으로 연결되는 제 2 재배선층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 제 12항에 있어서,
    상기 도전성 전극은 실리콘 인터포저인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  14. 제 12항에 있어서,
    상기 제 1 반도체 칩은 메모리 소자이고, 그리고 상기 제 2 반도체 칩은 메모리 소자, 로직 소자, 능동 소자 또는 수동 소자인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 제 12항에 있어서,
    상기 제 1 반도체 칩과 상기 도전성 전극은 동일한 높이를 갖는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 제 12항에 있어서,
    상기 제 1 몰딩부를 연마하는 단계에서 상기 제 1 반도체 칩의 상기 후면이 노출되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  17. 제 12항에 있어서,
    상기 제 1 몰딩부 및 상기 제 2 몰딩부는 에폭시 몰딩 컴파운드를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  18. 제 12항에 있어서,
    상기 제 1 몰딩부 및 상기 제 2 몰딩부는 압축 성형 방식으로 형성되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  19. 제 12항에 있어서,
    상기 제 2 반도체 칩은 표면 실장 기술로 실장되는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  20. 제 12항에 있어서,
    상기 제 1 재배선층은:
    상기 제 1 반도체 칩의 본딩 패드들, 상기 제 2 반도체 칩의 본딩 패드들 및 상기 도전성 전극과 전기적으로 연결되는 제 1 재배선 패턴; 및
    상기 제 1 재배선 패턴 사이를 채우는 제 1 보호막을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  21. 제 12항에 있어서,
    상기 제 2 재배선층은:
    상기 도전성 전극과 전기적으로 연결되는 제 2 재배선 패턴; 및
    상기 제 2 재배선 패턴 사이를 채우는 제 2 보호막을 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  22. 제 12항에 있어서,
    상기 제 2 재배선층 상에 상기 제 2 재배선층과 전기적으로 연결되는 접속 단자를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  23. 활성면, 상기 활성면에 대향하는 후면 및 상기 활성면과 상기 후면 사이의 측면들을 각각 갖는 복수의 제 1 반도체 칩들과 상기 제 1 반도체 칩들 각각의 상기 후면 및 상기 측면들을 덮는 제 1 몰딩부로 구성된 몰딩 웨이퍼를 준비하는 단계;
    상기 제 1 반도체 칩들 각각의 노출된 상기 활성면 및 상기 활성면에 인접하는 상기 제 1 몰딩부의 제 1 면 상에 상기 제 1 반도체 칩들과 전기적으로 연결되는 제 1 재배선층을 형성하는 단계;
    상기 제 1 재배선층 상에 상기 제 1 재배선층과 전기적으로 연결되는 적어도 하나 이상의 제 2 반도체 칩을 실장하는 단계; 및
    상기 제 1 재배선층 상에 상기 제 2 반도체 칩을 덮는 제 2 몰딩부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  24. 제 23항에 있어서,
    상기 제 1 재배선층과 전기적으로 연결되도록 상기 제 1 몰딩부 또는 상기 제 2 몰딩부를 관통하는 관통 전극을 형성하는 단계; 및
    상기 관통 전극이 형성된 상기 제 1 몰딩부의 상기 제 1 면에 대향하는 제 2 면 또는 상기 제 1 재배선층에 대향하는 상기 제 2 몰딩부의 표면 상에 상기 관통 전극과 전기적으로 연결되는 제 2 재배선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  25. 캐리어 기판 상에 각각의 활성면이 상기 캐리어 기판의 표면을 향하도록 복수의 제 1 반도체 칩들을 부착하는 단계;
    상기 제 1 반도체 칩들 사이의 상기 캐리어 기판 상에 적어도 하나 이상의 비아 형태의 도전성 전극을 부착하는 단계;
    상기 제 1 반도체 칩들 각각의 상기 활성면에 대향하는 후면 및 상기 활성면과 상기 후면 사이의 측면들, 및 상기 도전성 전극을 덮는 제 1 몰딩부를 형성하는 단계;
    상기 캐리어 기판을 제거하는 단계;
    상기 제 1 반도체 칩들 각각의 노출된 상기 활성면 및 상기 활성면에 인접하는 상기 제 1 몰딩부의 제 1 면 상에 상기 제 1 반도체 칩들 및 상기 도전성 전극과 전기적으로 연결되는 제 1 재배선층을 형성하는 단계;
    상기 제 1 재배선층 상에 상기 제 1 재배선층과 전기적으로 연결되는 적어도 하나 이상의 제 2 반도체 칩을 실장하는 단계; 및
    상기 제 1 재배선층 상에 상기 제 2 반도체 칩을 덮는 제 2 몰딩부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  26. 제 25항에 있어서,
    상기 제 1 몰딩부를 연마하여 상기 도전성 전극을 노출하는 단계; 및
    상기 도전성 전극이 노출된 상기 제 1 몰딩부의 상기 제 1 면에 대향하는 제 2 면 상에 상기 도전성 전극과 전기적으로 연결되는 제 2 재배선층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  27. 제 1 재배선층이 형성된 캐리어 기판을 준비하는 단계;
    상기 캐리어 기판에 형성된 상기 제 1 재배선층 상에 각각의 활성면이 상기 제 1 재배선층을 향하도록 복수의 제 1 반도체 칩들을 실장하는 단계;
    상기 제 1 반도체 칩들 각각의 상기 활성면에 대향하는 후면 및 상기 활성면과 상기 후면 사이의 측면들, 및 상기 제 1 재배선층을 덮는 제 1 몰딩부를 형성하는 단계;
    상기 캐리어 기판을 제거하는 단계;
    상기 제 1 재배선층의 노출된 표면 상에 적어도 하나 이상의 제 2 반도체 칩을 실장하는 단계; 및
    상기 제 1 재배선층의 상기 노출된 표면 상에 상기 제 2 반도체 칩을 덮는 제 2 몰딩부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  28. 제 1 재배선층이 형성된 캐리어 기판을 준비하는 단계;
    상기 캐리어 기판에 형성된 상기 제 1 재배선층 상에 각각의 활성면이 상기 캐리어 기판의 표면을 향하도록 복수의 제 1 반도체 칩들을 부착하는 단계;
    상기 제 1 반도체 칩들 사이의 상기 캐리어 기판의 상기 제 1 재배선층 상에 적어도 하나 이상의 비아 형태의 도전성 전극을 부착하는 단계;
    상기 제 1 반도체 칩들 각각의 상기 활성면에 대향하는 후면 및 상기 활성면과 상기 후면 사이의 측면들, 상기 도전성 전극, 및 상기 제 1 재배선층을 덮는 제 1 몰딩부를 형성하는 단계;
    상기 캐리어 기판을 제거하는 단계;
    상기 제 1 재배선층의 노출된 표면 상에 적어도 하나 이상의 제 2 반도체 칩을 실장하는 단계; 및
    상기 제 1 재배선층의 상기 노출된 표면 상에 상기 제 2 반도체 칩을 덮는 제 2 몰딩부를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  29. 적어도 하나의 본딩 패드를 갖는 활성면, 상기 활성면에 대향하는 후면 및 상기 활성면과 상기 후면 사이의 측면들을 갖는 제 1 반도체 칩;
    상기 제 1 반도체 칩의 상기 후면 및 상기 측면들을 덮는 제 1 몰딩부;
    상기 제 1 반도체 칩의 노출된 상기 활성면 및 상기 활성면에 인접하는 상기 제 1 몰딩부의 제 1 면 상에 구비되되, 상기 제 1 반도체 칩의 상기 본딩 패드와 전기적으로 연결되는 제 1 재배선층;
    상기 제 1 재배선층과 전기적으로 연결되도록 상기 제 1 재배선층 상에 실장된 적어도 하나 이상의 제 2 반도체 칩;
    상기 제 2 반도체 칩 및 상기 제 1 배선층을 덮는 제 2 몰딩부;
    상기 제 1 몰딩부 또는 상기 제 2 몰딩부를 관통하여 상기 제 1 재배선층과 전기적으로 연결되는 관통 전극; 및
    상기 관통 전극이 형성된 상기 제 1 몰딩부의 상기 제 1 면에 대향하는 제 2 면 또는 상기 제 1 재배선층에 대향하는 상기 제 2 몰딩부의 표면 상에 구비되되, 상기 관통 전극과 전기적으로 연결되는 제 2 배선층을 포함하는 것을 특징으로 하는 반도체 패키지.
  30. 제 29항에 있어서,
    상기 제 1 반도체 칩은 메모리 소자이고, 그리고 상기 제 2 반도체 칩은 메모리 소자, 로직 소자, 능동 소자 또는 수동 소자인 것을 특징으로 하는 반도체 패키지.
  31. 제 29항에 있어서,
    상기 제 1 몰딩부 및 상기 제 2 몰딩부는 에폭시 몰딩 컴파운드를 포함하는 것을 특징으로 하는 반도체 패키지.
  32. 제 29항에 있어서,
    상기 제 1 재배선층은:
    상기 제 1 반도체 칩의 본딩 패드들, 상기 제 2 반도체 칩의 본딩 패드들 및 상기 관통 전극과 전기적으로 연결되는 제 1 재배선 패턴; 및
    상기 제 1 재배선 패턴 사이를 채우는 제 1 보호막을 포함하는 것을 특징으로 하는 반도체 패키지.
  33. 제 29항에 있어서,
    상기 관통 전극은 구리를 포함하는 것을 특징으로 하는 반도체 패키지.
  34. 제 29항에 있어서,
    상기 관통 전극은 실리콘 인터포저인 것을 특징으로 하는 반도체 패키지.
  35. 제 34항에 있어서,
    상기 제 1 반도체 칩과 상기 관통 전극은 동일한 높이를 갖는 것을 특징으로 하는 반도체 패키지.
  36. 제 34항에 있어서,
    상기 제 1 몰딩부는 상기 제 1 반도체 칩의 상기 후면을 더 노출하는 것을 특징으로 하는 반도체 패키지.
  37. 제 29항에 있어서,
    상기 제 2 재배선층은:
    상기 관통 전극과 전기적으로 연결되는 제 2 재배선 패턴; 및
    상기 제 2 재배선 패턴 사이를 채우는 제 2 보호막을 포함하는 것을 특징으로 하는 반도체 패키지.
  38. 제 29항에 있어서,
    상기 제 2 재배선층 상에 구비되되, 상기 제 2 재배선층과 전기적으로 연결되는 접속 단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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