KR20120027807A - 적층 패키지 제조방법 - Google Patents

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KR20120027807A
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Abstract

본 발명의 적층 패키지 제조방법은, 인터포저 웨이퍼의 관통실리콘비아와 반도체 칩의 관통전극이 전기적으로 연결되도록 상기 인터포저 웨이퍼 상부에 반도체 칩을 적층하는 단계; 상기 반도체 칩과 인터포저 웨이퍼를 몰딩재로 몰딩하는 단계; 상기 몰딩된 몰딩재의 상부를 제거하여 상기 몰딩된 몰딩재의 두께를 감소시키는 단계; 및 상기 두께가 감소된 몰딩재의 상부를 식각하여 상기 반도체 칩 상부 영역의 전부 또는 일부를 노출시키는 단계를 포함한다.

Description

적층 패키지 제조방법{Method for manufacturing stack package}
본 발명은 적층 패키지 제조방법에 관한 것으로서, 몰드 리세스 공정을 포함하는 적층 패키지 제조방법에 관한 것이다.
최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은, 반도체 칩의 집적도를 높여서 반도체 메모리의 저장용량을 증가시키는 방법과, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 전자의 경우 많은 노력, 자본 및 시간이 소요되지만, 후자의 경우에는 패키징(packaging)하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있다. 또한 후자의 경우, 전자보다 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점이 있기 때문에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.
하나의 반도체 패키지 내부에 복수 개의 반도체 칩을 실장하는 방법은 반도체 칩을 수평으로 실장하는 방법과, 수직으로 실장하는 방법이 있다. 그러나 소형화를 추구하는 전자제품의 특징으로 인하여, 대부분의 반도체 메모리 제조업체는 반도체 칩을 수직으로 쌓아서 패키징하는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)를 선호하고 있다.
적층 칩 패키지 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 대량 생산 등의 이점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다. 즉, 기존의 적층 칩 패키지는 기판의 칩 부착 영역에 복수 개의 칩이 부착된 상태에서, 각 칩의 본딩 패드와 기판의 전도성 회로 패턴이 와이어(wire)로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여 결국 반도체 패키지의 크기가 증가하는 단점이 있었다.
이러한 점들을 감안하여, 스택 패키지의 한 예로 관통실리콘비아(TSV: Through Silicon Via)를 이용한 패키지 구조가 제안되었다. 관통실리콘비아를 채용한 패키지는, 웨이퍼 단계에서 각 칩 내에 관통실리콘비아를 형성한 후 이 관통실리콘비아에 의해 수직으로 칩들간에 물리적 및 전기적 연결이 이루어지도록 한 구조를 취하고 있다. 다기능, 고성능 모바일 기기 등에 대응하기 위해 관통실리콘비아를 적용한 패키지에 대한 연구가 많이 이루어지고 있다.
특히 최근의 모바일 기기, 가전제품 등 반도체 소자의 적용 영역이 확대됨에 따라 같은 종류 또는 다양한 종류의 반도체소자를 칩 상태 (chip level) 또는 웨이퍼 상태(wafer level)로 수직으로 적층하고, 관통실리콘비아로 적층된 웨이퍼 또는 칩들간을 회로적으로 상호 연결하여 하나의 패키지로 만드는 시스템 인 패키지(System In Package : 이하, SIP)가 주목받고 있다. 이러한 SIP는 기존의 단일칩 패키지와는 상이하게 수직으로 칩을 쌓게 되므로, 동종 칩의 적층으로 저장밀도를 높이거나, 정보 저장기능, 논리연산 기능의 칩을 쌓아 복합 기능의 패키지를 제조함으로써 적용되는 최종제품을 보다 소형화, 경량화 및 다기능화 할 수 있다.
도 1은 종래기술에 따른 적층 패키지의 단면도이다.
도 1은 관통실리콘비아를 포함하는 메모리 패키지(10)와 서로 다른 이종 칩(20)을 적층하고 몰드를 형성한 상태의 패키지를 나타낸 것이다. 이 경우, 통상의 적층 공정과는 다르게 일부를 미리 중간 형태의 메모리 패키지로 제작하고 이를 이종 칩과 적층하여 SIP를 구현하게 된다. 이와 같이 함으로써 하단의 이종 칩(20)과 메모리 패키지(10) 간의 공정 단순화 및 사전 메모리 테스트 과정을 거칠 수 있어 공정 수율을 향상시킬 수 있다.
한편, 이때 적용되는 사전 제조된 메모리 패키지(프리-패키지, Pre-PKG)는 이송의 안정성 및 성능 테스트를 위해 몰드를 형성하게 되는데, 기형성된 몰딩재(30)에 고온, 고압을 가하면서 발생하는 몰딩재의 대미지(damage) 발생, 최종 패키징시 형성하는 몰딩재(40)와 프리-패키지 몰딩재(30) 간의 신뢰성 문제, 칩과 몰딩재 경계면에서의 크랙 발생, 몰딩재에 의한 두께 증가 등의 문제점이 존재한다. 이를 해결하기 위해 몰딩재를 제거하는 방법을 고려할 수 있으나 칩 노출이 어렵고, 칩과 몰딩재 경계면에서 칩의 크랙을 발생시킬 수 있다.
본 발명이 해결하려는 과제는, 몰딩재의 대미지가 없고 칩과 몰딩재 경계면에서 크랙이 발생하지 않으며, 최종 패키징시 형성하는 몰딩재와 프리-패키지 몰딩재 간의 신뢰성을 향상시킬 수 있으며, 몰딩재의 두께를 감소시킬 수 있는 적층 패키지 제조방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 적층 패키지 제조방법은 인터포저 웨이퍼의 관통실리콘비아와 반도체 칩의 관통전극이 전기적으로 연결되도록 상기 인터포저 웨이퍼 상부에 반도체 칩을 적층하는 단계; 상기 반도체 칩과 인터포저 웨이퍼를 몰딩재로 몰딩하는 단계; 상기 몰딩된 몰딩재의 상부를 제거하여 상기 몰딩된 몰딩재의 두께를 감소시키는 단계; 및 상기 두께가 감소된 몰딩재의 상부를 식각하여 상기 반도체 칩 상부 영역의 전부 또는 일부를 노출시키는 단계를 포함한다.
일 실시예로, 상기 몰딩재의 두께를 감소시키는 단계는 그라인딩에 의해 수행될 수 있다.
일 실시예로, 상기 두께가 감소된 몰딩재는 상기 반도체칩 상부 영역의 전부 또는 일부에 생성된 오목부와 상기 오목부가 생성된 영역 이외의 볼록부를 포함할 수 있다.
일 실시예로, 상기 오목부는 기계적 밀링에 의해 형성될 수 있다.
일 실시예로, 상기 반도체 칩 상부 영역의 전부 또는 일부를 노출시키는 단계는 식각 마스크 없이 수행될 수 있다.
일 실시예로, 상기 반도체 칩 상부 영역의 전부 또는 일부를 노출시키는 단계는 화학적 식각 또는 레이저 식각에 의해 수행될 수 있다.
일 실시예로, 상기 반도체 칩 상부 영역의 전부 또는 일부를 노출시키는 단계는 상기 반도체 칩의 중심부로부터 상기 관통전극 중 최외곽 관통전극이 위치하는 지점까지 노출시킬 수 있다.
일 실시예로, 상기 반도체 칩 상부 영역의 전부 또는 일부를 노출시키는 단계에서, 노출된 반도체 칩 상부 영역 이외의 영역에 잔존하는 몰딩재는 테이퍼 형상일 수 있다.
일 실시예로, 상기 반도체 칩 상부 영역의 전부 또는 일부를 노출시키는 단계 이후 상기 인터포저 웨이퍼를 싱귤레이션하는 단계를 더 포함할 수 있다.
본 발명의 적층 패키지 제조방법 따르면, 몰딩재의 대미지가 없고 칩과 몰딩재 경계면에서 크랙이 발생하지 않으며, 최종 패키징시 형성하는 몰딩재와 프리-패키지 몰딩재 간의 신뢰성을 향상시킬 수 있으며, 몰딩재의 두께를 감소시킬 수 있는 잇점이 있다.
도 1은 종래기술에 따른 적층 패키지의 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 적층 패키지의 제조공정을 나타낸 단면도이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 적층 패키지의 제조공정을 나타낸 단면도이다.
도 4a 내지 도 4d는 본 발명의 또 다른 실시예에 따른 적층 패키지의 제조공정을 나타낸 단면도이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 적층 패키지의 제조공정을 나타낸 단면도이다.
도 2a를 참조하면, 인터포저(interposer) 웨이퍼(100) 상부에 하나 이상의 반도체 칩(200:202, 204, 206, 208)을 적층한다. 인터포저 웨이퍼(100)는 관통실리리콘비아(TSV: Throught Silicon Via, 100a, 100b, …)가 형성되어 있으며, 반도체 칩(200)의 관통전극과 전기적으로 연결되게 된다. 일례를 들면, 인터포저 웨이퍼(100)의 관통실리콘비아(100a)는 그 상부에 적층된 제1반도체칩(202)의 관통전극(202a), 제2반도체칩(204)의 관통전극(204a), 제3반도체칩(206)의 관통전극(206a) 및 제4반도체칩(208)의 관통전극(208a)과 전기적으로 연결된다. 상기 관통전극들에는 각각의 관통전극을 접속하기 위한 범프(도시하지 않음) 등이 형성될 수 있고, 반도체 칩의 칩패드(도시하지 않음)와 전기적 연결을 위한 재배열 배선(도시하지 않음) 등이 존재할 수 있다.
반도체 칩(200)에는 메모리소자, 로직소자, 광전소자 또는 파워소자 등의 반도체 소자가 형성될 수 있으며 상기 반도체 소자에는 저항, 콘덴서 등의 각종 수동소자가 포함될 수 있다. 또한, 동일한 종류의 반도체 칩일 수도 있고 서로 다른 종류의 반도체 칩일 수도 있다. 상기 반도체 칩(200)의 적층은 열 압착(thermal compression) 방식을 사용할 수 있으며, 액티브 영역이 아래로 향하게 하고 후면이 위를 향하도록 적층할 수 있다.
도 2b를 참조하면, 반도체 칩(200)과 인터포저 웨이퍼(100)를 몰딩재로 몰딩한다. 이때 몰딩재의 두께를 충분히 크게 하여 공정불량을 최소화한다.
몰딩재(300)는 에폭시 수지를 포함하는 몰딩재일 수 있으나 본 발명이 이에 제한되는 것은 아니다. 에폭시 몰딩재는 에폭시 수지 이외에 경화제, 경화촉진제, 필러 또는 기타 첨가제 중 어느 하나 이상을 더 포함할 수 있다. 에폭시 수지의 예로 비스페놀계 에폭시, 페놀 노볼락(Phenol novolac)계 에폭시, 크레졸 노볼락(Cresol novolac)계 에폭시, 다관능 에폭시, 아민계 에폭시, 복소환 함유 에폭시, 치환형 에폭시, 나프톨계 에폭시 및 이들의 유도체로 이루어진 군으로부터 1종 이상 선택된 에폭시를 들 수 있으나 그 제한이 있는 것은 아니다. 경화제는 아민 경화제, 산 무수물 경화제, 폴리아미드 수지, 폴리설파이드 수지, 페놀 수지 중에서 어느 하나 이상을 포함할 수 있으나 그 제한이 있는 것은 아니다. 경화 촉진제는 에폭시 수지와 경화제 사이의 경화 반응을 촉진시키기 위해 사용될 수 있으며, 경화 반응을 촉진시키는 물질이면 무엇이든 가능하다. 예를 들어, 트리에틸아민, 벤질디메틸아민, α-메틸벤질디메틸아민, 및 1,8-디아자비시클로-운데센-7과 같은 아민 화합물, 2-메틸-이미다졸, 2-페닐이미다졸, 2-페닐-4-메틸이미다졸과 같은 이미다졸 화합물, Salicylic acid, 페놀, 트리페닐포스핀, 트리부틸포스핀, 트리(p-메틸페닐)포스핀, 트리(논일페닐)포스핀, 트리페닐포스핀 트리페닐보레이트, 및 테트라페닐포스핀 테트라페닐보레이트와 같은 유기 인 화합물 등이 있으나 본 발명이 이에 제한되는 것은 아니다.
필러는 유기 필러, 무기 필러 중에서 어느 하나 이상을 사용할 수 있으며, 예를 들어 활석, 모래, 실리카, 탈크, 탄산칼슘, 마이카, 석영, Glass fiber, 그라파이트, 알루미나, 산화안티몬(Sb2O3), 티탄산바륨, 벤토나이트 등으로 이루어진 군에서 선택된 어느 하나 이상의 무기 필러, 페놀수지, 요소수지 등으로 유기 비드 등의 유기 필러를 사용할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 에폭시 수지에 칙소트로픽(thixotropic) 성질을 부여하기 위해 콜로이드상의 실리카(aerosil), 벤토나이트 계열의 점토질 필러를 첨가할 수 있다. 기타 첨가제로 유?무기염료 등의 착색제, 커플링제, 촉매, 왁스, 소포제 등을 필요에 따라서 첨가할 수 있다.
도 2c를 참조하면, 몰딩된 몰딩재(300)의 상부를 제거하여 몰딩재의 두께를 감소시킨다. 몰딩재의 두께를 감소시키되 최상부에 있는 반도체 칩(208)의 후면이 노출되지 않도록 한다. 몰딩재의 제거는 건식 식각, 습식 식각 등의 화학적 식각, 밀링, 그라인딩 등의 물리적 식각, 화학기계적연마(CMP: Chemical Mechanical Polishing) 등을 사용할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 바람직하게는 그라인딩에 의해 수행될 수 있으며 통상의 그라인딩 머신을 사용할 수 있다.
도 2d를 참조하면, 몰딩재(300) 상부에 식각 마스크(400)를 형성한다. 식각 마스크(400)는 스크린 프린팅을 이용하여 형성할 수도 있으며, 포토레지스트 도포하고 노광, 현상하는 리소그래피 공정을 이용하여 도 2d에 도시된 것과 같이 패터닝할 수도 있으며 그 밖의 방법을 사용할 수도 있다. 이때 반도체 칩 상부 영역(X)에는 식각 마스크가 존재하지 않도록 하고 반도체 칩 사이 영역(Y)에만 식각 마스크(400)가 존재하도록 하거나, 반도체 칩 상부 영역(X)의 외곽 일부와 반도체 칩 사이 영역(Y)에 식각 마스크(400)가 존재하도록 할 수 있다. 즉, 반도체 칩 상부 영역(X)의 전부 또는 일부를 노출시킨다. 예를 들어, 반도체 칩 상부 영역(X)의 중심부로부터 최외곽 관통전극이 위치하는 지점까지는 식각 마스크가 존재하지 않고 그 밖의 영역에 식각 마스크가 존재하도록 할 수 있다.
도 2e를 참조하면, 식각 마스크(400)를 마스크로 하여 몰딩재를 식각하고 식각 마스크를 제거한다. 도 2e에는 반도체 칩 사이 영역(Y) 전체와 반도체 칩 상부 영역(X)의 일부를 덮는 몰딩재(300a)를 나타내었으나, 반도체 칩 상부 영역(X)에는 몰딩재가 잔존하지 않도록 할 수도 있다. 구체적으로 몰딩재(300a)는 반도체 칩 사이 영역(Y) 전체를 몰딩하면서 동시에 반도체 칩 상부 영역(X) 중 최외곽 관통전극이 위치하는 지점에 이르는 임의의 지점까지 잔존하는 것이 바람직하다.
몰딩재의 식각은 건식 식각, 습식 식각의 화학적 식각(chemical etching) 또는 레이저 식각 중 어느 하나 이상을 사용할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 건식 식각의 예로 플라즈막 식각, 반응성 이온 식각(RIE: Reactive Ion Etch) 등을 사용할 수 있으며, 사용기체로는 CF4, CF4/O2, NF3/CF4/Ar 등을 들 수 있으나 본 발명이 이에 제한되는 것은 아니다. 습식 식각의 식각액은 황산(H2SO4), 질산(HNO3), 불연황산(H2SO4_F) 및 불연질산(HNO3_F) 중 하나 이상의 화학물질을 포함할 수 있고, 희석액으로 순수를 사용할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 레이저 식각을 이용하여 몰딩재를 제거하기 위해서는 비전카메라 등에 의해 몰딩재의 식각 상태를 관찰할 수 있으며, 표면 반사율 등의 검사를 통해 식각의 엔드 포인트 검사를 자동화할 수 있다. 또한, 레이저를 이용하여 몰딩재를 제거한 뒤 노출된 반도체 칩 상부 영역에 미량 잔존하는 몰딩재는 습식 식각을 수행하여 완전히 제거할 수도 있다.
도 2f를 참조하면, 각종 성능 테스트를 수행한 후 싱귤레이션(singulation)하고 이종의 반도체 칩과 적층하여 시스템 인 패키지를 구현할 수 있다. 픽업장치가 접촉하는 부분에 반도체 칩의 후면(상부)을 노출시킴으로써 열전달 및 몰딩재의 대미지 문제를 최소화할 수 있다. 또한, 반도체 칩 상부 영역(X)의 일부를 몰딩재가 몰딩하고 있기 때문에 반도체 칩의 에지 부분의 크랙을 방지할 수 있다. 몰딩재(300a)는 반도체 칩 사이 영역(Y) 전체를 몰딩하면서 동시에 반도체 칩 상부 영역(X)의 일부를 몰딩할 수 있으나, 바람직하게는 반도체 칩 상부 영역(X) 중 최외곽 관통전극이 위치하는 지점에 이르는 임의의 지점까지 몰딩할 수 있다. 이와 같이, 반도체 칩의 후면 위로 올라온 몰딩재의 위치를 최외곽 관통전극 영역 바깥쪽으로 위치시킴으로써 범프 컴프레션시의 힘의 불균형을 최소화할 수 있다.
또한, 웨이퍼 몰드 적용시 몰딩재를 두껍게 형성한 후 전체를 그라인딩하여 제거함으로써 웨이퍼 몰드 불량을 최소화할 수 있으며 전체 프리-패키지 높이를 최소화할 수 있다. 또한, 후면 노출에 건식 식각, 습식 식각 등의 화학적 식각 또는 레이저 식각을 사용함으로써 반도체 칩의 후면 노출에 필요한 스트레스를 최소화할 수 있으며, chip-to-wafer에서 발생한 적층 칩간 높이차에 의해 발생하는 불량을 제거할 수 있다.
이하 본 발명의 다른 실시예에 따른 적층 패키지의 제조공정을 나타낸 도 3a 내지 도 3d를 참조하여 설명하되 전술한 부분과 중복되는 내용은 생략하거나 간단히 설명하도록 한다.
도 3a를 참조하면, 인터포저 웨이퍼(100) 상부에 하나 이상의 반도체 칩(200:202, 204, 206, 208)을 적층한다. 인터포저 웨이퍼(100)는 관통실리리콘비아(100a, 100b, …)가 형성되어 있으며, 반도체 칩(200)의 관통전극과 전기적으로 연결되게 된다. 일례를 들면, 인터포저 웨이퍼(100)의 관통실리콘비아(100a)는 그 상부에 적층된 제1반도체칩(202)의 관통전극(202a), 제2반도체칩(204)의 관통전극(204a), 제3반도체칩(206)의 관통전극(206a) 및 제4반도체칩(208)의 관통전극(208a)과 전기적으로 연결된다. 상기 관통전극들에는 각각의 관통전극을 접속하기 위한 범프(도시하지 않음) 등이 더 형성될 수 있고, 반도체 칩의 칩패드(도시하지 않음)와 전기적 연결을 위한 재배열 배선(도시하지 않음) 등이 존재할 수 있다.
도 3b를 참조하면, 반도체 칩(200)과 인터포저 웨이퍼(100)를 몰딩재로 몰딩한다. 이때 몰딩재의 두께를 충분히 크게 하여 공정불량을 최소화한다. 몰딩재(300)는 에폭시 수지를 포함하는 몰딩재일 수 있으나 본 발명이 이에 제한되는 것은 아니다.
도 3c를 참조하면, 몰딩된 몰딩재(300)의 일부(상부)를 제거하여 몰딩재의 두께를 감소시킨 후 반도체 칩 상부 영역(X)의 전부 또는 일부를 밀링(milling)하여 단차를 형성하여 오목부(300b)와 볼록부(300c)를 형성한다. 예를 들어, 일차적으로 몰딩재를 그라인딩한 후 오목부(300b)가 형성될 부위만 기계적 밀링을 수행하여 단차를 형성할 수 있다. 오목부(300b)는 반도체 칩 상부 영역(X)의 전부 또는 일부일 수 있으며, 볼록부(300c)는 반도체 칩 사이 영역(Y)의 전부를 포함할 수 있다. 일례로서, 볼록부(300c)는 반도체 칩 사이 영역(Y) 전부와 반도체 칩 상부 영역(X) 중 최외곽 관통전극에 이르는 지점 중 임의의 지점까지 형성될 수 있다.
도 3d를 참조하면, 몰딩재(300b, 300c)를 식각하여 반도체 칩 상부 영역(X)의 전부 또는 일부를 노출시킨다. 이때 생성된 몰딩재(300d)는 테이퍼(taper) 형상일 수 있다. 몰딩재의 식각은 식각 마스크 없이 이루어지며 오목부(300b)와 볼록부(300c)의 단차에 의해 오목부(300b)가 제거될 때까지 식각하면 볼록부(300c)의 일부는 남아있게 된다.
몰딩재의 식각은 건식 식각, 습식 식각의 화학적 식각 또는 레이저 식각 중 어느 하나 이상을 사용할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 건식 식각의 예로 플라즈막 식각, 반응성 이온 식각(RIE: Reactive Ion Etch) 등을 사용할 수 있으며, 사용기체로는 CF4, CF4/O2, NF3/CF4/Ar 등을 들 수 있으나 본 발명이 이에 제한되는 것은 아니다. 습식 식각의 식각액은 황산(H2SO4), 질산(HNO3), 불연황산(H2SO4_F) 및 불연질산(HNO3_F) 중 하나 이상의 화학물질을 포함할 수 있고, 희석액으로 순수를 사용할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 레이저 식각을 이용하여 몰딩재를 제거하기 위해서는 비전카메라 등에 의해 몰딩재의 식각 상태를 관찰할 수 있으며, 표면 반사율 등의 검사를 통해 식각의 엔드 포인트 검사를 자동화할 수 있다. 또한, 레이저를 이용하여 몰딩재를 제거한 뒤 노출된 반도체 칩 상부 영역에 미량 잔존하는 몰딩재는 습식 식각을 수행하여 완전히 제거할 수도 있다.
이후 싱귤레이션하고 이종의 반도체 칩과 적층하여 시스템 인 패키지를 구현할 수 있다.
이하 본 발명의 또 다른 실시예에 따른 적층 패키지의 제조공정을 나타낸 도 4a 내지 도 4d를 참조하여 설명하되 전술한 부분과 중복되는 내용은 생략하거나 간단히 설명하도록 한다.
도 4a를 참조하면, 인터포저(interposer) 웨이퍼(100) 상부에 하나 이상의 반도체 칩(200:202, 204, 206, 208)을 적층한다. 인터포저 웨이퍼(100)는 관통실리리콘비아(100a, 100b, …)가 형성되어 있으며, 반도체 칩(200)의 관통전극과 전기적으로 연결되게 된다. 일례를 들면, 인터포저 웨이퍼(100)의 관통실리콘비아(100a)는 그 상부에 적층된 제1반도체칩(202)의 관통전극(202a), 제2반도체칩(204)의 관통전극(204a), 제3반도체칩(206)의 관통전극(206a) 및 제4반도체칩(208)의 관통전극(208a)과 전기적으로 연결된다. 상기 관통전극들에는 각각의 관통전극을 접속하기 위한 범프(도시하지 않음) 등이 더 형성될 수 있고, 반도체 칩의 칩패드(도시하지 않음)와 전기적 연결을 위한 재배열 배선(도시하지 않음) 등이 존재할 수 있다.
도 4b를 참조하면, 반도체 칩(200)과 인터포저 웨이퍼(100)를 몰딩재로 몰딩한다. 이때 몰딩재의 두께를 충분히 크게 하여 공정불량을 최소화한다. 몰딩재(300)는 에폭시 수지를 포함하는 몰딩재일 수 있으나 본 발명이 이에 제한되는 것은 아니다.
도 4c를 참조하면, 몰딩된 몰딩재(300)의 일부(상부)를 제거하여 몰딩재의 두께를 감소시킨다. 몰딩재의 제거는 건식 식각, 습식 식각 등의 화학적 식각 또는 밀링, 그라인딩 등의 물리적 식각, 화학기계적연마 등이 가능하며 본 발명이 이에 제한되는 것은 아니나, 그라인딩에 의해 몰딩재 상부를 제거하는 것이 바람직하다.
건식 식각의 예로 플라즈막 식각, 반응성 이온 식 등을 사용할 수 있으며, 사용기체로는 CF4, CF4/O2, NF3/CF4/Ar 등을 들 수 있으나 본 발명이 이에 제한되는 것은 아니다. 습식 식각의 식각액은 황산(H2SO4), 질산(HNO3), 불연황산(H2SO4_F) 및 불연질산(HNO3_F) 중 하나 이상의 화학물질을 포함할 수 있고, 희석액으로 순수를 사용할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
도 4d를 참조하면, 레이저 식각을 통해 몰딩재(300)를 제거하여 반도체 칩 상부 영역(X)의 전부 또는 일부를 노출시키고 반도체 칩 사이 영역(Y)에 존재하는 몰딩재는 잔존하도록 한다. 이때 생성된 몰딩재(300e)는 테이퍼(taper) 형상일 수 있다.
레이저 식각을 이용하여 몰딩재를 제거하기 위해서는 비전카메라 등에 의해 몰딩재의 식각 상태를 관찰할 수 있으며, 표면 반사율 등의 검사를 통해 식각의 엔드 포인트 검사를 자동화할 수 있다. 또한, 레이저를 이용하여 몰딩재를 제거한 뒤 반도체 칩 상부 영역(X) 등에 미량 잔존하는 몰딩재는 습식 식각을 수행하여 완전히 제거할 수 있다. 또한, 레이저에 노출시키는 시간, 강도 등을 조절함으로써 잔존하는 몰딩재(300e)의 범위, 형상 등을 조절할 수 있다.
이후 싱귤레이션하고 이종의 반도체 칩과 적층하여 시스템 인 패키지를 구현할 수 있다.
100...인터포저 웨이퍼 200...반도체 칩
300...몰딩재

Claims (9)

  1. 인터포저 웨이퍼의 관통실리콘비아와 반도체 칩의 관통전극이 전기적으로 연결되도록 상기 인터포저 웨이퍼 상부에 반도체 칩을 적층하는 단계;
    상기 반도체 칩과 인터포저 웨이퍼를 몰딩재로 몰딩하는 단계;
    상기 몰딩된 몰딩재의 상부를 제거하여 상기 몰딩된 몰딩재의 두께를 감소시키는 단계; 및
    상기 두께가 감소된 몰딩재의 상부를 식각하여 상기 반도체 칩 상부 영역의 전부 또는 일부를 노출시키는 단계를 포함하는 적층 패키지 제조방법.
  2. 제1항에 있어서,
    상기 몰딩재의 두께를 감소시키는 단계는 그라인딩에 의해 수행되는 적층 패키지 제조방법.
  3. 제1항에 있어서,
    상기 두께가 감소된 몰딩재는 상기 반도체칩 상부 영역의 전부 또는 일부에 생성된 오목부와 상기 오목부가 생성된 영역 이외의 볼록부를 포함하는 적층 패키지 제조방법.
  4. 제3항에 있어서,
    상기 오목부는 기계적 밀링에 의해 형성되는 적층 패키지 제조방법.
  5. 제1항에 있어서,
    상기 반도체 칩 상부 영역의 전부 또는 일부를 노출시키는 단계는 식각 마스크 없이 수행되는 적층 패키지 제조방법.
  6. 제1항에 있어서,
    상기 반도체 칩 상부 영역의 전부 또는 일부를 노출시키는 단계는 화학적 식각 또는 레이저 식각에 의해 수행되는 적층 패키지 제조방법.
  7. 제1항에 있어서,
    상기 반도체 칩 상부 영역의 전부 또는 일부를 노출시키는 단계는 상기 반도체 칩의 중심부로부터 상기 관통전극 중 최외곽 관통전극이 위치하는 지점까지 노출시키는 적층 패키지 제조방법.
  8. 제1항에 있어서,
    상기 반도체 칩 상부 영역의 전부 또는 일부를 노출시키는 단계에서, 노출된 반도체 칩 상부 영역 이외의 영역에 잔존하는 몰딩재는 테이퍼 형상인 적층 패키지 제조방법.
  9. 제1항에 있어서,
    상기 반도체 칩 상부 영역의 전부 또는 일부를 노출시키는 단계 이후 상기 인터포저 웨이퍼를 싱귤레이션하는 단계를 더 포함하는 적층 패키지 제조방법.
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* Cited by examiner, † Cited by third party
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KR20150084287A (ko) * 2014-01-13 2015-07-22 하나 마이크론(주) 반도체 패키지 및 그 제조 방법

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