JP2017152608A - 半導体ウェハ及び半導体ウェハの製造方法 - Google Patents
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Abstract
Description
)によって評価される。TTVは、半導体ウェハ101の裏面を基準面として、半導体ウェハ101の厚み方向における半導体ウェハ101の裏面からの距離の最大値と最小値との差である。
を押圧しながら、半導体ウェハ101の裏面を研削して、半導体ウェハ101の薄化を行っている。半導体ウェハ101の裏面が押圧される際、半導体ウェハ101の表面の接続端子103が半導体ウェハ101を支持することで、半導体ウェハ101の裏面の特定部分が選択的に削られる。半導体ウェハ101の裏面の特定部分は、半導体ウェハ101の表面の接続端子103と対向する部分である。図18の(B)に示すように、半導体ウェハ101の裏面の特定部分が選択的に削られることで、半導体ウェハ101の薄化後において、半導体ウェハ101の裏面の平坦性が失われる。
図1及び図2を参照して、第1実施形態に係る半導体ウェハ(半導体基板)1を説明する。図1に示すように、半導体ウェハ1は、半導体ウェハ1の第1面に形成された配線層2を備えている。半導体ウェハ1は、例えば、シリコンウェハである。半導体ウェハ1の第1面は、半導体ウェハ1の表面(上面)である。配線層2は、半導体ウェハ1に形成されたトランジスタ等の半導体デバイスと、半導体ウェハ1上に形成された層間絶縁膜と、層間絶縁膜内に形成された配線とを有する。半導体デバイスと配線とは電気的に接続されており、半導体デバイス及び配線によって、半導体ウェハ1に回路が形成されている。半導体ウェハ1に形成された回路と電気的に接続された複数の接続端子3が配線層2上に配置されている。また、複数のダミーバンプ4が配線層2上に配置されている。各ダミーバンプ4は、半導体ウェハ1に形成された回路と電気的に絶縁されている。
に形成された回路と電気的に接続されている。
ダイシングブレードの寿命が低下する。また、恒久ダミーバンプを切断する際に発生する恒久ダミーバンプの残骸が、個片化された半導体チップ上に残存し、恒久ダミーバンプの残骸を除去できない可能性がある。更に、恒久ダミーバンプを切断することで、ダイシングブレードの切れ味が悪くなり、半導体チップの切断面に割れ、欠け等のチッピングが発生する可能性がある。
図3〜図8を参照して、第1実施形態に係る半導体ウェハ1の製造方法及び半導体チップの製造方法の一例について説明する。図3の(A)に示すように、各種の半導体プロセスにより半導体ウェハ1の第一面に配線層2を形成し、配線層2上に複数の電極11を形成する。電極11は、例えば、電解めっきによって形成される。半導体ウェハ1の各領域5Aに複数の電極11が配置される。電極11のピッチは、例えば、75μmである。また、図3の(A)では図示を省略しているが、電極11の一部を覆うパッシベーション膜を配線層2上に形成する。パッシベーション膜の開口から電極11が露出している。パッシベーション膜の開口径は、例えば、20μmである。
図9を参照して、第2実施形態に係る半導体ウェハ1を説明する。第2実施形態において、第1実施形態と同一の構成要素については、第1実施形態と同一の符号を付し、その説明を省略する。図9に示すように、半導体ウェハ1は、接続端子3が配置されている複数の領域5Aと、複数の領域5Aの間に位置する領域5Cとを有する。領域5Cは、ダミーバンプ7が配置されている領域である。領域5Cは、一つであってもよいし、複数であってもよい。図9に示す例では、半導体ウェハ1は、複数の領域5Cを有している。各領域5Cには、一つ又は複数のダミーバンプ7が配置されている。図9に示す例では、各領域5Cに複数のダミーバンプ7が配置されている。各ダミーバンプ7は、半導体ウェハ1に形成された回路と電気的に絶縁されている。領域5Cは、第2領域の一例である。
ェハ1の第2面を研削する際、半導体ウェハ1の第2面が略均等に押圧される。半導体ウェハ1の第2面が略均等に押圧されることで、半導体ウェハ1の第2面が略均等に研削される。したがって、領域5C内にダミーバンプ7を配置することにより、半導体ウェハ1の平坦性が向上する。
図10〜図16を参照して、第2実施形態に係る半導体ウェハ1の製造方法及び半導体チップの製造方法の一例について説明する。半導体ウェハ1の第1面に配線層2を形成する工程、配線層2上に複数の電極11を形成する工程、複数の除去層21を形成する工程及びシード層12を形成する工程は、第1実施形態と同様である。したがって、配線層2上にシード層12を形成した後の工程について説明する。図10の(A)に示すように、複数の開口51を有するメタルマスク52をシード層12上に載置する。メタルマスク52の開口51は、除去層21の上方に形成されている。
と、10μmの厚さのSnAgを形成する。Cu及びSnAgの形成により、図13の(A)に示すように、レジストパターン63の開口62内にピラー13及びはんだ14が形成される。ピラー13及びはんだ14の形成において、Cu及びSnAgと異なる材料を用いてもよい。次いで、図13の(B)に示すように、レジストパターン63を溶剤(レジスト剥離液)で剥離することにより、レジストパターン63を除去する。除去層21は、シード層12によって覆われているため、レジストパターン63を除去する際の溶剤では除去層21は剥離されない。また、ダミーバンプ7のシード層12を省略する場合についても、除去層21上にピラー22が形成されているとともに、除去層21の側面等はシード層12によって覆われているため、レジストパターン63を除去する際の溶剤では除去層21は剥離されない。
、半導体ウェハ1の厚さのバラツキが5μm以下であることが確認された。一方、ダミーバンプ4又は7を形成しないで製造された半導体チップのシリコンウェハの厚さが50μmの場合、シリコンウェハの厚さのバラツキが約10μmであることが確認された。
LSI(Large Scale Integration)、メモリーデバイス、センサーデバイス、MEMS
(Micro Electro Mechanical Systems)等の半導体装置のシリコンウェハに適用してもよい。
2 配線層
3 接続端子
4、7 ダミーバンプ
5A、5B 領域
6 ダイシングライン
10 半導体チップ
11 電極
12 シード層
13、22 ピラー
14 はんだ
21 除去層
31、61 フォトレジスト
33、63 レジストパターン
41 バックグラインドテープ
42 バックグラインドホイール
43 押圧治具
44 ダイシングブレード
52 メタルマスク
53 スキージ
54 金属ペースト
Claims (9)
- 回路が形成された半導体ウェハであって、
前記回路と電気的に接続された接続端子が配置された複数の第1領域と、
前記複数の第1領域の間に位置し、前記回路と電気的に絶縁されたダミーバンプが配置された第2領域と、
を備え、
前記ダミーバンプは、除去可能であることを特徴とする半導体ウェハ。 - 前記ダミーバンプの少なくとも一部が、樹脂又は樹脂と金属との複合材料で形成されていることを特徴とする請求項1に記載の半導体ウェハ。
- 前記ダミーバンプの一部が、溶剤に対して可溶性を有することを特徴とする請求項1又は2に記載の半導体ウェハ。
- 前記半導体ウェハの回路形成面の法線方向からの平面視において、前記第2領域の少なくとも一部と前記半導体ウェハのダイシングラインの少なくとも一部とが重なっていることを特徴とする請求項1から3の何れか一項に記載の半導体ウェハ。
- 回路が形成された半導体ウェハの複数の第1領域に、前記回路と電気的に接続された接続端子を形成する工程と、
前記複数の第1領域の間の第2領域に、前記回路と電気的に絶縁されたダミーバンプを形成する工程と、
前記接続端子を形成する工程及び前記ダミーバンプを形成する工程の後に、前記半導体ウェハの前記回路が形成された面の反対面を研削する工程と、
前記研削する工程の後に、前記ダミーバンプを除去する工程と、
を備えることを特徴とする半導体ウェハの製造方法。 - 前記ダミーバンプの少なくとも一部が、樹脂又は樹脂と金属との複合材料で形成されていることを特徴とする請求項5に記載の半導体ウェハの製造方法。
- 前記ダミーバンプの一部が、溶剤に対して可溶性を有し、
前記ダミーバンプを除去する工程は、前記溶剤に前記ダミーバンプの一部を溶解させる工程を含むことを特徴とする請求項5又は6に記載の半導体ウェハの製造方法。 - 前記半導体ウェハの前記回路が形成された面の法線方向からの平面視において、前記第2領域の少なくとも一部と前記半導体ウェハのダイシングラインの少なくとも一部とが重なっていることを特徴とする請求項5から7の何れか一項に記載の半導体ウェハの製造方法。
- 前記ダミーバンプを除去する工程の後に、前記半導体ウェハを切断する工程を備えることを特徴とする請求項5から8の何れか一項に記載の半導体ウェハの製造方法。
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JP2000260733A (ja) * | 1999-03-11 | 2000-09-22 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JP2010287592A (ja) * | 2009-06-09 | 2010-12-24 | Renesas Electronics Corp | 半導体装置、半導体ウェハおよびその製造方法 |
JP2015213134A (ja) * | 2014-05-07 | 2015-11-26 | ソニー株式会社 | 半導体基板、半導体装置、半導体基板の製造方法、及び、半導体装置の製造方法 |
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