KR101711294B1 - 반도체 구조물 및 이의 제조 방법 - Google Patents

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알렉산더 칼닛츠키
이양 레이
시칭 왕
청유 쿠오
청룽 후앙
칭후아 시에
청시 리우
첸후아 유
친유 쿠
데두이 리아오
쿠오치오 리우
카이디 우
쿠오핀 창
셍핀 양
이삭 후앙
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 구조물을 제조하는 방법은, 제1 표면, 제1 표면과 대향하는 제2 표면, 및 제1 표면 위에 배치된 복수의 전도성 범프를 포함하는 제1 기판을 수용하는 단계; 제2 기판을 수용하는 단계; 제1 기판 또는 제2 기판 위에 접착제를 배치하는 단계; 접착제를 제1 분위기에서 가열하는 단계; 제1 기판 또는 제2 기판에 약 10,000N보다 적은 힘을 인가하고 접착제를 제2 분위기에서 가열함으로써, 제1 기판을 제2 기판과 본딩하는 단계; 및 제2 표면으로부터 제1 기판의 두께를 박형화하는 단계를 포함한다.

Description

반도체 구조물 및 이의 제조 방법{SEMICONDUCTOR STRUCTURE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 구조물 및 이의 제조 방법에 관한 것이다.
반도체 디바이스가 수반되는 전자 장비는 많은 현대 응용제품에 필수적이다. 반도체 디바이스는 급격한 성장을 겪어왔다. 재료 및 설계에 있어서의 기술 발전은 반도체 디바이스 세대들을 만들었으며, 각 세대는 이전 세대보다 더 작고 보다 복잡한 회로를 갖는다. 발전 및 개혁 동안, 기능 밀도(즉, 칩 면적당 상호접속된 디바이스의 수)는 전반적으로 증가한 반면에, 기하학적 크기(즉, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트)는 감소하였다. 이러한 발전은 반도체 디바이스의 프로세싱 및 제조의 복잡도를 증가시켰다.
전자 산업에서의 주 동향은, 반도체 디바이스를 더 작고 보다 다기능적으로 만드는 것이다. 반도체 디바이스는, 반도체 디바이스 뿐만 아니라 전자 장비의 최종 크기를 최소화하도록, 반도체 디바이스의 인접한 층들 사이의 다수의 금속성 구조물들을 전기적으로 접속하기 위한 전기적 상호접속 구조물을 포함한다. 마이크로전자공학 뿐만 아니라 3차원 웨이퍼 레벨 집적의 기술분야에서, 치밀하고 다기능적인 반도체 디바이스를 지지하도록 웨이퍼 본딩 기술이 적용된다. 반도체 디바이스는 직접 본딩 또는 층간 본딩과 같은 상이한 원리들에 의해 함께 본딩되는 둘 이상의 웨이퍼들을 포함한다.
기술이 진화함에 따라, 디바이스의 설계는 전체로서의 소형 치수 그리고 회로의 양 및 기능의 증가를 고려하여 점점 더 복잡해지고 있다. 디바이스는 많은 복잡한 단계들을 수반하며 제조 복잡도를 증가시킨다. 다수의 제조 동작들은 이러한 작고 고성능의 반도체 디바이스 내에서 구현된다. 반도체 디바이스의 제조 복잡도의 증가는, 본딩된 웨이퍼의 열악한 공면성(coplanarity), 전기적 상호접속부의 열악한 신뢰성, 컴포넌트 내의 크랙 전개, 및 높은 수율 손실과 같은 결점을 야기할 수 있다. 따라서, 디바이스 성능을 개선하고 그 뿐만 아니라 제조 비용 및 프로세싱 시간을 감소시키기 위해, 반도체 디바이스를 제조하는 방법을 계속해서 수정할 필요가 있다.
반도체 구조물을 제조하는 방법은, 제1 표면, 제1 표면과 대향하는 제2 표면, 및 제1 표면 위에 배치된 복수의 전도성 범프를 포함하는 제1 기판을 수용하는 단계; 제2 기판을 수용하는 단계; 제1 기판 또는 제2 기판 위에 접착제를 배치하는 단계; 접착제를 제1 분위기에서 가열하는 단계; 제1 기판 또는 제2 기판에 약 10,000N보다 적은 힘을 인가하고 접착제를 제2 분위기에서 가열함으로써, 제1 기판을 제2 기판과 본딩하는 단계; 및 제2 표면으로부터 제1 기판의 두께를 박형화하는 단계를 포함한다.
본 개시의 양상은 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라, 다양한 특징부들이 축척대로 도시된 것은 아님을 유의한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시의 일부 실시예에 따라 반도체 구조물을 제조하는 방법의 흐름도이다.
도 1a는 본 개시의 일부 실시예에 따른 제1 기판의 개략도이다.
도 1b는 본 개시의 일부 실시예에 따라 제1 기판 위에 배치된 접착제의 개략도이다.
도 1c는 본 개시의 일부 실시예에 따른 패터닝된 접착제의 개략도이다.
도 1d는 본 개시의 일부 실시예에 따른 제1 기판 및 제2 기판의 개략도이다.
도 1e는 본 개시의 일부 실시예에 따라 제2 기판과 본딩된 제1 기판의 개략도이다.
도 1f는 본 개시의 일부 실시예에 따른 박형화된 제1 기판의 개략도이다.
도 1g는 본 개시의 일부 실시예에 따라 제1 기판으로부터 개별화된 칩의 개략도이다.
도 1h는 본 개시의 일부 실시예에 따라 제2 기판으로부터 분리된 칩의 개략도이다.
도 2는 본 개시의 일부 실시예에 따라 반도체 구조물을 제조하는 방법의 흐름도이다.
도 2a는 본 개시의 일부 실시예에 따른 제1 기판의 개략도이다.
도 2b는 본 개시의 일부 실시예에 따른 제1 기판 및 제2 기판의 개략도이다.
도 2c는 본 개시의 일부 실시예에 따라 제2 기판 위에 배치된 접착제의 개략도이다.
도 2d는 본 개시의 일부 실시예에 따른 패터닝된 접착제의 개략도이다.
도 2e는 본 개시의 일부 실시예에 따라 제2 기판과 본딩된 제1 기판의 개략도이다.
도 2f는 본 개시의 일부 실시예에 따른 박형화된 제1 기판의 개략도이다.
도 2g는 본 개시의 일부 실시예에 따라 제1 기판으로부터 개별화된 칩의 개략도이다.
도 2h는 본 개시의 일부 실시예에 따라 제2 기판으로부터 분리된 칩의 개략도이다.
도 3은 본 개시의 일부 실시예에 따라 반도체 구조물을 제조하는 방법의 흐름도이다.
도 3a는 본 개시의 일부 실시예에 따른 제1 기판의 개략도이다.
도 3b는 본 개시의 일부 실시예에 따른 제1 기판 및 제2 기판의 개략도이다.
도 3c는 본 개시의 일부 실시예에 따라 제1 기판 위에 배치된 접착제의 개략도이다.
도 3d는 본 개시의 일부 실시예에 따라 제2 기판 위에 배치된 접착제의 개략도이다.
도 3e는 본 개시의 일부 실시예에 따라 제2 기판과 본딩된 제1 기판의 개략도이다.
도 3f는 본 개시의 일부 실시예에 따른 박형화된 제1 기판의 개략도이다.
도 3g는 본 개시의 일부 실시예에 따라 제1 기판으로부터 개별화된 칩의 개략도이다.
도 4는 본 개시의 일부 실시예에 따라 반도체 구조물을 제조하는 방법의 흐름도이다.
도 4a는 본 개시의 일부 실시예에 따른 제1 기판의 개략도이다.
도 4b는 본 개시의 일부 실시예에 따라 희생 재료를 갖는 제1 기판의 개략도이다.
도 4c는 본 개시의 일부 실시예에 따른 제1 기판 및 제2 기판의 개략도이다.
도 4d는 본 개시의 일부 실시예에 따라 제1 기판 위에 배치된 접착제의 개략도이다.
도 4e는 본 개시의 일부 실시예에 따라 제2 기판 위에 배치된 접착제의 개략도이다.
도 4f는 본 개시의 일부 실시예에 따라 제1 기판 위에 배치된 패터닝된 접착제의 개략도이다.
도 4g는 본 개시의 일부 실시예에 따라 제2 기판 위에 배치된 패터닝된 접착제의 개략도이다.
도 4h는 본 개시의 일부 실시예에 따른 패터닝된 접착제의 개략 평면도이다.
도 4i는 본 개시의 일부 실시예에 따라 제2 기판과 본딩된 제1 기판의 개략도이다.
도 4j는 본 개시의 일부 실시예에 따른 박형화된 제1 기판의 개략도이다.
도 4k는 본 개시의 일부 실시예에 따른 재배선 층 및 전도성 패드의 개략도이다.
도 4l은 본 개시의 일부 실시예에 따라 비아를 통해 제1 기판으로부터 개별화된 칩의 개략도이다.
도 4m은 본 개시의 일부 실시예에 따라 스크라이브 라인 영역에 의해 제1 기판으로부터 개별화된 칩의 개략도이다.
도 4n은 본 개시의 일부 실시예에 따라 제2 기판으로부터 분리된 칩의 개략도이다.
도 4o는 본 개시의 일부 실시예에 따라 희생 재료의 제거에 의해 제1 기판으로부터 개별화된 칩의 개략도이다.
도 4p는 본 개시의 일부 실시예에 따라 제2 기판으로부터 분리된 칩의 개략도이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것이다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음의 기재에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 나타내는 것은 아니다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는, 도면에 예시된 바와 같이, 하나의 구성요소 또는 특징부의, 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 설명하고자 기재를 용이하게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에 도시된 배향에 더하여, 사용시 또는 동작시 디바이스의 상이한 배향을 포함하는 것으로 의도된다. 장치는 달리 배향될 수 있고(90도 회전 또는 다른 배향), 여기에서 사용되는 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
반도체 디바이스는 일반적으로 기판을 수반하고, 기판은 그 위에 여러 회로들을 포함하도록 제조된다. 기판의 제조 동안, 기판은 캐리어 웨이퍼에 의해 취급된다. 기판은 기판의 조작을 용이하게 하도록 캐리어 웨이퍼와 일시적으로 본딩된다. 기판을 캐리어 웨이퍼와 본딩한 후에, 기판은 박형화, 리소그래피, 성막, 에칭 등과 같은 여러 동작들에 의해 처리된다. 필요한 프로세스의 완료 후에, 기판은 캐리어 웨이퍼로부터 분리되고, 다른 디바이스 또는 회로와 통합되도록 수송된다.
반도체 디바이스는 크기가 점점 더 작아지고 있으므로, 기판은 제조 동안 그의 두께를 박형화할 것을 요구한다. 박형화 동작 동안, 기판의 일부는 연삭(grinding)과 같은 임의의 적합한 동작에 의해 제거된다. 연삭력(grinding force)은 보통, 기판의 일부를 제거하고 따라서 기판의 두께를 감소시키기 위하여, 기판의 표면에 인가되는 전단(shear) 또는 토크(torque)로서 행한다. 그러나, 기판은 캐리어 웨이퍼와 일시적으로 본딩된다. 제조 후에 기판은 캐리어 웨이퍼로부터 쉽게 이형된다(released). 그리하여, 기판과 캐리어 웨이퍼 사이의 본딩은 기판에 대해 작용하는 연삭력을 견뎌낼 수 없을 수 있다. 그 결과, 기판은 박형화 동작 동안 캐리어 웨이퍼로부터 쉽게 박리된다(delaminated). 기판은 손상될 것이고 반도체 디바이스의 고장을 초래할 것이다.
본 개시에서, 반도체 구조물을 제조하는 방법이 개시된다. (디바이스 기판과 같은) 제1 기판 및 (캐리어 기판과 같은) 제2 기판이 제공된다. 제1 기판 또는 제2 기판은 접착제와 함께 배치된다. 일부 실시예에서, 제1 기판은 중합성 재료, 글루 재료 또는 접착 촉진제(adhesion promoter)를 포함하는 접착제와 함께 배치된다. 그 다음, 접착제는 가열되고 접착제를 부분적으로 경화시키도록 사전경화(pre-curing)된다. 사전 경화 후에, 제1 기판은 접착제에 의해 제2 기판과 영구적으로 또는 일시적으로 본딩되며, 그 다음 제1 기판 또는 제2 기판의 박형화를 겪는다. 접착제는 제1 기판과 제2 기판 사이의 본딩을 강화하고 박형화 동작 동안 제2 기판으로부터 제1 기판의 박리를 방지할 수 있으면서, 제1 기판은 박형화 또는 다른 필요한 동작 후에 제2 기판으로부터 분리될 수 있다. 본딩 품질이 개선된다. 또한, 제1 기판을 제2 기판과 본딩하는 데에 더 적은 가압력과 더 짧은 시간이 요구된다. 따라서, 본딩은 보다 효율적이고, 프로세싱 비용이 낮아진다.
도 1은 반도체 구조물을 제조하는 방법(100)의 실시예이다. 방법(100)은 다수의 동작들(101, 102, 103, 104, 105, 106, 107, 및 108)을 포함한다. 방법(100)은 다수의 동작들을 포함하고, 설명 및 예시는 동작 순서로서의 한정으로 간주되지 않는다. 일부 실시예에서, 반도체 구조물은 방법(100)에 의해 형성된다.
동작 101에서, 도 1a에 예시된 바와 같이 제1 기판(201)이 수용되거나 제공된다. 일부 실시예에서, 제1 기판(201)은 실리콘, 게르마늄, 갈륨, 비소 또는 이들의 조합과 같은 반도체 재료를 포함한다. 일부 실시예에서, 제1 기판(201)은 제1 표면(201a) 및 제1 표면(201a)과 대향하는 제2 표면(201b)을 포함한다. 일부 실시예에서, 제1 기판(201)은 그 위에 여러 능동 소자 또는 회로를 포함하는 디바이스 기판 또는 디바이스 웨이퍼이다. 일부 실시예에서, 제1 기판(201)은 원형, 사변형, 또는 임의의 기타 적합한 형상으로 이루어진다. 일부 실시예에서, 제1 기판(201)은 약 4인치, 8인치, 12인치 또는 임의의 기타 적합한 크기의 직경을 갖는다.
일부 실시예에서, 여러 능동 소자 또는 회로가 제1 기판(201)의 제1 표면(201a) 위에 배치된다. 일부 실시예에서, n 타입 금속-산화물 반도체(NMOS; n-type metal-oxide semiconductor), p 타입 금속-산화물 반도체(PMOS; p-type metal-oxide semiconductor) 디바이스, 트랜지스터, 커패시터, 저항, 다이오드, 포토다이오드 등과 같은 여러 능동 소자가 제1 기판(201)의 제1 표면(201a) 아래에, 상에, 또는 위에 배치된다. 일부 실시예에서, 능동 소자 및 기타 전기적 컴포넌트의 전기적 접속을 위한 일부 회로가 제1 기판(201)의 제1 표면(201a) 위에 배치된다. 일부 실시예에서, 제1 기판(201) 상에 형성된 전기 회로는 특정 애플리케이션에 적합한 임의의 유형의 회로일 수 있다. 전기 회로는 하나 이상의 기능을 수행하도록 상호접속될 수 있다.
일부 실시예에서, 금속간 유전체(IMD; intermetallic dielectric) 층(208)이 제1 기판(201) 위에 배치된다. 일부 실시예에서, IMD 층(208)은, 유전체 재료에 형성되며 유전체 재료에 의해 둘러싸인 여러 개의 금속성 구조물(205)을 포함한다. 일부 실시예에서, 금속성 구조물(205)은 유전체 재료에 의해 서로 전기적으로 절연되어 있다. 일부 실시예에서, 금속성 구조물(205)은 다른 구조물을 수용하도록 구성된 본드 패드이다. 일부 실시예에서, 금속성 구조물(205)은 구리, 알루미늄 등과 같은 전도성 재료를 포함한다.
일부 실시예에서, 여러 개의 전도성 범프(202)가 금속성 구조물(205) 위에 배치된다. 일부 실시예에서, 전도성 범프(202)의 상부 표면(202a)이 IMD 층(208)으로부터 노출된다. 일부 실시예에서, 전도성 범프(202)는 다른 회로 또는 다른 전도성 구조물과 전기적으로 접속하도록 구성된다. 일부 실시예에서, 전도성 범프(202)는 금속성 구조물(205)과 연결되며, 그리하여 전도성 범프(202)는 외부 회로와 본딩하여 금속성 구조물(205)을 외부 회로와 전기적으로 접속시키도록 구성된다. 일부 실시예에서, 금속성 구조물(205)은 전도성 범프(202)를 수용하기 위한 본드 패드이다.
일부 실시예에서, 각각의 전도성 범프(202)는 약 1 ㎛보다 적은 높이를 갖는다. 일부 실시예에서, 전도성 범프(202)의 높이는 약 0.5 ㎛ 내지 약 5 ㎛이다. 일부 실시예에서, 각각의 전도성 범프(202)는 약 2 ㎛인 단면 표면의 폭을 갖는다. 일부 실시예에서, 전도성 범프(202)의 폭은 약 1 ㎛ 내지 약 5 ㎛이다. 일부 실시예에서, 전도성 범프(202)는 무전해 도금, 전해도금 등과 같은 임의의 적합한 동작에 의해 형성된다. 일부 실시예에서, 전도성 범프(202)는 구리, 금, 니켈, 솔더 등과 같은 전도성 재료를 포함한다. 일부 실시예에서, 전도성 범프(202)는 반구형, 원뿔형, 실린더형 등과 같은 임의의 적합한 형상으로 이루어질 수 있다.
동작 102에서, 도 1b에 도시된 바와 같이 접착제(401)가 제1 기판(201) 위에 배치된다. 일부 실시예에서, 접착제(401)는 IMD 층(208) 및 전도성 범프(202) 위에 배치된다. 일부 실시예에서, 접착제(401)는 제1 기판(201)에 걸쳐 균일하게 배치된다. 일부 실시예에서, 접착제(401)는 약 1 ㎛ 내지 약 100 ㎛의 두께를 갖는다. 일부 실시예에서, 접착제(401)는 전도성 범프(202)를 향해 돌출하는 여러 개의 돌출부(401a)를 포함한다. 일부 실시예에서, 전도성 범프(202)가 IMD 층(208)으로부터 돌출되는 경우에, 접착제(401)는 금속성 구조물(205)로부터 멀어지는 방향으로 리세싱된 여러 개의 후퇴부(recessions)를 포함한다. 일부 실시예에서, 돌출부(401a)는 전도성 범프(202)의 상부 표면(202a)과 접촉된다. 일부 실시예에서, 접착제(401)는 폴리머, 폴리이미드(PI), 벤조시클로부텐(BCB) 등과 같은 중합성 재료를 포함한다. 일부 실시예에서, IMD(208)와 접착제(401) 상에 글루 재료 또는 접착 촉진제가 배치된다. 일부 실시예에서, 접착제(401)는 스핀 코팅 등과 같은 임의의 적합한 동작에 의해 배치된다.
동작 103에서, 도 1c에 도시된 바와 같이 접착제(401)는 패터닝된다. 일부 실시예에서, 접착제(401)는, IMD 층(208)의 일부 부분 또는 전도성 범프(202)의 상부 표면(202a)의 일부가 접착제(401)로부터 노출되도록, 접착제(401)의 일부 부분을 제거함으로써 패터닝된다. 일부 실시예에서, 접착제(401)는 포토리소그래피 및 에칭과 같은 임의의 적합한 동작에 의해 패터닝된다. 일부 실시예에서, 패터닝된 포토마스크가 접착제(401) 위에 배치되고, 접착제(401)는 전자기 방사선(electromagnetic radiation)에 노출된다. 포토마스크에 덮이지 않은 접착제(401)의 부분 또는 전자기 방사선에 노출된 접착제(401)의 부분에 에천트에 의해 제거 가능하다. 따라서, 여러 개의 개구(401b)가 형성되고, 패턴을 갖는 접착제(401)가 형성된다. 일부 실시예에서, 개구(401b)는 직사각형, 사변형, 다각형, 삼각형 또는 임의의 기타 형상으로 이루어진다. 일부 실시예에서, 패터닝된 접착제(401)는 제1 분위기에서 가열된다. 일부 실시예에서, 접착제(401)는 약 100 ℃ 내지 약 400 ℃의 온도의 제1 분위기에서 사전경화되거나(pre-cured) 부분적으로 경화된다. 일부 실시예에서, 제1 분위기는 약 100 ℃ 내지 약 300 ℃의 온도이다.
동작 104에서, 도 1d에 도시된 바와 같이 제2 기판(301)이 수용되거나 제공된다. 일부 실시예에서, 제2 기판(301)은 캐리어 기판 또는 핸들 웨이퍼이다. 일부 실시예에서, 제2 기판(301)은 매우 얇은 두께의 또다른 기판 또는 웨이퍼를 지지하기 위해 구성된다. 제2 기판(301)은 다양한 동작들에 의해 후속 처리될 또다른 기판 또는 웨이퍼에 기계적 지지를 제공할 수 있다. 일부 실시예에서, 제2 기판(301)은 또다른 기판 또는 웨이퍼의 수용을 용이하게 하기 위한 상부 표면(301a)을 포함한다.
일부 실시예에서, 제2 기판(301)은 실리콘, 유리, 세라믹 등을 포함한다. 일부 실시예에서, 제2 기판(310)은 원형, 사변형, 다각형, 또는 임의의 기타 적합한 형상으로 이루어진다. 일부 실시예에서, 제2 기판(301)은 제1 기판(201)과 실질적으로 동일한 치수 및 형상을 갖는다. 일부 실시예에서, 제2 기판(301)은 제1 기판(201)의 직경과 실질적으로 동일한 직경을 갖는다. 일부 실시예에서, 제2 기판(301)의 직경은 제1 기판(201)의 직경보다 더 크다. 일부 실시예에서, 제2 기판(301)은 제1 기판(201)의 두께보다 상당히 더 큰 두께를 갖는다.
동작 105에서, 도 1e에 도시된 바와 같이, 제1 기판(201)이 제2 기판(310)과 본딩된다. 일부 실시예에서, 제1 기판(201)은 제2 기판(301)과 조립(assembled) 및 통합(integrated)된다. 일부 실시예에서, 제1 기판(201)은 제2 기판(301)과 일시적으로 본딩된다. 일부 실시예에서, 제1 기판(201)은 제1 기판(201) 또는 제2 기판(301)에 힘(F)을 인가함으로써 제2 기판(301)과 본딩된다. 힘(F)은 제1 기판(201)을 제2 기판(301)을 향해 가압하거나 또는 제2 기판(301)을 제1 기판(201)을 향해 가압한다. 일부 실시예에서, 힘(F)은 제2 기판(301)을 향해 제1 기판(201)의 제2 표면(201b)에 인가되거나 또는 제1 기판(201)을 향해 제2 기판(301)의 하부 표면(301b)에 인가되며, 그리하여 제1 기판(201)은 접착제(401)에 의해 제2 기판(301)과 본딩된다. 일부 실시예에서, IMD 층(208)의 일부와 제2 기판(301)의 상부 표면(301a)의 일부가 개구(401b)의 존재로 인해 접착제(401)에 의해 접착된다.
일부 실시예에서, 약 10,000N(10KN)보다 적은 힘(F)이 제2 기판(301)을 향해 제1 기판(201)의 제2 표면(201b)에 인가되거나 또는 제1 기판(201)을 향해 제2 기판(301)의 하부 표면(301b)에 인가된다. 제1 기판(201)과 제2 기판(301)은 둘 다 약 4인치, 8인치, 12인치 또는 임의의 기타 적합한 크기의 직경을 갖는 웨이퍼이다. 일부 실시예에서, 힘(F)의 인가 지속기간은 약 10분보다 작다. 일부 실시예에서, 지속기간은 약 1시간보다 작다. 일부 실시예에서, 힘(F)의 인가 지속기간은 약 5분 내지 약 30분이다.
일부 실시예에서, 제1 기판(201)과 제2 기판(301)의 본딩시 접착제(40)는 제2 분위기에서 가열된다. 일부 실시예에서, 접착제(401)는 약 120 ℃ 내지 약 250 ℃의 온도의 제2 분위기에서 가열된다. 제1 기판(201)의 제2 기판(301)과의 본딩 동안에는, 본딩 전에 접착제(401)가 가열 및 사전경화되고 본딩 후에 가열 및 후경화(post-cured)되므로, 약 10,000N보다 적은 힘(F)이 제1 기판(201) 또는 제2 기판(301)에 인가하도록 요구된다. 일부 실시예에서, 제1 기판(201) 또는 제2 기판(301)은 약 4인치, 8인치, 12인치 또는 임의의 기타 적합한 크기의 직경을 갖고, 제1 기판(201)의 제2 기판(301)과의 본딩시 약 10,000N보다 적은 힘(F)이 제1 기판(201) 또는 제2 기판(301)에 인가하도록 요구된다. 제1 기판(201) 또는 제2 기판(301)이 (약 12인치와 같은) 대형 크기로 이루어지면서, 약 10,000N보다 적은 힘(F)이 본딩에 요구되는데, 접착제(401)가 본딩 전후에 가열을 겪기 때문이다.
일부 실시예에서, 제1 기판(201)을 제2 기판(301)과 본딩한 후에 접착제(401)는 제3 분위기에서 가열된다. 일부 실시예에서, 접착제(401)는 약 250 ℃ 내지 약 400 ℃의 온도의 제3 분위기에서 가열 및 후경화된다. 일부 실시예에서, 접착 촉진제가 제2 기판(301)과 접착제(401) 사이에 배치되며, 그리하여 제1 기판(201)을 제2 기판(301)과 본딩한 후에 접착제(401)는 제3 분위기에서 가열 및 후경화된다. 제2 기판(301)과 접착제(401) 사이에 글루 재료가 배치되는 경우, 본딩 후에 제3 분위기에서 접착제(401)의 가열은 요구되지 않을 수 있다.
동작 106에서, 도 1f에 도시된 바와 같이 제1 기판(201)이 박형화된다. 일부 실시예에서, 제1 기판의 두께는 제2 표면(201b)으로부터 박형화된다. 제2 표면(201b)은 새로운 제2 표면(201b')이 된다. 일부 실시예에서, 제1 표면(201a)을 향해 제2 표면(201b)으로부터 제1 기판(201)의 일부가 제거된다. 일부 실시예에서, 제1 기판(201)의 일부는 연삭, 에칭 등과 같은 임의의 적합한 동작에 의해 제거된다. 일부 실시예에서, 제1 기판(201)의 부분을 제거하기 위하여, 제1 기판(201)의 제2 표면(201b)에 토크 또는 전단이 인가된다. 일부 실시예에서, 제1 기판(201)의 두께는 박형화 동작 후에 약 25 ㎛보다 작도록 감소된다. 일부 실시예에서, 제1 기판(201)의 두께는 약 20 ㎛ 내지 약 100 ㎛로 감소된다. 일부 실시예에서, 재배선 층(RDL; redistribution layer), 전도성 패드와 같은 여러 전도성 구조물이 제2 기판(301)의 제2 표면(201b') 위에 형성된다.
일부 실시예에서, 제2 기판(301)과 통합된 제1 기판(201)이 박형화 동작을 겪는다. 박형화 동작시 제1 기판(201)은 접착제(401)에 의해 제2 기판(301)과 일시적으로 본딩된다. 일부 실시예에서, 제1 기판(201)은 기계적 연삭 동작에 의해 박형화된다. 예를 들어, 연삭기(grinder)가 제1 기판(201)의 일부 또는 전부를 제거하는 데 사용된다. 일부 실시예에서, 제1 기판(201)의 일부를 제거하도록 제2 표면(201b)에 연삭 토크 또는 전단이 인가된다. 일부 실시예에서, 연삭 토크는 IMD 층(208)과 제2 기판(301) 사이의 접합력(bonding force)보다 상당히 더 작다. 일부 실시예에서, 접합력은 접착제(401)에 의해 제공된다. 일부 실시예에서, 접합력은 연삭 토크를 견뎌낼 수 있으며, 그리하여 제1 기판(201)은 박형화 동작시 제2 기판(301)으로부터 떨어지지 않을 것이다.
동작 107에서, 도 1g에 도시된 바와 같이 칩(601)이 개별화된다(singulated). 일부 실시예에서, 칩(601)은 스크라이브 라인 영역(209)을 따라 쏘잉됨으로써 개별화된다. 제1 기판(201), IMD 층(208), 접착제(401) 및 제2 기판(301)의 일부가 기계적 또는 레이저 쏘잉 등과 같은 임의의 적합한 동작에 의해 스크라이브 라인 영역(209)에서 쏘잉된다. 일부 실시예에서, 쏘잉은 기계적 또는 레이저 블레이드와 같은 임의의 적합한 수단에 의해 수행된다.
동작 108에서, 도 1h에 도시된 바와 같이 칩(601)이 제2 기판(301)으로부터 분리된다. 일부 실시예에서, 칩(601)이 제2 기판(301)으로부터 떨어지도록, 칩(601)은 정전력에 의해 제2 기판으로부터 위로 흡입된다(sucked). 일부 실시예에서, IMD 층(208)과 접착제(401) 사이의 접합력은 칩(601)을 픽업하는 힘(예를 들어, 정전력)보다 상당히 더 작고, 따라서 칩(601) 또는 제1 기판(201)은 제2 기판(301)으로부터 분리될 수 있다.
도 2는 반도체 구조물을 제조하는 방법(500)의 실시예이다. 방법(500)은 다수의 동작들(501, 502, 503, 504, 505, 506, 507, 및 508)을 포함한다. 방법(500)은 다수의 동작들을 포함하고, 설명 및 예시는 동작의 순서로서의 한정으로 간주되지 않는다. 일부 실시예에서, 반도체 구조물은 방법(500)에 의해 형성된다.
동작 501에서, 도 2a에 예시된 바와 같이 제1 기판(201)이 수용되거나 제공된다. 동작 501은 동작 101과 유사하다. 동작 502에서, 도 2b에 도시된 바와 같이 제2 기판(301)이 수용되거나 제공된다. 동작 502는 동작 104와 유사하다. 동작 503에서, 도 2c에 도시된 바와 같이 접착제(401)가 제2 기판(301) 위에 배치된다. 일부 실시예에서, 접착제(401)는 제2 기판(301)의 상부 표면(301a) 위에 배치된다. 일부 실시예에서, 접착제(401)는 폴리머, 폴리이미드(PI), 벤조시클로부텐(BCB) 등과 같은 중합성 재료를 포함한다. 일부 실시예에서, 글루 재료 또는 접착 촉진제가 제2 기판(301)과 접착제(401) 사이에 배치된다. 일부 실시예에서, 접착제(401)는 스핀 코팅 등과 같은 임의의 적합한 동작에 의해 배치된다.
동작 504에서, 도 2d에 도시된 바와 같이 접착제(401)가 패터닝된다. 일부 실시예에서, 제2 기판(301)의 일부 부분이 접착제(401)로부터 노출되도록, 접착제(401)는 접착제(401)의 일부 부분을 제거함으로써 패터닝된다. 일부 실시예에서, 접착제(401)는 포토리소그래피 및 에칭과 같은 임의의 적합한 동작에 의해 패터닝된다. 일부 실시예에서, 패터닝된 포토마스크가 접착제(401) 위에 배치되고, 접착제(401)는 전자기 방사선에 노출된다. 포토마스크가 덮이지 않은 접착제(401)의 부분 또는 전자기 방사선에 노출된 접착제(401)의 부분이 에천트에 의해 제거 가능하다. 따라서, 여러 개의 개구(401b)가 형성되고, 패턴을 갖는 접착제(401)가 형성된다. 일부 실시예에서, 패터닝된 접착제(401)는 제1 분위기에서 가열된다. 일부 실시예에서, 접착제(401)는 약 100 ℃ 내지 약 400 ℃의 온도의 제1 분위기에서 사전경화되고 부분적으로 경화된다. 일부 실시예에서, 제1 분위기는 약 100 ℃ 내지 약 300 ℃이다.
동작 505에서, 도 2e에 도시된 바와 같이 제1 기판(201)은 제2 기판(301)과 본딩된다. 동작 505는 동작 105와 유사하다. 동작 506에서, 도 2f에 도시된 바와 같이 제1 기판(201)은 박형화된다. 동작 506은 동작 106과 유사하다. 동작 507에서, 도 2g에 도시된 바와 같이 칩(601)이 개별화된다. 동작 507은 동작 107과 유사하다. 동작 508에서, 도 2h에 도시된 바와 같이 칩(601)이 제2 기판(301)으로부터 분리된다. 동작 508은 동작 108과 유사하다.
도 3은 반도체 구조물을 제조하는 방법(700)의 실시예이다. 방법(700)은 다수의 동작들(701, 702, 703, 704, 705, 및 706)을 포함한다. 방법(700)은 다수의 동작들을 포함하고, 설명 및 예시는 동작의 순서로서의 한정으로 간주되지 않는다. 일부 실시예에서, 반도체 구조물은 방법(700)에 의해 형성된다.
동작 701에서, 도 3a에 예시된 바와 같이 제1 기판(201)이 수용되거나 제공된다. 일부 실시예에서, 제1 기판(201)은 실리콘, 게르마늄, 갈륨, 비소 또는 이들의 조합과 같은 반도체 재료를 포함한다. 일부 실시예에서, 제1 기판(201)은 제1 표면(201a) 및 제1 표면(201a)과 대향하는 제2 표면(201b)을 포함한다. 일부 실시예에서, 제1 기판(201)은 그 위에 여러 능동 소자 또는 회로를 포함하는 디바이스 기판 또는 디바이스 웨이퍼이다. 일부 실시예에서, 제1 기판(201)은 원형, 사변형, 또는 임의의 기타 적합한 형상으로 이루어진다. 일부 실시예에서, 제1 기판(201)은 약 4인치, 8인치, 12인치 또는 임의의 기타 적합한 크기의 직경을 갖는다.
일부 실시예에서, 여러 능동 소자 또는 회로가 제1 기판(201)의 제1 표면(201a) 위에 또는 아래에 배치된다. 일부 실시예에서, n 타입 금속-산화물 반도체(NMOS; n-type metal-oxide semiconductor), p 타입 금속-산화물 반도체(PMOS; p-type metal-oxide semiconductor) 디바이스, 트랜지스터, 커패시터, 저항, 다이오드, 포토다이오드 등과 같은 여러 능동 소자가 제1 기판(201)의 제1 표면(201a) 아래에, 상에, 또는 위에 배치된다. 일부 실시예에서, 능동 소자 및 기타 전기적 컴포넌트의 전기적 접속을 위한 일부 회로가 제1 기판(201)의 제1 표면(201a) 위에 배치된다. 일부 실시예에서, 제1 기판(201) 상에 형성된 전기 회로는 특정 애플리케이션에 적합한 임의의 유형의 회로일 수 있다. 전기 회로는 하나 이상의 기능을 수행하도록 상호접속될 수 있다.
일부 실시예에서, 여러 개의 금속성 구조물(205)이 제1 기판(201)의 제1 표면(201a) 위에 배치된다. 일부 실시예에서, 금속성 구조물(205)은 다른 전도성 구조물을 수용하도록 구성된 본드 패드이다. 일부 실시예에서, 금속성 구조물(205)은 구리, 알루미늄, 금 등과 같은 전도성 재료를 포함한다.
일부 실시예에서, 여러 개의 전도성 범프(202)가 제1 기판(201)의 제1 표면(201a) 위에 배치된다. 일부 실시예에서, 전도성 범프(202)는 금속성 구조물(205) 위에 배치된다. 일부 실시예에서, 전도성 범프(202)는 다른 회로 또는 다른 전도성 구조와 전기적으로 접속하도록 구성된다. 일부 실시예에서, 전도성 범프(202)는 금속성 구조물(205)과 연결되고 전기적으로 접속된다. 일부 실시예에서, 전도성 범프(202)는 외부 회로와 본딩하여 금속성 구조물(205)을 외부 회로와 전기적으로 접속시키도록 구성된다.
일부 실시예에서, 각각의 전도성 범프(202)는 약 1 ㎛보다 적은 높이를 갖는다. 일부 실시예에서, 전도성 범프(202)의 높이는 약 0.5 ㎛ 내지 약 5 ㎛이다. 일부 실시예에서, 각각의 전도성 범프(202)는 약 2 ㎛인 단면 표면의 폭을 갖는다. 일부 실시예에서, 전도성 범프(202)의 폭은 약 1 ㎛ 내지 약 5 ㎛이다. 일부 실시예에서, 전도성 범프(202)는 무전해 도금, 전해도금 등과 같은 임의의 적합한 동작에 의해 수행된다. 일부 실시예에서, 전도성 범프(202)는 구리, 금, 니켈, 솔더 등과 같은 전도성 재료를 포함한다. 일부 실시예에서, 전도성 범프(202)는 반구형, 원뿔형, 실린더형 등과 같은 임의의 적합한 형상으로 이루어질 수 있다.
동작 702에서, 도 3b에 도시된 바와 같이 제2 기판(301)이 수용되거나 제공된다. 일부 실시예에서, 제2 기판(301)은 캐리어 기판 또는 핸들 웨이퍼이다. 일부 실시예에서, 제2 기판(301)은 작은 두께의 또다른 기판 또는 웨이퍼를 지지하기 위해 구성된다. 제2 기판(301)은 다양한 동작들에 의해 후속 처리될 또다른 기판 또는 웨이퍼에 기계적 지지를 제공할 수 있다. 일부 실시예에서, 제2 기판(301)은 또다른 기판 또는 웨이퍼의 수용을 용이하게 하기 위한 상부 표면(301a)을 포함한다.
일부 실시예에서, 제2 기판(301)은 실리콘, 유리, 세라믹 등을 포함한다. 일부 실시예에서, 제2 기판(310)은 원형, 사변형, 다각형, 또는 임의의 기타 적합한 형상으로 이루어진다. 일부 실시예에서, 제2 기판(301)은 제1 기판(201)과 실질적으로 동일한 치수 및 형상을 갖는다. 일부 실시예에서, 제2 기판(301)은 제1 기판(201)의 직경과 실질적으로 동일한 직경을 갖는다. 일부 실시예에서, 제2 기판(301)의 직경은 제1 기판(201)의 직경보다 더 크다. 일부 실시예에서, 제2 기판(301)은 제1 기판(201)의 두께보다 상당히 더 큰 두께를 갖는다.
동작 703에서, 도 3c 및 도 3d에 도시된 바와 같이 접착제(401)가 제1 기판(201) 또는 제2 기판(301) 위에 배치된다. 도 3c에 도시된 바와 같이 일부 실시예에서, 접착제(401)는 제1 기판(201)의 제1 표면(201a) 위에 배치된다. 일부 실시예에서, 접착제(401)는 전도성 범프(202)를 둘러싼다. 일부 실시예에서, 접착제(401)는 제1 기판(201)에 걸쳐 균일하게 배치된다. 일부 실시예에서, 접착제(401)는 약 1㎛ 내지 약 100 ㎛의 두께를 갖는다. 일부 실시예에서, 접착제(401)는 폴리머, 폴리이미드(PI), 벤조시클로부텐(BCB) 등과 같은 중합성 재료를 포함한다. 일부 실시예에서, 글루 재료 또는 접착 촉진제가 접착제(401)와 제1 기판(201) 사이에 배치된다. 일부 실시예에서, 접착제(401)는 스핀 코팅 등과 같은 임의의 적합한 동작에 의해 제1 기판(201) 위에 배치된다.
도 3d에 도시된 바와 같이 일부 실시예에서, 접착제(401)는 제2 기판(301) 위에 배치된다. 일부 실시예에서, 접착제(401)는 제2 기판(301)의 상부 표면(301a) 위에 배치된다. 일부 실시예에서, 접착제(401)는 제2 기판(301)에 걸쳐 균일하게 배치된다. 일부 실시예에서, 접착제(401)는 약 1㎛ 내지 약 100 ㎛의 두께를 갖는다. 일부 실시예에서, 접착제(401)는 폴리머, 폴리이미드(PI), 벤조시클로부텐(BCB) 등과 같은 중합성 재료를 포함한다. 일부 실시예에서, 글루 재료 또는 접착 촉진제가 접착제(401)와 제2 기판(301) 사이에 배치된다. 일부 실시예에서, 접착제(401)는 스핀 코팅 등과 같은 임의의 적합한 동작에 의해 제2 기판(301) 위에 배치된다.
일부 실시예에서, 접착제(401)는 제1 기판(201) 또는 제2 기판(301) 위에 배치한 후에 제1 분위기에서 가열된다. 일부 실시예에서, 제1 기판(201) 또는 제2 기판(301) 위에 배치된 접착제(401)는 제1 분위기에서 가열된다. 일부 실시예에서, 접착제(401)는 제1 분위기 하에 사전경화되거나 부분적으로 경화된다. 일부 실시예에서, 제1 분위기는 약 100 ℃ 내지 약 300 ℃ 의 온도이다. 일부 실시예에서, 제1 분위기는 약 100 ℃ 내지 약 400 ℃의 온도이다.
동작 704에서, 도 3e에 도시된 바와 같이 제1 기판(201)은 접착제(401)에 의해 제2 기판(301)과 본딩된다. 일부 실시예에서, 제1 기판(201)은 플립되어 제2 기판(301)과 본딩된다. 일부 실시예에서, 제1 기판(201)은 제2 기판(301)과 조립 및 통합된다. 일부 실시예에서, 제1 기판(201)은 제2 기판(301)과 영구적으로 본딩된다.
일부 실시예에서, 제1 기판(201) 또는 제2 기판(301)에 힘(F)을 인가함으로써 제1 기판(201)이 제2 기판(301)과 본딩된다. 힘(F)은 제1 기판(201)을 제2 기판(301)을 향해 가압하거나 또는 제2 기판(301)을 제1 기판(201)을 향해 가압한다. 일부 실시예에서, 제1 기판(201)이 접착제(401)에 의해 제2 기판(301)과 본딩되도록, 힘(F)은 제2 기판(301)을 향해 제1 기판(201)의 제2 표면(201b)에 인가되거나 또는 제1 기판(201)을 향해 제2 기판(301)의 하부 표면(301b)에 인가된다.
일부 실시예에서, 약 10,000N(10KN)보다 작은 힘(F)이 제2 기판(301)을 향해 제1 기판(201)의 제2 표면(201b)에 인가되거나 또는 제1 기판(201)을 향해 제2 기판(301)의 하부 표면(301b)에 인가된다. 일부 실시예에서, 제1 기판(201)과 제2 기판(301)은 둘 다 각각 약 4인치, 8인치, 12인치 또는 임의의 기타 적합한 크기의 직경을 갖는 웨이퍼이다.
일부 실시예에서, 힘(F)의 인가 지속기간은 약 10분보다 작다. 일부 실시예에서, 힘(F)의 인가 지속기간은 약 5분 내지 약 30분이다. 일부 실시예에서, 지속기간은 약 1시간보다 작다. 일부 실시예에서, 접착제(401)는 제1 기판(201)과 제2 기판(301)의 본딩시 제2 분위기에서 가열된다. 일부 실시예에서, 접착제(401)는 약 120 ℃ 내지 약 250 ℃의 온도의 제2 분위기에서 가열된다.
제1 기판(201)의 제2 기판(301)과의 본딩 동안에는, 본딩 전에 접착제(401)가 가열 및 사전경화되고 본딩 후에 가열 및 후경화되므로, 약 10,000N보다 적은 힘(F)이 제1 기판(201) 또는 제2 기판(301)에 인가하도록 요구된다. 일부 실시예에서, 제1 기판(201) 또는 제2 기판(301)은 약 4인치, 8인치, 12인치 또는 임의의 기타 적합한 크기의 직경을 갖고, 제1 기판(201)의 제2 기판(301)과의 본딩시에 약 10,000N보다 적은 힘(F)이 제1 기판(201) 또는 제2 기판(301)에 인가하도록 요구된다. 제1 기판(201) 또는 제2 기판(301)이 (약 12인치와 같은) 대형 크기로 이루어지면서, 약 10,000N보다 적은 힘(F)이 본딩에 요구되는데, 접착제(401)가 본딩 전후에 가열을 겪기 때문이다.
일부 실시예에서, 접착제(401)는, 제1 기판(201)을 제2 기판(301)과 본딩한 후에 접착제(401)를 고체화하도록 제3 분위기에서 가열된다. 일부 실시예에서, 접착제(401)는 약 250 ℃ 내지 약 400 ℃의 온도의 제3 분위기에서 가열 및 후경화된다. 일부 실시예에서, 접착 촉진제가 제2 기판(301)과 접착제(401) 사이에 또는 제1 기판(201)과 접착제(401) 사이에 배치되고, 따라서 접착제(401)는 제1 기판(201)을 제2 기판(301)과 본딩한 후에 제3 분위기에서 가열 및 후경화된다. 제2 기판과 접착제(401) 사이에 또는 제1 기판(201)과 접착제(401) 사이에 글루 재료가 배치되는 경우, 본딩 후에 제3 분위기에서 접착제(401)의 가열은 요구되지 않을 수 있다.
동작 705에서, 도 3f에 도시된 바와 같이 제1 기판(201) 또는 제2 기판(301)이 박형화된다. 일부 실시예에서, 제1 기판(201)의 두께가 제1 표면(201a)을 향해 제2 표면(201b)으로부터 박형화되거나, 또는 제2 기판(301)의 두께가 제2 기판(301)의 상부 표면(301a)을 향해 하부 표면(301b)으로부터 박형화된다. 일부 실시예에서, 제2 표면(201b)은 새로운 제2 표면(201b')이 된다. 일부 실시예에서, 제1 기판(201)의 일부가 제2 표면(201b)으로부터 제거된다. 일부 실시예에서, 제1 기판(201)의 일부 또는 제2 기판(301)의 일부는 연삭, 에칭 등과 같은 임의의 적합한 동작에 의해 제거된다. 일부 실시예에서, 제1 기판(201)의 부분 또는 제2 기판(301)의 부분을 제거하기 위하여, 제1 기판(201)의 제2 표면(201b) 또는 제2 기판(301)의 하부 표면(301b)에 토크 또는 전단이 인가된다. 일부 실시예에서, 제1 기판(201)의 두께는 박형화 동작 후에 약 25 ㎛보다 작도록 감소된다. 일부 실시예에서, 제1 기판(201)의 두께는 박형화 동작 후에 약 20 ㎛ 내지 약 100 ㎛로 감소된다.
동작 706에서, 도 3g에 도시된 바와 같이 칩(601)이 개별화된다. 일부 실시예에서, 제1 기판(201)은 칩(601)을 개별화하도록 스크라이브 라인 영역(209)을 따라 쏘잉된다. 일부 실시예에서, 제1 기판(201)은 제2 기판(301)의 상부 표면(301a)에 도달하기 전에 제2 표면(201b')으로부터 제1 기판 및 접착제(401)의 일부를 통해 부분적으로 쏘잉된다. 일부 실시예에서, 제2 기판(201)은 제1 기판(201), 접착제(401) 및 제2 기판(301)의 일부를 통해 쏘잉된다. 일부 실시예에서, 제1 기판(201)은 기계적 쏘잉, 레이저 쏘잉 등과 같은 임의의 적합한 동작에 의해 쏘잉된다. 일부 실시예에서, 제1 기판(201)의 쏘잉은 기계적 또는 레이저 블레이드에 의해 수행된다.
도 4는 반도체 구조물을 제조하는 방법(900)의 실시예이다. 방법(900)은 다수의 동작들(901, 902, 903, 904, 905, 906, 907, 908, 909 및 910)을 포함한다. 방법(900)은 다수의 동작들을 포함하고, 설명 및 예시는 동작들의 순서로서의 한정으로 간주되지 않는다. 일부 실시예에서, 반도체 구조물은 방법(900)에 의해 형성된다.
동작 901에서, 도 4a에 예시된 바와 같이 제1 기판(201)이 수용되거나 제공된다. 일부 실시예에서, 제1 기판(201)은 실리콘, 게르마늄, 갈륨, 비소 또는 이들의 조합과 같은 반도체 재료를 포함한다. 일부 실시예에서, 제1 기판(201)은 제1 표면(201a) 및 제1 표면(201a)과 대향하는 제2 표면(201b)을 포함한다. 일부 실시예에서, 제1 기판(201)은 그 위에 여러 능동 소자 또는 회로를 포함하는 디바이스 기판 또는 디바이스 웨이퍼이다. 일부 실시예에서, 제1 기판(201)은 원형, 사변형 또는 임의의 기타 적합한 형상으로 이루어진다. 일부 실시예에서, 제1 기판(201)은 약 4인치, 8인치, 12인치 또는 임의의 기타 적합한 크기의 직경을 갖는다.
일부 실시예에서, 보호 층(213)이 제1 기판(201)의 제1 표면(201a) 위에 배치된다. 일부 실시예에서, 보호 층(213)은, 제1 기판(201) 또는 제1 기판(201)의 위나 아래에 배치된 다른 컴포넌트를, HF산 증기와 같은 에천트에 의한 후속 에칭 동작 동안 제거되는 것으로부터 보호하도록 구성된다. 일부 실시예에서, 보호 층(213)은 알루미늄 산화물(Al2O3)을 포함한다.
일부 실시예에서, 여러 금속성 구조물(205)이 제1 기판(201)의 제1 표면(201a) 위에 배치된다. 일부 실시예에서, 금속성 구조물(205)은 보호 층(213) 위에 배치된다. 일부 실시예에서, 금속성 구조물(205)은 다른 전도성 구조물을 수용하도록 구성된 본드 패드이다. 일부 실시예에서, 금속성 구조물(205)은 구리, 알루미늄, 금 등과 같은 전도성 재료를 포함한다.
일부 실시예에서, 여러 전도성 범프(202)가 제1 기판(201)의 제1 표면(201a) 위에 배치된다. 일부 실시예에서, 전도성 범프(202)는 금속성 구조물(205) 위에 배치된다. 일부 실시예에서, 전도성 범프(202)는 다른 회로 또는 다른 전도성 구조물과 전기적으로 접속하도록 구성된다. 일부 실시예에서, 전도성 범프(202)는 금속성 구조물(205)과 연결되고 전기적으로 접속된다. 일부 실시예에서, 전도성 범프(202)는 외부 회로와 본딩하여 금속성 구조물(205)을 외부 회로와 전기적으로 접속시키도록 구성된다.
일부 실시예에서, 각각의 전도성 범프(202)는 약 1 ㎛보다 낮은 높이를 갖는다. 일부 실시예에서, 전도성 범프(202)의 높이는 약 0.5 ㎛ 내지 약 5 ㎛이다. 일부 실시예에서, 각각의 전도성 범프(202)는 약 2 ㎛인 단면 표면의 폭을 갖는다. 일부 실시예에서, 전도성 범프(202)의 폭은 약 1 ㎛ 내지 약 5 ㎛이다. 일부 실시예에서, 전도성 범프(202)는 무전해 도금, 전해도금 등과 같은 임의의 적합한 동작에 의해 수행된다. 일부 실시예에서, 전도성 범프(202)는 구리, 금, 니켈, 솔더 등과 같은 전도성 재료를 포함한다. 일부 실시예에서, 전도성 범프(202)는 반구형, 원뿔형, 실린더형 등과 같은 임의의 적합한 형상으로 이루어질 수 있다.
동작 902에서, 도 4b에 도시된 바와 같이 희생 재료(204)가 제1 기판(201) 위에 배치된다. 일부 실시예에서, 희생 재료(204)는 보호 층(213) 위에 배치되고, 전도성 범프(202) 및 금속성 구조물(205)을 둘러싼다. 일부 실시예에서, 희생 재료(204)는 전도성 범프(202)의 상부 표면(202a)을 덮는다. 일부 실시예에서, 전도성 범프(202)의 상부 표면(202a)은 희생 재료(204)로부터 노출된다. 일부 실시예에서, 희생 재료(204)는 산화물, 실리콘 산화물, 테트라에틸 오소실리케이트(TEOS) 등과 같은 유전체 재료를 포함한다. 일부 실시예에서, 희생 재료(204)는 기상 증착, 스핀 코팅, 스퍼터링 등과 같은 임의의 적합한 동작에 의해 배치된다.
동작 902에서, 도 4c에 도시된 바와 같이 제2 기판(301)이 수용되거나 제공된다. 일부 실시예에서, 제2 기판(301)은 캐리어 기판 또는 핸들 웨이퍼이다. 일부 실시예에서, 제2 기판(301)은 작은 두께의 또다른 기판 또는 웨이퍼를 지지하기 위해 구성된다. 제2 기판(301)은 다양한 동작들에 의해 후속 처리될 또다른 기판 또는 웨이퍼에 기계적 지지를 제공할 수 있다. 일부 실시예에서, 제2 기판(301)은 또다른 기판 또는 웨이퍼의 수용을 용이하게 하기 위한 상부 표면(301a)을 포함한다.
일부 실시예에서, 제2 기판(301)은 실리콘, 유리, 세라믹 등을 포함한다. 일부 실시예에서, 제2 기판(310)은 원형, 사변형, 다각형, 또는 임의의 기타 적합한 형상으로 이루어진다. 일부 실시예에서, 제2 기판(301)은 제1 기판(201)과 실질적으로 동일한 치수 및 형상을 갖는다. 일부 실시예에서, 제2 기판(301)은 제1 기판(201)의 직경과 실질적으로 동일한 직경을 갖는다. 일부 실시예에서, 제2 기판(301)의 직경은 제1 기판(201)의 직경보다 더 크다. 일부 실시예에서, 제2 기판(301)은 제1 기판(201)의 두께보다 상당히 더 큰 두께를 갖는다.
동작 904에서, 도 4d 및 도 4e에 도시된 바와 같이 접착제(401)가 제1 기판(201) 또는 제2 기판(301) 위에 배치된다. 도 4d에 도시된 바와 같이 일부 실시예에서, 접착제(401)는 제1 기판(201)의 제1 표면(201a) 위에 배치된다. 일부 실시예에서, 접착제(401)는 제1 기판(201)에 걸쳐 균일하게 배치된다. 일부 실시예에서, 접착제(401)는 약 1㎛ 내지 약 100 ㎛의 두께를 갖는다. 일부 실시예에서, 접착제(401)는 폴리머, 폴리이미드(PI), 벤조시클로부텐(BCB) 등과 같은 중합성 재료를 포함한다. 일부 실시예에서, 접착제(401)와 제1 기판(201) 사이에 글루 재료 또는 접착 촉진제가 배치된다. 일부 실시예에서, 접착제(401)는 스핀 코팅 등과 같은 임의의 적합한 동작에 의해 제1 기판(201) 위에 배치된다.
도 4e에 도시된 바와 같이 일부 실시예에서, 접착제(401)는 제2 기판(301) 위에 배치된다. 일부 실시예에서, 접착제(401)는 제2 기판(301)의 상부 표면(301a) 위에 배치된다. 일부 실시예에서, 접착제(401)는 제2 기판(301)에 걸쳐 균일하게 배치된다. 일부 실시예에서, 접착제(401)는 약 1㎛ 내지 약 100 ㎛의 두께를 갖는다. 일부 실시예에서, 접착제(401)는 폴리머, 폴리이미드(PI), 벤조시클로부텐(BCB) 등과 같은 중합성 재료를 포함한다. 일부 실시예에서, 접착제(401)와 제2 기판(301) 사이에 글루 재료 또는 접착 촉진제가 배치된다. 일부 실시예에서, 접착제(401)는 스핀 코팅 등과 같은 임의의 적합한 동작에 의해 제2 기판(301) 위에 배치된다.
동작 905에서, 도4f, 도 4g, 및 도 4h에 도시된 바와 같이, 접착제(204)가 패터닝된다. 도 4f에 도시된 바와 같이 일부 실시예에서, 접착제(401)는, 희생 재료(204)의 일부 또는 전도성 범프(202)의 상부 표면(202a)의 일부가 접착제(401)로부터 노출되도록, 접착제(401)의 일부 부분을 제거함으로써 패터닝된다. 도 4g에 도시된 바와 같이 일부 실시예에서, 접착제(401)는 제2 기판(301)의 일부를 노출시키도록 패터닝된다. 일부 실시예에서, 접착제(401)는 포토리소그래피 및 에칭과 같은 임의의 적합한 동작에 의해 패터닝된다. 일부 실시예에서, 패터닝된 포토마스크가 접착제(401) 위에 배치되고, 접착제(401)는 전자기 방사선에 노출된다. 포토마스크에 덮이지 않은 접착제(401)의 부분 또는 전자기 방사선에 노출된 접착제(401)의 부분이 에천트에 의해 제거 가능하다. 따라서, 여러 개의 개구(401b)가 형성되고, 패턴을 갖는 접착제(401)가 형성된다. 일부 실시예에서, 접착제(401)는 도 4h에 도시된 바와 같이 임의의 적합한 치수 또는 형상으로 패터닝될 수 있다. 일부 실시예에서, 개구(401b)는 직사각형, 사변형, 다각형, 삼각형 또는 임의의 기타 형상으로 이루어진다.
일부 실시예에서, 접착제(401)는 제1 분위기에서 가열된다. 일부 실시예에서, 제1 기판(201) 또는 제2 기판(301) 위에 배치된 접착제(401)는 제1 분위기에서 가열된다. 일부 실시예에서, 접착제(401)는 제1 분위기 하에 사전경화되거나 부분적으로 경화된다. 일부 실시예에서, 제1 분위기는 약 100 ℃ 내지 약 300 ℃의 온도이다. 일부 실시예에서, 제1 분위기는 약 100 ℃ 내지 약 400 ℃의 온도이다.
동작 906에서, 도 4i에 도시된 바와 같이 제1 기판(201)은 접착제(401)에 의해 제2 기판(301)과 본딩된다. 일부 실시예에서, 제1 기판(201)은 제2 기판(301)과 일시적으로 본딩된다. 일부 실시예에서, 제1 기판(201)은 플립되어 제2 기판(301)과 본딩된다. 일부 실시예에서, 제1 기판(201) 또는 제2 기판(301)에 힘(F)을 인가함으로써 제1 기판(201)이 제2 기판(301)과 본딩된다. 힘(F)은 제1 기판(201)을 제2 기판(301)을 향해 가압하거나 또는 제2 기판(301)을 제1 기판(201)을 향해 가압한다. 일부 실시예에서, 접착제(401)에 의해 제1 기판(201)이 제2 기판(301)과 본딩되도록, 힘(F)은 제2 기판(301)을 향해 제1 기판(201)의 제2 표면(201b)에 인가되거나 또는 제1 기판(201)을 향해 제2 기판(301)의 하부 표면(301b)에 인가된다.
일부 실시예에서, 약 10,000N(10KN)보다 적은 힘(F)이 제2 기판(301)을 향해 제1 기판(201)의 제2 표면(201b)에 인가되거나 또는 제1 기판(201)을 향해 제2 기판(301)의 하부 표면(301b)에 인가된다. 일부 실시예에서, 제1 기판(201)과 제2 기판(301)은 둘 다 각각 약 4인치, 8인치, 12인치 또는 임의의 기타 적합한 크기의 직경을 갖는 웨이퍼이다.
일부 실시예에서, 힘(F)의 인가 지속기간은 약 10분보다 작다. 일부 실시예에서, 힘(F)의 인가 지속기간은 약 5분 내지 약 30분이다. 일부 실시예에서, 지속기간은 약 1시간보다 작다. 일부 실시예에서, 접착제(40)는 제1 기판(201)과 제2 기판(301)의 본딩시 제2 분위기에서 가열된다. 일부 실시예에서, 접착제(401)는 약 120 ℃ 내지 약 250 ℃의 온도의 제2 분위기에서 가열된다.
제1 기판(201)의 제2 기판(301)과의 본딩 동안에는, 접착제(401)가 본딩 전에 가열 및 사전경화되고 본딩 후에 가열 및 후경화되므로, 약 10,000N보다 작은 힘(F)이 제1 기판(201) 또는 제2 기판(301)에 인가하도록 요구된다. 일부 실시예에서, 제1 기판(201) 또는 제2 기판(301)은 약 12인치의 직경을 갖고, 제1 기판(201)의 제2 기판(301)과의 본딩시에 약 10,000N보다 적은 힘(F)이 제1 기판(201) 또는 제2 기판(301)에 인가하도록 요구된다. 제1 기판(201) 또는 제2 기판(301)이 (약 12인치와 같은) 대형 크기로 이루어지면서, 약 10,000N보다 적은 힘(F)이 본딩에 요구되는데, 접착제(401)가 본딩 전후에 가열을 겪기 때문이다.
일부 실시예에서, 접착제(401)는 제1 기판(201)을 제2 기판(301)과 본딩한 후에 접착제(401)를 고체화하도록 제3 분위기에서 가열된다. 일부 실시예에서, 접착제(401)는 약 250 ℃ 내지 약 400 ℃의 온도의 제3 분위기에서 가열 및 후경화된다. 일부 실시예에서, 접착 촉진제가 제2 기판과 접착제(401) 사이에 또는 희생 재료(204)와 접착제(401) 사이에 배치되고, 따라서 접착제(401)는 제1 기판(201)을 제2 기판(301)과 본딩한 후에 제3 분위기에서 후경화된다. 제2 기판과 접착제(401) 사이에 또는 희생 재료(204)와 접착제(401) 사이에 글루 재료가 배치되는 경우, 본딩 후에 접착제(401)의 가열은 요구되지 않을 수 있다.
동작 907에서, 도 4j에 도시된 바와 같이 제1 기판(201) 또는 제2 기판(301)이 박형화된다. 일부 실시예에서, 제1 기판의 두께는 제2 표면(201b)으로부터 박형화된다. 제2 표면(201b)은 새로운 제2 표면(201b')이 된다. 일부 실시예에서, 제1 기판(201)의 부분은 제1 표면(201a)을 향해 제2 표면(201b)으로부터 제거된다. 일부 실시예에서, 제1 기판(201)의 일부는 연삭, 에칭 등과 같은 임의의 적합한 동작에 의해 제거된다. 일부 실시예에서, 제1 기판(201)의 부분을 제거하기 위하여, 제1 기판(201)의 제2 표면(201b)에 토크 또는 전단이 인가된다. 일부 실시예에서, 제1 기판(201)의 두께는 박형화 동작 후에 약 25 ㎛보다 작도록 감소된다. 일부 실시예에서, 제1 기판(201)의 두께는 박형화 동작 후에 약 20 ㎛ 내지 약 100 ㎛로 감소된다. 일부 실시예에서, 제2 기판(301)의 두께는 제2 기판(301)의 상부 표면(301a)을 향해 하부 표면(301b)으로부터 박형화된다. 일부 실시예에서, 제2 기판(301)의 부분을 제거하기 위하여, 제2 기판(301)의 하부 표면(301b)에 토크 또는 전단이 인가된다.
일부 실시예에서, 제2 기판(301)과 통합된 제1 기판(201)이 박형화 동작을 겪는다. 박형화 동작시에 제1 기판(201)은 접착제(401)에 의해 제2 기판(301)과 일시적으로 본딩된다. 일부 실시예에서, 제1 기판(201)은 기계적 연삭 동작에 의해 박형화된다. 예를 들어, 연삭기가 제1 기판(201)의 일부를 제거하는 데 사용된다. 일부 실시예에서, 제1 기판(201)의 일부를 제거하도록 연삭 토크 또는 전단이 제2 표면(201b)에 인가된다. 일부 실시예에서, 연삭 토크는 희생 재료(204)와 제2 기판(301) 사이의 접합력보다 상당히 더 작다. 일부 실시예에서, 접합력은 접착제(401)에 의해 제공된다. 일부 실시예에서, 접합력은 연삭 토크를 견뎌낼 수 있으며, 그리하여 제1 기판(201) 및 희생 재료(204)는 박형화 동작시 제2 기판(301)으로부터 떨어지지 않을 것이다.
동작 908에서, 도 4k에 도시된 바와 같이 제1 기판(201)의 제2 표면(201b') 위에 재배선 층(RDL)(210), 전도성 패드(211) 및 패시베이션(212)이 형성된다. 일부 실시예에서, RDL(210) 및 전도성 패드(211)는 제2 표면(201b') 위에 형성된다. 일부 실시예에서, RDL(210)은 제1 기판(201)의 회로 경로를 단자로부터 전도성 패드(211)로 재라우팅한다. 일부 실시예에서, 전도성 패드(211)는 금속성 라인, 와이어본드 배선, 전도성 범프 등과 같은 다른 전도성 구조물을 수용하도록 구성된다. 일부 실시예에서, RDL(210) 및 전도성 패드(211)는 금, 은, 구리, 니켈, 텅스텐, 알루미늄, 팔라듐 및/또는 이들의 합금과 같은 전도성 재료를 포함한다. 일부 실시예에서, RDL(210) 및 전도성 패드(211)는 전해도금과 같은 임의의 적합한 동작에 의해 형성된다. 일부 실시예에서, 패시베이션(212)이 RDL(210) 및 전도성 패드(211)의 부분을 덮도록 제2 표면(201b') 위에 배치된다. 일부 실시예에서, 전도성 패드(211)는 패시베이션(212)으로부터 부분적으로 노출된다. 일부 실시예에서, 패시베이션(212)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 등과 같은 유전체 재료를 포함한다.
동작 909에서, 도 4l, 4m 및 도 4n에 도시된 바와 같이, 칩(601)이 개별화된다. 도 4l에 도시된 바와 같이 일부 실시예에서, 칩(601)은 비아(203)를 형성함으로써 개별화된다. 일부 실시예에서, 비아(203)는 제1 기판(201)으로부터 칩(601)을 부분적으로 쏘잉한다. 일부 실시예에서, 비아(203)는 패시베이션(212), 제1 기판(201), 보호 층(213), 및 희생 재료(204)를 관통한다. 일부 실시예에서, 비아(203)는 패시베이션으로부터 접착제(401)를 향해 연장된다. 일부 실시예에서, 비아(203)는 TSV(through silicon via)이다. 일부 실시예에서, 비아(203)는 포토리소그래피, 에칭 등과 같은 임의의 적합한 동작에 의해 형성된다.
도 4m에 도시된 바와 같이 일부 실시예에서, 칩(601)은 스크라이브 라인 영역(209)을 따라 쏘잉함으로써 개별화된다. 일부 실시예에서, 칩(601)은 패시베이션(212), 제1 기판(201), 보호 층(213), 희생 재료(204), 접착제(401) 및 제2 기판(301)의 일부를 통해 컷팅함으로써 개별화된다. 일부 실시예에서, 칩(601)은 스크라이브 라인 영역(209)에 홈을 형성하고 컷팅함으로써 개별화된다. 일부 실시예에서, 스크라이브 라인 영역(209)에서의 컷팅은 기계적 또는 레이저 블레이드와 같은 임의의 적합한 수단에 의해 수행된다.
동작 910에서, 도 4n, 도 4o 및 도 4p에 도시된 바와 같이, 칩(601)이 제2 기판(301)으로부터 분리된다. 도 4m에 도시된 바와 같은 개별화 동작 후에, 칩(601)은 도 4n에 도시된 바와 같이 제2 기판(301)으로부터 분리되어 떨어진다. 일부 실시예에서, 칩(601)이 제2 기판(301)으로부터 떨어지도록, 칩(601)은 정전력에 의해 제2 기판(301)으로부터 위로 흡입된다. 일부 실시예에서, 접착제(401)와 희생 재료(204) 사이의 접합력은 칩(601)을 픽업하는 힙(예를 들어, 정전력)보다 상당히 더 작고, 따라서 칩(601)이 접착제(401) 또는 제2 기판(301)으로부터 분리될 수 있다.
도 4l에 도시된 바와 같은 개별화 동작 후에, 도 4o에 도시된 바와 같이 희생 재료(204)가 제거되고, 도 4p에 도시된 바와 같이 칩(601)이 제2 기판(301)으로부터 분리되어 떨어진다. 일부 실시예에서, 희생 재료(204)는 비아(203)를 통해 제거된다. 일부 실시예에서, 희생 재료(204)는 에칭과 같은 임의의 적합한 동작에 의해 제거된다. 일부 실시예에서, 희생 재료(204)의 제거 후에, 전도성 범프(202)가 접착제(401) 상의 또는 위의 칩(601)을 지지한다. 일부 실시예에서, 전도성 범프(202)의 상부 표면(202a)의 일부는 접착제(401)와 연결된다. 일부 실시예에서, 칩(601)이 제2 기판(301)으로부터 떨어지도록, 칩(601)은 정전력에 의해 제2 기판(301)으로부터 위로 흡입된다. 일부 실시예에서, 접착제(401)와 희생 재료(204) 사이의 접합력은 칩(601)을 픽업하는 힘(예를 들어, 정전력)보다 상당히 더 작고, 따라서 칩(601)이 접착제(401) 또는 제2 기판(301)으로부터 분리될 수 있다.
본 개시에서, 반도체 구조물을 제조하는 개선된 방법이 개시된다. (디바이스 기판과 같은) 제1 기판 또는 (캐리어 기판과 같은) 제2 기판이 접착제와 함께 배치된다. 제1 기판을 제2 기판과 본딩하기 전에 접착제는 사전경화되거나 부분적으로 경화된다. 본딩시에, 접착제가 또한 가열된다. 본딩 후에, 접착제는 후경화된다. 이러한 프로세스는, 제1 기판과 제2 기판의 영구적인 또는 일시적인 본딩을 제공하고, 이러한 본딩은 박형화 동작시에 박형화 힘 또는 연삭력을 견뎌낼 수 있고, 박형화 동작 동안 제2 기판으로부터 제1 기판의 박리를 방지할 수 있다. 제1 기판은 박형화 동작 후에 제2 기판으로부터 쉽게 분리된다. 또한, 본딩 동작은 보다 효율적이고, 제1 기판을 제2 기판과 본딩하는 데에 더 적은 가압력과 더 짧은 시간이 요구된다.
일부 실시예에서, 반도체 구조물을 제조하는 방법은, 제1 표면, 제1 표면과 대향하는 제2 표면, 및 제1 표면 위에 배치된 복수의 전도성 범프를 포함하는 제1 기판을 수용하는 단계; 제2 기판을 수용하는 단계; 제1 기판 또는 제2 기판 위에 접착제를 배치하는 단계; 접착제를 제1 분위기에서 가열하는 단계; 제1 기판 또는 제2 기판에 약 10,000N보다 적은 힘을 인가하고 접착제를 제2 분위기에서 가열함으로써, 제1 기판을 제2 기판과 본딩하는 단계: 및 제2 vyays으로부터 제1 기판의 두께를 박형화하는 단계를 포함한다.
일부 실시예에서, 제1 분위기는 약 100 ℃ 내지 약 300 ℃의 온도이다. 일부 실시예에서, 제2 분위기는 약 120 ℃ 내지 약 250 ℃의 온도이다. 일부 실시예에서, 방법은, 제1 기판을 제2 기판과 본딩하는 단계 후에 접착제를 제3 분위기에서 가열하는 단계를 더 포함하며, 제3 분위기는 약 250 ℃ 내지 약 400 ℃의 온도이다. 일부 실시예에서, 제1 기판을 제2 기판과 본딩하는 단계는 제1 기판과 제2 기판을 조립 및 통합하는 단계를 포함하고, 제1 기판의 두께를 박형화하는 단계는 제2 기판과 통합된 제1 기판을 박형화하는 단계를 포함한다. 일부 실시예에서, 힘의 인가 지속기간은 약 10 분보다 적다. 일부 실시예에서, 제1 기판의 두께를 박형화하는 단계는, 제2 표면으로부터 제1 표면을 향해 제1 기판의 일부를 제거하는 단계< 또는 제1 기판의 두께를 약 20 ㎛ 내지 약 100 ㎛로 감소시키는 단계를 포함한다. 일부 실시예에서, 복수의 전도성 범프는 접착제 또는 제1 기판과 접착제 사이에 배치된 희생 재료에 의해 둘러싸인다.
일부 실시예에서, 반도체 구조물을 제조하는 방법은, 제1 표면, 제1 표면과 대향하는 제2 표면, 제1 표면 위에 배치된 보호 층, 및 보호 층 위에 배치된 복수의 전도성 범프를 포함하는 제1 기판을 수용하는 단계; 복수의 전도성 범프를 둘러싸도록 보호 층 위에 희생 재료를 배치하는 단계; 제2 기판을 수용하는 단계; 제1 기판 또는 제2 기판 위에 접착제를 배치하는 단계; 접착제를 패터닝하는 단계; 접착제를 제1 분위기에서 가열하는 단계: 접착제에 의해 제1 기판을 제2 기판과 본딩하고 접착제를 제2 분위기에서 가열하는 단계; 제1 기판의 두께 또는 제2 기판의 두께를 박형화하는 단계: 제1 기판으로부터 복수의 칩들을 개별화하는 단계; 및 제2 기판으로부터 복수의 칩 중들의 하나를 분리하는 단계를 포함한다.
일부 실시예에서, 접착제는 폴리머, 폴리이미드(PI), 벤조시클로부텐(BCB), 글루 재료 또는 접착 촉진제를 포함한다. 일부 실시예에서, 복수의 칩들을 개별화하는 단계는, 제1 기판, 보호 층, 희생 재료, 접착제 및 제2 기판의 일부를 통해 스크라이브 라인 영역을 따라 쏘잉하는 단계를 포함한다. 일부 실시예에서, 접착제를 패터닝하는 단계는, 희생 재료의 일부 또는 전도성 범프의 일부를 노출시키도록 복수의 개구를 형성하는 단계를 포함한다. 일부 실시예에서, 접착제를 패터닝하는 단계는, 제2 기판의 일부를 노출시키도록 복수의 개구를 형성하는 단계를 포함한다. 일부 실시예에서, 접착제를 패터닝하는 단계는, 직사각형, 사변형 또는 다각형 형상의 복수의 개구를 형성하는 단계를 포함한다. 일부 실시예에서, 방법은, 제2 기판의 제2 표면 위에 재배선 층(RDL) 또는 전도성 패드를 형성하는 단계를 포함한다. 일부 실시예에서, 복수의 칩들 중의 하나를 분리하는 단계는, 정전력에 의해 제2 기판으로부터 복수의 칩들 중의 하나를 흡입하는 단계를 포함한다. 일부 실시예에서, 접착제는 제1 기판 및 제2 기판에 걸쳐 균일하게 배치된다. 일부 실시예에서, 제1 기판 또는 제2 기판은 약 12 인치의 직경을 갖는다.
일부 실시예에서, 반도체 구조물을 제조하는 방법은, 제1 표면 및 제1 표면과 대향하는 제2 표면을 포함하는 제1 기판을 수용하는 단계; 제2 기판을 수용하는 단계; 제1 기판 또는 제2 기판 위에 접착제를 배치하는 단계; 접착제를 패터닝하는 단계; 접착제에 의해 제1 기판을 제2 기판과 본딩하는 단계; 및 제2 표면으로부터 제1 기판의 일부 부분을 제거하는 단계를 포함한다.
일부 실시예에서, 제1 기판의 일부 부분을 제거하는 단계는 제2 표면에 연삭 토크를 인가하는 단계를 포함하고, 연삭 토크는 제2 기판과 제1 기판 사이의 접합력보다 상당히 더 작다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상들을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자들은, 여기에 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한, 이러한 등가의 구성은 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.

Claims (10)

  1. 반도체 구조물을 제조하는 방법에 있어서,
    제1 기판을 수용하는 단계로서, 상기 제1 기판은 상기 제1 기판 위에 배치된 복수의 전도성 범프를 포함하는 것인, 제1 기판을 수용하는 단계;
    제2 기판을 수용하는 단계;
    상기 제1 기판 또는 상기 제2 기판 위에 접착제를 배치하는 단계;
    상기 접착제를 패터닝하는 단계;
    상기 접착제를 제1 분위기에서 가열하는 단계;
    상기 제1 기판 또는 상기 제2 기판에 10,000N보다 적은 힘을 인가하고 상기 접착제를 제2 분위기에서 가열함으로써, 상기 제1 기판을 상기 제2 기판과 본딩하는 단계로서, 상기 제1 기판 및 상기 제2 기판 사이에 상기 접착제 내에 개구가 형성되는 것인, 상기 제1 기판을 상기 제2 기판과 본딩하는 단계; 및
    상기 제1 기판의 두께를 박형화하는 단계
    를 포함하는 반도체 구조물의 제조 방법.
  2. 청구항 1에 있어서, 상기 제1 분위기는 100 ℃ 내지 300 ℃의 온도인 것인 반도체 구조물의 제조 방법.
  3. 청구항 1에 있어서, 상기 제2 분위기는 120 ℃ 내지 250 ℃의 온도인 것인 반도체 구조물의 제조 방법.
  4. 청구항 1에 있어서, 상기 제1 기판을 상기 제2 기판과 본딩하는 단계 후에 상기 접착제를 제3 분위기에서 가열하는 단계를 더 포함하며, 상기 제3 분위기는 250 ℃ 내지 400 ℃의 온도인 것인 반도체 구조물의 제조 방법.
  5. 청구항 1에 있어서, 상기 제1 기판을 상기 제2 기판과 본딩하는 단계는 상기 제1 기판과 상기 제2 기판을 조립(assembling) 및 통합(integrating)하는 단계를 포함하고, 상기 제1 기판의 두께를 박형화하는 단계는 상기 제2 기판과 통합된 상기 제1 기판을 박형화하는 단계를 포함하는 것인 반도체 구조물의 제조 방법.
  6. 청구항 1에 있어서, 상기 힘의 인가 지속기간은 10분보다 적은 것인 반도체 구조물의 제조 방법.
  7. 청구항 1에 있어서, 상기 제1 기판의 두께를 박형화하는 단계는, 상기 제1 기판의 일부를 제거하는 단계, 또는 상기 제1 기판의 두께를 20 ㎛ 내지 100 ㎛로 감소시키는 단계를 포함하는 것인 반도체 구조물의 제조 방법.
  8. 청구항 1에 있어서, 상기 복수의 전도성 범프는 상기 접착제 또는 상기 제1 기판과 상기 접착제 사이에 배치된 희생 재료에 의해 둘러싸인 것인 반도체 구조물의 제조 방법.
  9. 반도체 구조물을 제조하는 방법에 있어서,
    제1 표면, 상기 제1 표면과 대향하는 제2 표면, 상기 제1 표면 위에 배치된 보호 층 및 상기 보호 층 위에 배치된 복수의 전도성 범프를 포함하는 제1 기판을 수용하는 단계;
    상기 복수의 전도성 범프를 둘러싸도록 상기 보호 층 위에 희생 재료를 배치하는 단계;
    제2 기판을 수용하는 단계;
    상기 제1 기판 또는 상기 제2 기판 위에 접착제를 배치하는 단계;
    상기 접착제를 패터닝하는 단계;
    상기 접착제를 패터닝한 후에, 상기 접착제에 의해 상기 제1 기판을 상기 제2 기판과 본딩하는 단계로서, 상기 제1 기판 및 상기 제2 기판 사이에 상기 접착제 내에 개구가 형성되는 것인, 상기 제1 기판을 상기 제2 기판과 본딩하는 단계;
    상기 제1 기판의 두께 또는 상기 제2 기판의 두께를 박형화하는 단계;
    상기 제1 기판으로부터 복수의 칩들을 개별화(singulating)하는 단계; 및
    상기 제2 기판으로부터 상기 복수의 칩들 중의 하나를 분리하는 단계
    를 포함하는 반도체 구조물의 제조 방법.
  10. 반도체 구조물을 제조하는 방법에 있어서,
    제1 표면 및 상기 제1 표면과 대향하는 제2 표면을 포함하는 제1 기판을 수용하는 단계;
    제2 기판을 수용하는 단계;
    상기 제1 기판 또는 상기 제2 기판 위에 접착제를 배치하는 단계;
    상기 접착제를 패터닝하는 단계;
    상기 접착제를 패터닝한 후에, 상기 접착제에 의해 상기 제1 기판을 상기 제2 기판과 본딩하는 단계로서, 상기 제1 기판 및 상기 제2 기판 사이에 상기 접착제 내에 개구가 형성되는 것인, 상기 제1 기판을 상기 제2 기판과 본딩하는 단계; 및
    상기 제2 표면으로부터 상기 제1 기판의 일부 부분을 제거하는 단계
    를 포함하는 반도체 구조물의 제조 방법.
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