CN106252279A - 半导体结构及其制造方法 - Google Patents

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刘重希
余振华
古进誉
廖德堆
刘国洲
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张国彬
杨胜斌
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Abstract

本发明的实施例提供了一种制造半导体结构的方法，包括：接收第一衬底，第一衬底包括第一表面、与第一表面相对的第二表面以及设置在第一表面上方的多个导电凸块；接收第二衬底；在第一衬底或第二衬底上方设置粘合剂；在第一环境中加热粘合剂；通过在第一衬底或第二衬底上施加小于约10,000N的力以及在第二环境中加热粘合剂来将第一衬底与第二衬底接合；以及从第二表面减薄第一衬底的厚度。

Description

半导体结构及其制造方法
技术领域
本发明实施例涉及半导体领域，更具体地，涉及半导体结构及其制造方法。
背景技术
包含半导体器件的电子设备对于许多现代应用是至关重要的。半导体器件已经经历了快速增长。材料和设计中的技术进步已经产生了几代半导体器件，其中每代都比前一代具有更小且更为复杂的电路。在进步和演变的过程中，通常功能密度(即，每个芯片区域的互连器件的数量)增加而几何尺寸(即，使用制造工艺可以产生的最小组件)减小。这种进步增加了处理和制造半导体器件的复杂性。
电子工业中的主要趋势是将半导体器件制造得越来越小并且具有更多的功能。半导体器件包括用于将半导体器件的邻近层之间的一些金属结构电连接的电互连结构，以最小化半导体器件以及电子设备的最终尺寸。在微电子以及三维晶圆级集成的领域中，晶圆接合技术应用于支持密集且多功能的半导体器件。半导体器件包括通过不同的原理(诸如直接接合或层间接合)接合在一起的两个或更多的晶圆
随着技术演变，鉴于电路系统的整体小尺寸以及越来越多的功能和数量，器件的设计变得更复杂。器件包含许多复杂的步骤并且增加制造复杂度。在这样小的且高性能的半导体器件内实施许多制造操作。制造半导体器件的复杂度的增加可能导致缺陷，诸如接合的晶圆的不良的共面性、电互连的不良的可靠性、组件内的裂缝的发生以及较高的产量损失。因此，持续需要改进用于制造半导体器件的方法以改进器件性能以及降低制造陈本和处理时间。
发明内容
本发明的实施例提供一种制造半导体结构的方法，包括：接收第一衬底，所述第一衬底包括第一表面、与所述第一表面相对的第二表面以及设置在所述第一表面上方的多个导电凸块；接收第二衬底；在所述第一衬底或所述第二衬底上方设置粘合剂；在第一环境中加热所述粘合剂；通过在所述第一衬底或所述第二衬底上施加小于约10,000N的力以及在第二环境中加热所述粘合剂来将所述第一衬底与所述第二衬底接合；以及从所述第二表面减薄所述第一衬底的厚度。
本发明的实施例还提供一种制造半导体结构的方法，包括：接收第一衬底，所述第一衬底包括第一表面、与所述第一表面相对的第二表面、设置在所述第一表面上方的保护层以及设置在所述保护层上方的多个导电凸块；在所述保护层上方设置牺牲材料以围绕所述多个导电凸块；接收第二衬底；在所述第一衬底或所述第二衬底上方设置粘合剂；图案化所述粘合剂；在第一环境中加热所述粘合剂；通过所述粘合剂以及在第二环境中加热所述粘合剂来将所述第一衬底与所述第二衬底接合；减薄所述第一衬底的厚度或所述第二衬底的厚度；从所述第一衬底分割多个芯片；以及从所述第二衬底分离所述多个芯片中的一个。
本发明的实施例还提供一种制造半导体结构的方法，包括：接收第一衬底，所述第一衬底包括第一表面和与所述第一表面相对的第二表面；接收第二衬底；在所述第一衬底或所述第二衬底上方设置粘合剂；图案化所述粘合剂；通过所述粘合剂将所述第一衬底与所述第二衬底接合；以及从所述第二表面去除所述第一衬底的一些部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据本发明的一些实施例的制造半导体结构的方法的流程图。
图1A是根据本发明的一些实施例的第一衬底的示意图。
图1B是根据本发明的一些实施例的设置在第一衬底上方的粘合剂的示意图。
图1C是根据本发明的一些实施例的图案化的粘合剂的示意图。
图1D是根据本发明的一些实施例的第一衬底和第二衬底的示意图。
图1E是根据本发明的一些实施例的与第二衬底接合的第一衬底的示意图。
图1F是根据本发明的一些实施例的减薄的第一衬底的示意图。
图1G是根据本发明的一些实施例的从第一衬底分割的芯片的示意图。
图1H是根据本发明的一些实施例的从第二衬底分离的芯片的示意图。
图2是根据本发明的一些实施例的制造半导体结构的方法的流程图。
图2A是根据本发明的一些实施例的第一衬底的示意图。
图2B是根据本发明的一些实施例的第一衬底和第二衬底的示意图。
图2C是根据本发明的一些实施例的设置在第二衬底上方的粘合剂的示意图。
图2D是根据本发明的一些实施例的图案化的粘合剂的示意图。
图2E是根据本发明的一些实施例的与第二衬底接合的第一衬底的示意图。
图2F是根据本发明的一些实施例的减薄的第一衬底的示意图。
图2G是根据本发明的一些实施例的从第一衬底分割的芯片的示意图。
图2H是根据本发明的一些实施例的从第二衬底分离的芯片的示意图。
图3是根据本发明的一些实施例的制造半导体结构的方法的流程图。
图3A是根据本发明的一些实施例的第一衬底的示意图。
图3B是根据本发明的一些实施例的第一衬底和第二衬底的示意图。
图3C是根据本发明的一些实施例的设置在第一衬底上方的粘合剂的示意图。
图3D是根据本发明的一些实施例的设置在第二衬底上方的粘合剂的示意图。
图3E是根据本发明的一些实施例的与第二衬底接合的第一衬底的示意图。
图3F是根据本发明的一些实施例的减薄的第一衬底的示意图。
图3G是根据本发明的一些实施例的从第一衬底分割的芯片的示意图。
图4是根据本发明的一些实施例的制造半导体结构的方法的流程图。
图4A是根据本发明的一些实施例的第一衬底的示意图。
图4B是根据本发明的一些实施例的具有牺牲材料的第一衬底的示意图。
图4C是根据本发明的一些实施例的第一衬底和第二衬底的示意图。
图4D是根据本发明的一些实施例的设置在第一衬底上方的粘合剂的示意图。
图4E是根据本发明的一些实施例的设置在第二衬底上方的粘合剂的示意图。
图4F是根据本发明的一些实施例的设置在第一衬底上方的图案化的粘合剂的示意图。
图4G是根据本发明的一些实施例的设置在第二衬底上方的图案化的粘合剂的示意图。
图4H是根据本发明的一些实施例的图案化的粘合剂的顶视图。
图4I是根据本发明的一些实施例的与第二衬底接合的第一衬底的示意图。
图4J是根据本发明的一些实施例的减薄的第一衬底的示意图。
图4K是根据本发明的一些实施例的再分布层和导电衬垫的示意图。
图4L是根据本发明的一些实施例的从第一衬底分割的芯片的示意图。
图4M是根据本发明的一些实施例的沿着划线区域从第一衬底分割的芯片的示意图。
图4N是根据本发明的一些实施例的从第二衬底分离的芯片的示意图。
图4O是根据本发明的一些实施例的通过牺牲材料的去除而从第一衬底分割的芯片的示意图。
图4P是根据本发明的一些实施例的从第二衬底分离的芯片的示意图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间关系描述符可以同样地作出相应的解释。
半导体器件通常包含衬底，并且制造衬底以包括衬底上的若干电路系统。在衬底的制造期间，通过载体晶圆操纵衬底。衬底暂时与载体晶圆接合以有助于衬底的操作。在将衬底与载体晶圆接合之后，通过诸如减薄、光刻、沉积、蚀刻等的若干操作来处理衬底。在必需的工艺完成之后，衬底从载体晶圆分离并且转移以与其他器件或电路系统集成。
由于半导体器件在尺寸上变得越来越小，所以在制造期间衬底需要减薄其厚度。在减薄操作期间，通过诸如研磨的任何合适的操作来去除衬底的一些。通常研磨力用作应用在衬底的表面上方的扭力或剪力以去除衬底的一些，并且因此减小衬底的厚度。然而，衬底是暂时地与载体晶圆结合。在制造之后，衬底容易地从载体晶圆释放。如此，衬底和载体晶圆之间的接合可能不能够抵抗作用在衬底上的研磨力。结果，在减薄操作期间，衬底容易从载体晶圆剥落。衬底将会受损并且将导致半导体器件的失败。
在本发明中，公开了制造半导体结构的方法。提供第一衬底(诸如器件衬底)和第二衬底(诸如载体衬底)。第一衬底或第二衬底设置有粘合剂。在一些实施例中，第一衬底设置有粘合剂，粘合剂包括聚合材料、胶体材料或助粘剂。然后将粘合剂加热并且预固化以部分地固化粘合剂。在预固化之后，通过粘合剂将第一衬底永久地或暂时地与第二衬底接合，并且然后经受第一衬底或第二衬底的减薄。粘合剂可以增强第一衬底和第二衬底之间的粘合以及防止在减薄操作期间第一衬底从第二衬底上剥落，同时在减薄或其他必需的操作之后，第一衬底可以从第二衬底分离。改进接合的质量。此外，要求更小的压力和更短的时间以用于将第一衬底和第二衬底接合。因此，接合更有效并且降低了处理成本。
图1是制造半导体结构的方法100的实施例。方法100包括许多操作(101、102、103、104、105、106、107和108)。方法100包括许多操作，并且描述和说明不是对操作顺序的限制。在一些实施例中，通过方法100形成半导体结构。
在操作101中，如图1A所示，接收或提供第一衬底201。在一些实施例中，第一衬底201包括诸如硅、锗、镓、砷或它们的组合的半导体材料。在一些实施例中，第一衬底201包括第一表面201a和与第一表面201a相对的第二表面201b。在一些实施例中，第一衬底201是器件衬底或器件晶圆(包括其上的若干有源器件或电路系统)。在一些实施例中，第一衬底201是圆形的、四边形的或任何其他合适的形状。在一些实施例中，第一衬底201具有约4英寸、8英寸、12英寸或任何其他合适的尺寸的直径。
在一些实施例中，在第一衬底201的第一表面201a上方设置若干有源器件或电路系统。在一些实施例中，诸如n型金属氧化物半导体(NMOS)、p型金属氧化物半导体(PMOS)器件、晶体管、电容器、电阻器、二极管等的若干有源器件设置在第一衬底201的第一表面201a下、上或上方。在一些实施例中，用于有源器件与其他电组件的电连接的一些电路设置在第一衬底201的第一表面201a上方。在一些实施例中，第一衬底201上形成的电路可以是适用于特定应用的任何类型的电路系统。可以将电路互连以执行一种或多种功能。
在一些实施例中，金属间介电(IMD)层208设置在第一衬底201上方。在一些实施例中，IMD层208包括形成在介电材料中或被介电材料围绕的若干金属结构205。在一些实施例中，金属结构205通过介电材料彼此电隔离。在一些实施例中，金属结构205是配置为接收其他结构的接合衬垫。在一些实施例中，金属结构205包括诸如铜、铝等的导电材料。
在一些实施例中，若干导电凸块202设置在金属结构205上方。在一些实施例中，导电凸块202的顶面202a从IMD层208暴露。在一些实施例中，导电凸块202配置为与其他电路或其他导电结构电连接。在一些实施例中，导电凸块202与金属结构205耦合，使得导电凸块202配置为与外部电路系统接合并且电连接金属结构205与外部电路系统。在一些实施例中，金属结构205是用于接收导电凸块202的接合衬垫。
在一些实施例中，每个导电凸块202都具有小于约1um的高度。在一些实施例中，导电凸块202的高度为约0.5um至约5um。在一些实施例中，每个导电凸块202都具有约2um的截面宽度。在一些实施例中，导电凸块202的宽度为约1um至约5um。在一些实施例中，通过诸如无电镀、电镀等的任何合适的操作形成导电凸块202。在一些实施例中，导电凸块202包括诸如铜、金、镍、焊料等的导电材料。在一些实施例中，导电凸块202可以是任何合适的形状，诸如半球形、圆锥形、圆柱形等。
在操作102中，如图1B所示，粘合剂401设置在第一衬底201上方。在一些实施例中，粘合剂401设置在IMD层208和导电凸块202上方。在一些实施例中，粘合剂401均匀地设置在整个第一衬底201上。在一些实施例中，粘合剂401的厚度为约1um至约100um。在一些实施例中，粘合剂401包括朝向导电凸块202突出的若干突出部401a。在一些实施例中，当导电凸块202从IMD层208突出时，粘合剂401包括远离金属结构205凹进的若干凹槽。在一些实施例中，突出部401a与导电凸块202的顶面202a接触。在一些实施例中，粘合剂401包括诸如聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)等的聚合材料。在一些实施例中，胶体材料或助粘剂设置在IMD层208和粘合剂401之间。在一些实施例中，通过诸如旋涂等的任何合适的操作来设置粘合剂401。
在操作103中，如图1C所示，图案化粘合剂401。在一些实施例中，通过去除粘合剂401的一些部分来图案化粘合剂401，使得从粘合剂401暴露IMD层208的一些部分或一些导电凸块202的顶面202a。在一些实施例中，通过诸如光刻和蚀刻的任何合适的操作来图案化粘合剂401。在一些实施例中，在粘合剂401上方设置图案化的光掩模并且将粘合剂401暴露于电磁辐射。可以通过蚀刻剂去除粘合剂401的未覆盖光掩模的那些部分或粘合剂401的暴露于电磁辐射的部分。因此，形成若干开口401b并且形成具有图案的粘合剂401。在一些实施例中，开口401b是矩形、四边形、多边形或任何其他的形状。在一些实施例中，在第一环境中加热图案化的粘合剂401。在一些实施例中，在约100℃至约400℃的温度下在第一环境中预固化或部分地固化粘合剂401。在一些实施例中，第一环境处于约100℃至约300℃的温度下。
在操作104中，如图1D所示，接收或提供第二衬底301。在一些实施例中，第二衬底301是载体衬底或操纵晶圆(handle wafer，也可称为“处理晶圆”)。在一些实施例中，第二衬底301配置为用于支撑具有很薄的厚度的另一衬底或晶圆。第二衬底301可以提供对另一衬底或晶圆(随后将通过各个操作处理)的机械支撑。在一些实施例中，第二衬底301包括有助于另一衬底或晶圆接收的顶面301a。
在一些实施例中，第二衬底301包括硅、玻璃、陶瓷等。在一些实施例中，第二衬底301是圆形、四边形、多边形或任何其他合适的形状。在一些实施例中，第二衬底301的尺寸和形状与第一衬底201基本相同。在一些实施例中，第二衬底301的直径与第一衬底201的直径基本相同。在一些实施例中，第二衬底301的直径大于第一衬底201的直径。在一些实施例中，第二衬底301的厚度基本上大于第一衬底201的厚度。
在操作105中，如图1E所示，第一衬底201与第二衬底301接合。在一些实施例中，第一衬底201与第二衬底301组装并且集成。在一些实施例中，第一衬底201与第二衬底301暂时地接合。在一些实施例中，通过在第一衬底201上或第二衬底301上施加力F将第一衬底201与第二衬底301接合。力F朝着第二衬底301压第一衬底201或朝着第一衬底201压第二衬底301。在一些实施例中，朝着第二衬底301将力F施加在第一衬底201的第二表面201b上或朝着第一衬底201将该力施加在第二衬底301的底面301b上，使得第一衬底201通过粘合剂401与第二衬底301接合。在一些实施例中，由于开口401b的存在，因此通过粘合剂401将IMD层208的一些与第二衬底301的顶面301a的一些附接。
在一些实施例中，朝着第二衬底301将小于约10,000N(10KN)的力F施加在第一衬底201的第二表面201b上或朝着第一衬底201将该力施加在第二衬底301的底面301b上。第一衬底201和第二衬底301均是具有约4英寸、8英寸、12英寸或其他合适的尺寸的直径的晶圆。在一些实施例中，施加力F的持续时间小于约10分钟。在一些实施例中，持续时间小于约1小时。在一些实施例中，施加力F的持续时间是约5分钟至约30分钟。
在一些实施例中，第一衬底201与第二衬底301接合时，在第二环境中加热粘合剂401。在一些实施例中，在约120℃至约250℃的温度的第二环境中加热粘合剂401。在第一衬底201与第二衬底301接合期间，当在接合之前加热并且预固化粘合剂401，以及在接合之后加热并且后固化该粘合剂时，需要小于约10,000N的力F以施加在第一衬底201或第二衬底301上。在一些实施例中，第一衬底201或第二衬底301的直径为约4英寸、8英寸、12英寸或任何其他合适的尺寸，以及第一衬底201与第二衬底301接合时，需要小于约10,000N的力F以施加在第一衬底201或第二衬底301上。由于在接合之前和之后粘合剂401经受加热，所以第一衬底201或第二衬底301的尺寸较大(诸如约12英寸)同时需要小于约10,000N的力F以用于接合。
在一些实施例中，在第一衬底201与第二衬底301接合之后，在第三环境中加热粘合剂401。在一些实施例中，在约250℃至约400℃的温度的第三环境中加热并且后固化粘合剂401。在一些实施例中，助粘剂设置在第二衬底301和粘合剂401之间，使得在第一衬底201与第二衬底301接合之后，在第三环境中加热并且后固化粘合剂401。如果胶体材料设置在第二衬底301和粘合剂401之间，则可以不需要在接合之后在第三环境中加热粘合剂401。
在操作106中，如图1F所示，减薄第一衬底201。在一些实施例中，从第二表面201b减薄第一衬底的厚度。第二表面201b变为新的第二表面201b'。在一些实施例中，从第二表面201b朝向第一表面201a去除第一衬底201的一部分。在一些实施例中，通过诸如研磨、蚀刻等的任何合适的操作去除第一衬底201的一些。在一些实施例中，在第一衬底201的第二表面201b上方施加扭力或剪力以去除第一衬底201的一部分。在一些实施例中，在减薄操作之后，第一衬底201的厚度减小至小于约25um。在一些实施例中，第一衬底201的厚度减小至约20um至约100um。在一些实施例中，诸如再分布层(RDL)、导电衬垫的若干导电结构形成在第一衬底201的第二表面201b'上方。
在一些实施例中，与第二衬底301集成的第一衬底201经受减薄操作。在减薄操作时，通过粘合剂401将第一衬底201暂时地与第二衬底301接合。在一些实施例中，通过机械研磨操作来减薄第一衬底201。例如，研磨机用于去除第一衬底201的一些或全部。在一些实施例中，在第二表面201b上方施加研磨扭力或剪力以去除第一衬底201的一些。在一些实施例中，研磨扭力基本上小于IMD层208与第二衬底301之间的接合力。在一些实施例中，通过粘合剂401提供接合力。在一些实施例中，接合力能够抵抗研磨扭力，使得在减薄操作时，第一衬底201不会从第二衬底301脱离。
在操作107中，如图1G所示，分割芯片601。在一些实施例中，通过沿着划线区域209切割来分割芯片601。通过诸如机械或激光切割等的任何合适的操作在划线区域209处切割第一衬底201、IMD层208、粘合剂401和第二衬底301的一部分。在一些实施例中，通过诸如机械或激光刀片的任何合适的方法来执行切割。
在操作108中，如图1H所示，芯片601从第二衬底301分离。在一些实施例中，通过静电力从第二衬底吸取芯片601，使得芯片601从第二衬底301脱离。在一些实施例中，IMD层208与粘合剂401之间的接合力基本上小于拾取芯片601的力(如，静电力)，并且因此，芯片601或第一衬底201可以从第二衬底301分离。
图2是制造半导体结构的方法100的实施例。方法500包括许多操作(501、502、503、504、505、506、507和508)。方法500包括许多操作，并且描述和说明不是对于操作顺序的限制。在一些实施例中，通过方法500形成半导体结构。
在操作501中，如图2A所示，接收或提供第一衬底201。操作501类似于操作101。在操作502中，如图2B所示，接收或提供第二衬底301。操作502类似于操作104。在操作503中，如图2C所示，粘合剂401设置在第二衬底301上方。在一些实施例中，粘合剂401设置在第二衬底301的顶面301a上方。在一些实施例中，粘合剂401包括聚合材料，诸如聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)等。在一些实施例中，胶体材料或助粘剂设置在第二衬底301与粘合剂401之间。在一些实施例中，通过诸如旋涂等的任何合适的操作来设置粘合剂401。
在操作504中，如图2D所示，图案化粘合剂401。在一些实施例中，通过去除粘合剂401的一些部分来图案化粘合剂401，使得从粘合剂401暴露第二衬底301的一些部分。在一些实施例中，通过诸如光刻和蚀刻的任何合适的操作来图案化粘合剂401。在一些实施例中，在粘合剂401上方设置图案化的光掩模，并且将粘合剂401暴露于电磁辐射。可以通过蚀刻剂去除粘合剂401的未覆盖光掩模的部分或粘合剂401的暴露于电磁辐射的部分。因此，形成若干开口401b并且形成具有图案的粘合剂401。在一些实施例中，在第一环境中加热图案化的粘合剂401。在一些实施例中，在约100℃至约400℃的温度下的第一环境中预固化并且部分地固化粘合剂401。在一些实施例中，第一环境处于约100℃至约300℃的温度下。
在操作505中，如图2E所示，第一衬底201与第二衬底301接合。操作505类似于操作105。在操作506中，如图2F所示，减薄第一衬底201。操作506类似于操作106。在操作507中，如图2G所示，分割芯片601。操作507类似于操作107。在操作508中，如图2H所示，将芯片601从第二衬底301分离。操作508类似于操作108。
图3是制造半导体结构的方法700的实施例。方法700包括许多操作(701、702、703、704、705和706)。方法700包括许多操作，并且描述和说明不是对于操作顺序的限制。在一些实施例中，通过方法700形成半导体结构。
在操作701中，如图3A所示，接收或提供第一衬底201。在一些实施例中，第一衬底201包括诸如硅、锗、镓、砷或它们的组合的半导体材料。在一些实施例中，第一衬底201包括第一表面201a和与第一表面201a相对的第二表面201b。在一些实施例中，第一衬底201是器件衬底或器件晶圆(包括其上的若干有源器件或电路系统)。在一些实施例中，第一衬底201是圆形的、四边形的或任何其他合适的形状。在一些实施例中，第一衬底201具有约4英寸、8英寸、12英寸或任何其他合适的尺寸的直径。
在一些实施例中，在第一衬底201的第一表面201a上方或下设置若干有源器件或电路系统。在一些实施例中，诸如n型金属氧化物半导体(NMOS)、p型金属氧化物半导体(PMOS)器件、晶体管、电容器、电阻器、二极管等的若干有源器件设置在第一衬底201的第一表面201a下、上或上方。在一些实施例中，用于有源器件和其他电组件的电连接的一些电路设置在第一衬底201的第一表面201a上方。在一些实施例中，第一衬底201上形成的电路可以是适用于特定应用的任何类型的电路系统。可以将电路互连以执行一种或多种功能。
在一些实施例中，若干金属结构205设置在第一衬底201的第一表面201a上方。在一些实施例中，金属结构205是配置为接收其他导电结构的接合衬垫。在一些实施例中，金属结构205包括诸如铜、铝、金等的导电材料。
在一些实施例中，若干导电凸块202设置在第一衬底201的第一表面201a上方。在一些实施例中，导电凸块202设置在金属结构205上方。在一些实施例中，导电凸块202配置为与其他电路或其他导电结构电连接。在一些实施例中，导电凸块202与金属结构205耦合并且电连接。在一些实施例中，导电凸块202配置为与外部电路系统接合并且电连接金属结构205与外部电路系统。
在一些实施例中，每个导电凸块202都具有小于约1um的高度。在一些实施例中，导电凸块202的高度为约0.5um至约5um。在一些实施例中，每个导电凸块202都具有约2um的截面宽度。在一些实施例中，导电凸块202的宽度为约1um至约5um。在一些实施例中，通过诸如无电镀、电镀等的任何合适的操作形成导电凸块202。在一些实施例中，导电凸块202包括诸如铜、金、镍、焊料等的导电材料。在一些实施例中，导电凸块202可以是任何合适的形状，诸如半球形、圆锥形、圆柱形等。
在操作702中，如图3B所示，接收或提供第二衬底301。在一些实施例中，第二衬底301是载体衬底或操纵晶圆。在一些实施例中，第二衬底301配置为用于支撑具有较小的厚度的另一衬底或晶圆。第二衬底301可以提供对另一衬底或晶圆(随后将通过各个操作处理)的机械支撑。在一些实施例中，第二衬底301包括有助于接收另一衬底或晶圆的顶面301a。
在一些实施例中，第二衬底301包括硅、玻璃、陶瓷等。在一些实施例中，第二衬底301是圆形、四边形、多边形或任何其他合适的形状。在一些实施例中，第二衬底301的尺寸和形状与第一衬底201基本相同。在一些实施例中，第二衬底301的直径与第一衬底201的直径基本相同。在一些实施例中，第二衬底301的直径大于第一衬底201的直径。在一些实施例中，第二衬底301的厚度基本上大于第一衬底201的厚度。
在操作703中，如图3C和图3D所示，粘合剂401设置在第一衬底201或第二衬底301上方。在一些实施例中，如图3C所示，粘合剂401设置在第一衬底201的第一表面201a上方。在一些实施例中，粘合剂401围绕导电凸块202。在一些实施例中，粘合剂401均匀地设置在整个第一衬底201上。在一些实施例中，粘合剂401的厚度为约1um至约100um。在一些实施例中，粘合剂401包括诸如聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)等的聚合材料。在一些实施例中，胶体材料或助粘剂设置在粘合剂401与第一衬底201之间。在一些实施例中，通过诸如旋涂等的任何合适的操作将粘合剂401设置第一衬底201上方。
在一些实施例中，如图3D所示，粘合剂401设置在第二衬底301上方。在一些实施例中，粘合剂401设置在第二衬底301的顶面301a上方。粘合剂401均匀地设置在整个第二衬底301上。在一些实施例中，粘合剂401的厚度为约1um至约100um。在一些实施例中，粘合剂401包括诸如聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)等的聚合材料。在一些实施例中，胶体材料或助粘剂设置在粘合剂401与第二衬底301之间。在一些实施例中，通过诸如旋涂等的任何合适的操作将粘合剂401设置第二衬底301上方。
在一些实施例中，将粘合剂设置在第一衬底201或第二衬底301上方之后，在第一环境中加热粘合剂401。在一些实施例中，在第一环境中加热设置在第一衬底201或第二衬底301上方的粘合剂401。在一些实施例中，在第一环境下预固化或部分地固化粘合剂401。在一些实施例中，第一环境处于约100℃至约300℃的温度下。在一些实施例中，第一环境处于约100℃至约400℃的温度下。
在操作704中，如图3E所示，通过粘合剂401将第一衬底201与第二衬底301接合。在一些实施例中，倒置第一衬底201并且与第二衬底301接合。在一些实施例中，组装并且集成第一衬底201与第二衬底301。在一些实施例中，第一衬底201与第二衬底301永久地接合。
在一些实施例中，通过在第一衬底201或第二衬底301上施加力F将第一衬底201与第二衬底301接合。力F朝着第二衬底301压第一衬底201或朝着第一衬底201压第二衬底301。在一些实施例中，朝着第二衬底301将力F施加在第一衬底201的第二表面201b上或朝着第一衬底201将该力施加在第二衬底301的底面301b上，使得通过粘合剂401将第一衬底201与第二衬底301接合。
在一些实施例中，朝着第二衬底301将小于约10,000N(10KN)的力F施加在第一衬底201的第二表面201b上或朝着第一衬底201将该力施加在第二衬底301的底面301b上。在一些实施例中，第一衬底201和第二衬底301均是分别具有约4英寸、8英寸、12英寸或其他合适的尺寸的直径的晶圆。
在一些实施例中，施加力F的持续时间小于约10分钟。在一些实施例中，施加力F的持续时间是约5分钟至约30分钟。在一些实施例中，持续时间小于约1小时。在一些实施例中，第一衬底201与第二衬底301接合时，在第二环境中加热粘合剂401。在一些实施例中，在约120℃至约250℃的温度的第二环境中加热粘合剂401。
在第一衬底201与第二衬底301接合期间，在接合之前加热并且预固化粘合剂401，以及在接合之后加热并且后固化该粘合剂时，需要小于约10,000N的力F以施加在第一衬底201或第二衬底301上。在一些实施例中，第一衬底201或第二衬底301的直径为约12英寸，并且第一衬底201与第二衬底301接合时，需要小于约10,000N的力F以施加在第一衬底201或第二衬底301上。由于在接合之前和之后粘合剂401经受加热，所以第一衬底201或第二衬底301的尺寸较大(约12英寸)同时需要小于约10,000N的力F以用于接合。
在一些实施例中，在第一衬底201与第二衬底301接合之后，在第三环境中加热粘合剂401以凝固粘合剂401。在一些实施例中，在约250℃至约400℃的温度的第三环境中加热并且后固化粘合剂401。在一些实施例中，助粘剂设置在第二衬底301与粘合剂401之间或设置在第一衬底201与粘合剂401之间，并且因此，在第一衬底201与第二衬底301接合之后，在第三环境中后固化粘合剂401。如果胶体材料设置在第二衬底与粘合剂401之间或设置在第一衬底201与粘合剂401之间，则可以不需要在接合之后加热粘合剂401。
在操作705中，如图3F所示，减薄第一衬底201或第二衬底301。在一些实施例中，从第二表面201b朝向第一表面201a减薄第一衬底201的厚度，或从第二衬底301的底面301b朝向顶面301a减薄第二衬底301的厚度。在一些实施例中，第二表面201b变为新的第二表面201b'。在一些实施例中，从第二表面201b去除第一衬底201的一部分。在一些实施例中，通过诸如研磨、蚀刻等的任何合适的操作去除第一衬底201的一些或第二衬底301的一些。在一些实施例中，在第一衬底201的第二表面201b上方或第二衬底301的底面301b上方施加扭力或剪力以去除第一衬底201的一部分或第二衬底301的一部分。在一些实施例中，在减薄操作之后，第一衬底201的厚度减小至小于约25um。在一些实施例中，在减薄操作之后，第一衬底201的厚度减小至约20um至约100um。
在操作706中，如图3G所示，分割芯片601。在一些实施例中，通过沿着划线区域209切割第一衬底201来分割芯片601。在一些实施例中，穿过第一衬底和粘合剂401的一部分，在到达第二衬底301的顶面301a之前，从第二表面201b'部分地切割第一衬底201。在一些实施例中，穿过第一衬底201、粘合剂401和部分第二衬底301切割第一衬底201。在一些实施例中，通过诸如机械切割、激光切割等的任何合适的操作来切割第一衬底201。在一些实施例中，通过诸如机械或激光刀片来执行第一衬底201的切割。
图4是制造半导体结构的方法900的实施例。方法900包括许多操作(901、902、903、904、905、906、907、908、909和910)。方法900包括许多操作，并且描述和说明不是对于操作顺序的限制。在一些实施例中，通过方法900形成半导体结构。
在操作901中，如图4A所示，接收或提供第一衬底201。在一些实施例中，第一衬底201包括诸如硅、锗、镓、砷或它们的组合的半导体材料。在一些实施例中，第一衬底201包括第一表面201a和与第一表面201a相对的第二表面201b。在一些实施例中，第一衬底201是器件衬底或器件晶圆(包括其上的若干有源器件或电路系统)。在一些实施例中，第一衬底201是圆形的、四边形的或任何其他合适的形状。在一些实施例中，第一衬底201具有约4英寸、8英寸、12英寸或任何其他合适的尺寸的直径。
在一些实施例中，保护层213设置在第一衬底201的第一表面201a上方。在一些实施例中，保护层213配置为保护第一衬底201或设置在第一衬底201上方或下的其他组件在随后的蚀刻操作期间免于被诸如氢氟(HF)酸蒸汽的蚀刻剂去除。在一些实施例中，保护层213包括氧化铝(Al2O3)。
在一些实施例中，若干金属结构205设置在第一衬底201的第一表面201a上方。在一些实施例中，金属结构205设置在保护层213上方。在一些实施例中，金属结构205是配置为接收其他导电结构的接合衬垫。在一些实施例中，金属结构205包括诸如铜、铝、金等的导电材料。
在一些实施例中，若干导电凸块202设置在第一衬底201的第一表面201a上方。在一些实施例中，导电凸块202设置在金属结构205上方。在一些实施例中，导电凸块202配置为与其他电路或其他导电结构电连接。在一些实施例中，导电凸块202与金属结构205耦合并且电连接。在一些实施例中，导电凸块202配置为与外部电路系统接合并且电连接金属结构205与外部电路系统。
在一些实施例中，每个导电凸块202都具有小于约1um的高度。在一些实施例中，导电凸块202的高度为约0.5um至约5um。在一些实施例中，每个导电凸块202都具有约2um的截面宽度。在一些实施例中，导电凸块202的宽度为约1um至约5um。在一些实施例中，通过诸如无电镀、电镀等的任何合适的操作形成导电凸块202。在一些实施例中，导电凸块202包括诸如铜、金、镍、焊料等的导电材料。在一些实施例中，导电凸块202可以是任何合适的形状，诸如半球形、圆锥形、圆柱形等。
在操作902中，如图4B所示，牺牲材料204设置在第一衬底201上方。在一些实施例中，牺牲材料204设置在保护层213上方并且围绕导电凸块202和金属结构205。在一些实施例中，牺牲材料204覆盖导电凸块202的顶面202a。在一些实施例中，从牺牲材料204暴露导电凸块202的顶面202a。在一些实施例中，牺牲材料204包括诸如氧化物、氧化硅、原硅酸四乙酯(TEOS)等的介电材料。在一些实施例中，通过诸如汽相沉积、旋涂、溅射等的任何合适的操作来设置牺牲材料204。
在操作903中，如图4C所示，接收或提供第二衬底301。在一些实施例中，第二衬底301是载体衬底或操纵晶圆。在一些实施例中，第二衬底301配置为用于支撑具有较小的厚度的另一衬底或晶圆。第二衬底301可以提供对另一衬底或晶圆(随后将通过各个操作处理)的机械支撑。在一些实施例中，第二衬底301包括有助于接收另一衬底或晶圆的顶面301a。
在一些实施例中，第二衬底301包括硅、玻璃、陶瓷等。在一些实施例中，第二衬底301是圆形、四边形、多边形或任何其他合适的形状。在一些实施例中，第二衬底301的尺寸和形状与第一衬底201基本相同。在一些实施例中，第二衬底301的直径与第一衬底201的直径基本相同。在一些实施例中，第二衬底301的直径大于第一衬底201的直径。在一些实施例中，第二衬底301的厚度基本上大于第一衬底201的厚度。
在操作904中，如图4D和图4E所示，粘合剂401设置在第一衬底201或第二衬底301上方。在一些实施例中，如图4D所示，粘合剂401设置在第一衬底201的第一表面201a上方。在一些实施例中，粘合剂401均匀地设置在整个第一衬底201上。在一些实施例中，粘合剂401的厚度为约1um至约100um。在一些实施例中，粘合剂401包括诸如聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)等的聚合材料。在一些实施例中，胶体材料或助粘剂设置在粘合剂401与第一衬底201之间。在一些实施例中，通过诸如旋涂等的任何合适的操作将粘合剂401设置在第一衬底201上方。
在一些实施例中，如图4E所示，粘合剂401设置在第二衬底301上方。在一些实施例中，粘合剂401设置在第二衬底301的顶面301a上方。在一些实施例中，粘合剂401均匀地设置在整个第二衬底301上。在一些实施例中，粘合剂401的厚度为约1um至约100um。在一些实施例中，粘合剂401包括诸如聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)等的聚合材料。在一些实施例中，胶体材料或助粘剂设置在粘合剂401与第二衬底301之间。在一些实施例中，通过诸如旋涂等的任何合适的操作将粘合剂401设置在第二衬底301上方。
在操作905中，如图4F、图4G和图4H所示，图案化粘合剂401。在一些实施例中，如图4F所示，通过去除粘合剂401的一些部分来图案化粘合剂401，使得从粘合剂401暴露牺牲材料204的一些或导电凸块202的顶面202a的一些。在一些实施例中，如图4G所示，图案化粘合剂401以暴露第二衬底301的一些。在一些实施例中，通过诸如光刻和蚀刻的任何合适的操作来图案化粘合剂401。在一些实施例中，在粘合剂401上方设置图案化的光掩模并且将粘合剂401暴露于电磁辐射。可以通过蚀刻剂去除将粘合剂401的未覆盖光掩模的部分或粘合剂401的暴露于电磁辐射的部分。因此，形成若干开口401b并且形成具有图案的粘合剂401。在一些实施例中，如图4H所示，可以将粘合剂401图案化为任何合适的尺寸或形状。在一些实施例中，开口401b是矩形、四边形、多边形或任何其他的形状。
在一些实施例中，在第一环境中加热粘合剂401。在一些实施例中，在第一环境中加热设置在第一衬底201或第二衬底301上方的粘合剂401。在一些实施例中，在第一环境下预固化或部分地固化粘合剂401。在一些实施例中，第一环境处于约100℃至约300℃的温度下。在一些实施例中，第一环境处于约100℃至约400℃的温度下。
在操作906中，如图4I所示，通过粘合剂401将第一衬底201与第二衬底301接合。在一些实施例中，第一衬底201与第二衬底301暂时地接合。在一些实施例中，倒置第一衬底201并且与第二衬底301接合。在一些实施例中，通过在第一衬底201或第二衬底301上施加力F将第一衬底201与第二衬底301接合。力F朝着第二衬底301压第一衬底201或朝着第一衬底201压第二衬底301。在一些实施例中，朝着第二衬底301将力F施加在第一衬底201的第二表面201b上或朝着第一衬底201将该力施加在第二衬底301的底面301b上，使得通过粘合剂401将第一衬底201与第二衬底301接合。
在一些实施例中，朝着第二衬底301将小于约10,000N(10KN)的力F施加在第一衬底201的第二表面201b上或朝着第一衬底201将该力施加在第二衬底301的底面301b上。在一些实施例中，第一衬底201和第二衬底301均是分别具有约4英寸、8英寸、12英寸或其他合适的尺寸的直径的晶圆。
在一些实施例中，施加力F的持续时间小于约10分钟。在一些实施例中，施加力F的持续时间是约5分钟至约30分钟。在一些实施例中，持续时间小于约1小时。在一些实施例中，第一衬底201与第二衬底301接合时，在第二环境中加热粘合剂401。在一些实施例中，在约120℃至约250℃的温度的第二环境中加热粘合剂401。
在第一衬底201与第二衬底301接合期间，在接合之前加热并且预固化粘合剂401，以及在接合之后加热并且后固化该粘合剂时，需要小于约10,000N的力F以施加在第一衬底201或第二衬底301上。在一些实施例中，第一衬底201或第二衬底301的直径为约12英寸，并且第一衬底201与第二衬底301接合时，需要小于约10,000N的力F以施加在第一衬底201或第二衬底301上。由于在接合之前和之后粘合剂401经受加热，所以第一衬底201或第二衬底301的尺寸较大(诸如约12英寸)同时需要小于约10,000N的力F以用于接合。
在一些实施例中，在第一衬底201与第二衬底301接合之后，在第三环境中加热粘合剂401以凝固粘合剂401。在一些实施例中，在约250℃至约400℃的温度的第三环境中加热并且后固化粘合剂401。在一些实施例中，助粘剂设置在第二衬底与粘合剂401之间或设置在牺牲材料204与粘合剂401之间，并且因此，在第一衬底201与第二衬底301接合之后，在第三环境中后固化粘合剂401。如果胶体材料设置在第二衬底与粘合剂401之间或设置在牺牲材料204与粘合剂401之间，则可以不需要在接合之后加热粘合剂401。
在操作907中，如图4J所示，减薄第一衬底201或第二衬底301。在一些实施例中，从第二表面201b减薄第一衬底的厚度。第二表面201b变为新的第二表面201b'。在一些实施例中，从第二表面201b朝向第一表面201a去除第一衬底201的一部分。在一些实施例中，通过诸如研磨、蚀刻等的任何合适的操作去除第一衬底201的一些。在一些实施例中，在第一衬底201的第二表面201b上方施加扭力或剪力以去除第一衬底201的一部分。在一些实施例中，在减薄操作之后，第一衬底201的厚度减小至小于约25um。在一些实施例中，在减薄操作之后，第一衬底201的厚度减小至约20um至约100um。在一些实施例中，从第二衬底301的底面301b朝向顶面301a减薄第二衬底301的厚度。在一些实施例中，在第二衬底301的底面301b上方施加扭力和剪力以去除第二衬底301的一部分。
在一些实施例中，与第二衬底301集成的第一衬底201经受减薄操作。减薄操作时，通过粘合剂401将第一衬底201暂时地与第二衬底301接合。在一些实施例中，通过机械研磨操作来减薄第一衬底201。例如，使用研磨机去除第一衬底201的一些。在一些实施例中，在第二表面201b上方施加研磨扭力或剪力以去除第一衬底201的一些。在一些实施例中，研磨扭力基本上小于牺牲材料204与第二衬底301之间的接合力。在一些实施例中，通过粘合剂401提供接合力。在一些实施例中，接合力能够抵抗研磨扭力，使得在减薄操作时，第一衬底201和牺牲材料204不会从第二衬底301脱离。
在操作908中，如图4K所示，在第一衬底201的第二表面201b'上方形成再分布层(RDL)210、导电衬垫211和钝化物212。在一些实施例中，在第二表面201b'上方形成RDL 210和导电衬垫211。在一些实施例中，RDL210从终端到导电衬垫211重布线第一衬底201中的电路的路径。在一些实施例中，导电衬垫211配置为接收诸如金属线、接合引线、导电凸块等的其他导电结构。在一些实施例中，RDL 210和导电衬垫211包括诸如金、银、铜、镍、钨、铝、钯和或它们的合金的导电材料。在一些实施例中，通过诸如电镀的任何合适的操作来形成RDL 210和导电衬垫211。在一些实施例中，钝化物212设置在第二表面201b'上方以覆盖RDL 210和部分导电衬垫211。在一些实施例中，从钝化物212部分地暴露导电衬垫211。在一些实施例中，钝化物212包括诸如氧化硅、氮氧化硅、氮化硅等的介电材料。
在操作909中，如图4L、图4M和图4N所示，分割芯片601。在一些实施例中，如图4L所示，通过形成通孔203来分割芯片601。在一些实施例中，通孔203从第一衬底201部分地切割芯片601。在一些实施例中，通孔203穿过钝化物212、第一衬底201、保护层213和牺牲材料204。在一些实施例中，通孔203从钝化物朝向粘合剂401延伸。在一些实施例中，通孔203是硅贯通孔(TSV)。在一些实施例中，通过诸如光刻、蚀刻等的任何合适的操作来形成通孔203。
在一些实施例中，如图4M所示，通过沿着划线区域209切割来分割芯片601。在一些实施例中，通过切穿钝化物212、第一衬底201、保护层213、牺牲材料204、粘合剂401和部分第二衬底301来分割芯片601。在一些实施例中，通过形成沟槽或通过在划线区域209处切割来分割芯片601。在一些实施例中，通过诸如机械或激光刀片的任何合适的方法来在划线区域209处执行切割。
在操作910中，如图4N、图4O和图4P所示，从第二衬底301分离芯片601。在如图4M所示的分割操作之后，如图4N所示，芯片601从第二衬底301分离并且脱离。在一些实施例中，通过静电力从第二衬底301吸取芯片601，使得芯片601从第二衬底301脱离。在一些实施例中，粘合剂401与牺牲材料204之间的接合力基本上小于拾取芯片601的力(如，静电力)，并且因此，芯片601可以从粘合剂401或第二衬底301分离。
在如图4L所示的分割操作之后，如图4O所示，去除牺牲材料204，以及然后如图4P所示，芯片601从第二衬底301分离并且脱离。在一些实施例中，通过通孔203去除牺牲材料204。在一些实施例中，通过诸如蚀刻的任何合适的操作来去除牺牲材料204。在一些实施例中，在去除牺牲材料204之后，导电凸块202将芯片601支撑在粘合剂401上方或上。在一些实施例中，导电凸块202的顶面202a的一些与粘合剂401耦合。在一些实施例中，通过静电力从第二衬底吸取芯片601，使得芯片601从第二衬底301脱离。在一些实施例中，粘合剂401与牺牲材料204之间的接合力基本上小于拾取芯片601的力(如，静电力)，并且因此，芯片601可以从粘合剂401或第二衬底301分离。
在本发明中，公开了制造半导体结构的改进的方法。第一衬底(诸如器件衬底)或第二衬底(诸如载体衬底)设置有粘合剂。在将第一衬底与第二衬底接合之前，预固化或部分地固化粘合剂。接合时还加热粘合剂。在接合之后，后固化粘合剂。这样的工艺提供了第一衬底与第二衬底的永久或暂时的接合，以及这样的接合可以抵抗减薄操作时的减薄或研磨力并且可以防止减薄操作期间的第一衬底从第二衬底剥落。在减薄操作之后，第一衬底容易从第二衬底分离。此外，接合操作更加有效，需要较小的挤压力和更短的时间以用于将第一衬底与第二衬底的接合。
在一些实施例中，制造半导体结构的方法，包括：接收第一衬底，第一衬底包括第一表面、与第一表面相对的第二表面以及设置在第一表面上方的多个导电凸块；接收第二衬底；在第一衬底或第二衬底上方设置粘合剂；在第一环境中加热粘合剂；通过在第一衬底或第二衬底上施加小于约10,000N的力并且在第二环境中加热粘合剂来将第一衬底与第二衬底接合；以及从第二表面减薄第一衬底的厚度。
在一些实施例中，第一环境处于约100℃至约300℃的温度下。在一些实施例中，第二环境处于约120℃至约250℃的温度下。在一些实施例中，方法还包括：在将第一衬底与第二衬底接合之后，在第三环境中加热粘合剂，并且其中，第三环境处于约250℃至约400℃的温度下。在一些实施例中，将第一衬底与第二衬底接合包括：组装并且集成第一衬底与第二衬底，并且减薄第一衬底的厚度包括减薄与第二衬底集成的第一衬底。在一些实施例中，施加力的持续时间小于约10分钟。在一些实施例中，减薄第一衬底的厚度包括：从第二表面朝向第一表面去除第一衬底的一些，或将第一衬底的厚度减小至约20um至约100um。在一些实施例中，多个导电凸块被粘合剂或设置在第一衬底与粘合剂之间的牺牲材料围绕。
在一些实施例中，制造半导体结构的方法，包括：接收第一衬底，第一衬底包括第一表面、与第一表面相对的第二表面、设置在第一表面上方的保护层以及设置在保护层上方的多个导电凸块；在保护层上方设置牺牲材料以围绕多个导电凸块；接收第二衬底；在第一衬底或第二衬底上方设置粘合剂；图案化粘合剂；在第一环境中加热粘合剂；通过粘合剂以及在第二环境中加热粘合剂来将第一衬底与第二衬底接合；减薄第一衬底的厚度或第二衬底的厚度；从第一衬底分割多个芯片；以及将多个芯片中的一个从第二衬底分离。
在一些实施例中，粘合剂包括聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)、胶体材料或助粘剂。在一些实施例中，分割多个芯片包括：沿着划线区域切割穿过第一衬底、保护层、牺牲材料、粘合剂和部分第二衬底。在一些实施例中，图案化粘合剂包括：形成多个开口以暴露牺牲材料的一些或导电凸块的一些。在一些实施例中，图案化粘合剂包括：形成多个开口以暴露第二衬底的一些。在一些实施例中，图案化粘合剂包括：形成矩形、四边形或多边形的多个开口。在一些实施例中，方法包括：在第一衬底的第二表面上方形成再分布层(RDL)或导电衬垫。在一些实施例中，将多个芯片中的一个分离包括：通过静电力从第二衬底吸取多个芯片中的一个。在一些实施例中，粘合剂均匀地设置在整个第一衬底和第二衬底上。在一些实施例中，第一衬底或第二衬底具有约12英寸的直径。
在一些实施例中，制造半导体结构的方法，包括：接收第一衬底，第一衬底包括第一表面以及与第一表面相对的第二表面；接收第二衬底；在第一衬底或第二衬底上方设置粘合剂；图案化粘合剂；通过粘合剂将第一衬底与第二衬底接合；从第二表面去除第一衬底的一些部分。
在一些实施例中，去除第一衬底的一些部分包括：在第二表面上方施加研磨扭力，以及研磨扭力基本上小于第二衬底与第一衬底之间的接合力。
本发明的实施例提供了一种制造半导体结构的方法，包括：接收第一衬底，所述第一衬底包括第一表面、与所述第一表面相对的第二表面以及设置在所述第一表面上方的多个导电凸块；接收第二衬底；在所述第一衬底或所述第二衬底上方设置粘合剂；在第一环境中加热所述粘合剂；通过在所述第一衬底或所述第二衬底上施加小于约10,000N的力以及在第二环境中加热所述粘合剂来将所述第一衬底与所述第二衬底接合；以及从所述第二表面减薄所述第一衬底的厚度。
根据本发明的一个实施例，其中，所述第一环境处于约100℃至约300℃的温度下。
根据本发明的一个实施例，其中，所述第二环境处于约120℃至约250℃的温度下。
根据本发明的一个实施例，还包括：所述第一衬底与所述第二衬底接合之后，在第三环境中加热所述粘合剂，并且其中，所述第三环境处于约250℃至约400℃的温度下。
根据本发明的一个实施例，其中，将所述第一衬底与所述第二衬底接合包括：组装并且集成所述第一衬底与所述第二衬底，并且减薄所述第一衬底的厚度包括：减薄与所述第二衬底集成的第一衬底。
根据本发明的一个实施例，其中，施加所述力的持续时间小于约10分钟。
根据本发明的一个实施例，其中，减薄所述第一衬底的厚度包括：从所述第二表面朝向所述第一表面去除所述第一衬底的一些，或将所述第一衬底的厚度减小至约20um至约100um。
根据本发明的一个实施例，其中，所述多个导电凸块被所述粘合剂或设置在所述第一衬底与所述粘合剂之间的牺牲材料围绕。
本发明的实施例还提供了一种制造半导体结构的方法，包括：接收第一衬底，所述第一衬底包括第一表面、与所述第一表面相对的第二表面、设置在所述第一表面上方的保护层以及设置在所述保护层上方的多个导电凸块；在所述保护层上方设置牺牲材料以围绕所述多个导电凸块；接收第二衬底；在所述第一衬底或所述第二衬底上方设置粘合剂；图案化所述粘合剂；在第一环境中加热所述粘合剂；通过所述粘合剂以及在第二环境中加热所述粘合剂来将所述第一衬底与所述第二衬底接合；减薄所述第一衬底的厚度或所述第二衬底的厚度；从所述第一衬底分割多个芯片；以及从所述第二衬底分离所述多个芯片中的一个。
根据本发明的一个实施例，其中，所述粘合剂包括聚合物、聚酰亚胺(PI)、苯并环丁烯(BCB)、胶体材料或助粘剂。
根据本发明的一个实施例，其中，分割所述多个芯片包括：沿着划线区域切割穿过所述第一衬底、所述保护层、所述牺牲材料、所述粘合剂和部分所述第二衬底。
根据本发明的一个实施例，其中，图案化所述粘合剂包括：形成多个开口以暴露所述牺牲材料的一些或所述导电凸块的一些。
根据本发明的一个实施例，其中，图案化所述粘合剂包括：形成多个开口以暴露所述第二衬底的一些。
根据本发明的一个实施例，其中，图案化所述粘合剂包括：形成矩形、四边形或多边形的多个开口。
根据本发明的一个实施例，还包括：在所述第一衬底的第二表面上方形成再分布层(RDL)或导电衬垫。
根据本发明的一个实施例，其中，分离所述多个芯片中的一个包括：通过静电力从所述第二衬底吸取所述多个芯片中的一个。
根据本发明的一个实施例，其中，所述粘合剂均匀地设置在整个所述第一衬底和所述第二衬底上。
根据本发明的一个实施例，其中，所述第一衬底或所述第二衬底具有约12英寸的直径。
本发明的实施例还提供了一种制造半导体结构的方法，包括：接收第一衬底，所述第一衬底包括第一表面和与所述第一表面相对的第二表面；接收第二衬底；在所述第一衬底或所述第二衬底上方设置粘合剂；图案化所述粘合剂；通过所述粘合剂将所述第一衬底与所述第二衬底接合；以及从所述第二表面去除所述第一衬底的一些部分。
根据本发明的一个实施例，其中，去除所述第一衬底的一些部分包括：在所述第二表面上方施加研磨扭力，并且所述研磨扭力基本上小于所述第二衬底与所述第一衬底之间的接合力。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体结构的方法，包括：
接收第一衬底，所述第一衬底包括第一表面、与所述第一表面相对的第二表面以及设置在所述第一表面上方的多个导电凸块；
接收第二衬底；
在所述第一衬底或所述第二衬底上方设置粘合剂；
在第一环境中加热所述粘合剂；
通过在所述第一衬底或所述第二衬底上施加小于约10,000N的力以及在第二环境中加热所述粘合剂来将所述第一衬底与所述第二衬底接合；以及
从所述第二表面减薄所述第一衬底的厚度。
2.根据权利要求1所述的方法，其中，所述第一环境处于约100℃至约300℃的温度下。
3.根据权利要求1所述的方法，其中，所述第二环境处于约120℃至约250℃的温度下。
4.根据权利要求1所述的方法，还包括：所述第一衬底与所述第二衬底接合之后，在第三环境中加热所述粘合剂，并且其中，所述第三环境处于约250℃至约400℃的温度下。
5.根据权利要求1所述的方法，其中，将所述第一衬底与所述第二衬底接合包括：组装并且集成所述第一衬底与所述第二衬底，并且减薄所述第一衬底的厚度包括：减薄与所述第二衬底集成的第一衬底。
6.根据权利要求1所述的方法，其中，施加所述力的持续时间小于约10分钟。
7.根据权利要求1所述的方法，其中，减薄所述第一衬底的厚度包括：从所述第二表面朝向所述第一表面去除所述第一衬底的一些，或将所述第一衬底的厚度减小至约20um至约100um。
8.根据权利要求1所述的方法，其中，所述多个导电凸块被所述粘合剂或设置在所述第一衬底与所述粘合剂之间的牺牲材料围绕。
9.一种制造半导体结构的方法，包括：
接收第一衬底，所述第一衬底包括第一表面、与所述第一表面相对的第二表面、设置在所述第一表面上方的保护层以及设置在所述保护层上方的多个导电凸块；
在所述保护层上方设置牺牲材料以围绕所述多个导电凸块；
接收第二衬底；
在所述第一衬底或所述第二衬底上方设置粘合剂；
图案化所述粘合剂；
在第一环境中加热所述粘合剂；
通过所述粘合剂以及在第二环境中加热所述粘合剂来将所述第一衬底与所述第二衬底接合；
减薄所述第一衬底的厚度或所述第二衬底的厚度；
从所述第一衬底分割多个芯片；以及
从所述第二衬底分离所述多个芯片中的一个。
10.一种制造半导体结构的方法，包括：
接收第一衬底，所述第一衬底包括第一表面和与所述第一表面相对的第二表面；
接收第二衬底；
在所述第一衬底或所述第二衬底上方设置粘合剂；
图案化所述粘合剂；
通过所述粘合剂将所述第一衬底与所述第二衬底接合；以及
从所述第二表面去除所述第一衬底的一些部分。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9799625B2 (en) * 2015-06-12 2017-10-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
AU2018258170B2 (en) * 2017-04-25 2023-06-29 Otsuka Pharmaceutical Co., Ltd. Lisinopril compositions with an ingestible event marker
US10483226B2 (en) * 2018-04-20 2019-11-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming the same
US11515234B2 (en) * 2020-12-03 2022-11-29 Advanced Semiconductor Engineering, Inc. Semiconductor device package including promoters and method of manufacturing the same

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030166313A1 (en) * 2001-09-26 2003-09-04 Hidenobu Nishikawa Semiconductor element mounting method
CN1993809A (zh) * 2004-08-03 2007-07-04 古河电气工业株式会社 半导体器件制造方法及晶片加工带
CN102005392A (zh) * 2009-09-02 2011-04-06 奇景半导体股份有限公司 晶圆级模块及其制造方法
US20110111560A1 (en) * 2008-09-26 2011-05-12 International Business Machines Corporation Lock and Key Through-Via Method for Wafer Level 3D Integration and Structures Produced Thereby
CN103871911A (zh) * 2012-12-10 2014-06-18 株式会社迪思科 器件晶片的加工方法
CN104218188A (zh) * 2013-05-31 2014-12-17 株式会社日本显示器 显示装置及其制造方法
CN104380465A (zh) * 2012-05-30 2015-02-25 奥林巴斯株式会社 摄像装置的制造方法以及半导体装置的制造方法
CN104508815A (zh) * 2012-07-31 2015-04-08 索泰克公司 使用激光剥离过程制造半导体结构的方法和相关的半导体结构
KR20150037146A (ko) * 2013-09-30 2015-04-08 삼성전자주식회사 웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10054159A1 (de) 2000-11-02 2002-05-16 Wacker Siltronic Halbleitermat Verfahren zur Montage von Halbleiterscheiben
US7998831B2 (en) * 2007-04-04 2011-08-16 Globalfoundries Singapore Pte. Ltd. Planarized passivation layer for semiconductor devices
JP5111620B2 (ja) 2008-01-24 2013-01-09 ブルーワー サイエンス アイ エヌ シー． デバイスウェーハーをキャリヤー基板に逆に装着する方法
US9390974B2 (en) * 2012-12-21 2016-07-12 Qualcomm Incorporated Back-to-back stacked integrated circuit assembly and method of making
CN102985505B (zh) 2010-07-09 2014-08-20 东丽株式会社 感光性粘合剂组合物、感光性粘合剂膜和使用它们的半导体装置
JP5830250B2 (ja) * 2011-02-15 2015-12-09 日東電工株式会社 半導体装置の製造方法
TWI509713B (zh) 2011-03-31 2015-11-21 Soitec Silicon On Insulator 形成結合的半導體結構之方法及用該方法所形成之半導體結構
JP2015064321A (ja) * 2013-09-26 2015-04-09 キヤノン株式会社 流路デバイス
US10141216B2 (en) * 2014-10-22 2018-11-27 Promerus, Llc Room temperature debondable and thermally curable compositions
US9799625B2 (en) * 2015-06-12 2017-10-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030166313A1 (en) * 2001-09-26 2003-09-04 Hidenobu Nishikawa Semiconductor element mounting method
CN1993809A (zh) * 2004-08-03 2007-07-04 古河电气工业株式会社 半导体器件制造方法及晶片加工带
US20110111560A1 (en) * 2008-09-26 2011-05-12 International Business Machines Corporation Lock and Key Through-Via Method for Wafer Level 3D Integration and Structures Produced Thereby
CN102005392A (zh) * 2009-09-02 2011-04-06 奇景半导体股份有限公司 晶圆级模块及其制造方法
CN104380465A (zh) * 2012-05-30 2015-02-25 奥林巴斯株式会社 摄像装置的制造方法以及半导体装置的制造方法
CN104508815A (zh) * 2012-07-31 2015-04-08 索泰克公司 使用激光剥离过程制造半导体结构的方法和相关的半导体结构
CN103871911A (zh) * 2012-12-10 2014-06-18 株式会社迪思科 器件晶片的加工方法
CN104218188A (zh) * 2013-05-31 2014-12-17 株式会社日本显示器 显示装置及其制造方法
KR20150037146A (ko) * 2013-09-30 2015-04-08 삼성전자주식회사 웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법

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