KR20150037146A - 웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법 - Google Patents

웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법 Download PDF

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KR20150037146A
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Abstract

본 발명의 기술적 사상은 디바이스 웨이퍼의 후면 그라인딩 공정을 위하여 디바이스 웨이퍼를 캐리어 웨이퍼에 결합하는 공정 및 후면 그라인딩 이후에 캐리어 웨이퍼로부터 디바이스 웨이퍼를 분리하는 공정에서, 디바이스 웨이퍼를 정밀하게 정렬하여 결합하고, 용이하게 결합 및 분리를 수행할 수 있는 웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법을 제공한다. 그 웨이퍼 가공 방법은 웨이퍼의 전면(front side) 상에 제1 자성 물질을 배치하고, 캐리어 웨이퍼 상에 제2 자성 물질을 배치하되, 상기 제1 자성 물질과 제2 자성 물질의 대향하는 면들이 서로 반대의 극성을 갖도록 상기 제1 및 제2 자성 물질을 배치하는 단계; 상기 제1 및 제2 자성 물질 사이의 자기적 인력을 이용하여 상기 웨이퍼를 상기 캐리어 웨이퍼에 정렬하여 결합시키는 단계; 상기 웨이퍼의 후면(back side)을 박막화하는 단계; 및 상기 캐리어 웨이퍼로부터 상기 웨이퍼를 분리하는 단계;를 포함한다.

Description

웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법{Wafer processing method and method for fabricating semiconductor device using the same processing method}
본 발명은 웨이퍼 가공 방법에 관한 것으로, 특히, 디바이스 웨이퍼를 캐리어 웨이퍼에 본딩하고 후면 그라인딩 공정을 통해 디바이스 웨이퍼를 박막화 한 후에, 캐리어 웨이퍼로부터 디바이스 웨이퍼를 분리하여 반도체 소자를 제조하는 방법에 관한 것이다.
최근 모바일 폰이나 PMP 등 휴대용 전자기기는 고기능화와 동시에 소형, 경량 및 낮은 가격이 요구되고 있다. 특히, 소형 및 경량화를 위해, 웨이퍼 본딩 공정을 포함하는 반도체 패키지 제조 공정에서 웨이퍼를 매우 얇은 상태로 하는 백랩(Back-Lap) 또는 후면 그라인딩(back grinding) 공정을 수행한다. 후면 그라인딩 공정은 통상 웨이퍼의 뒷면, 즉 패턴이 형성되지 않은 후면을 레이저, 화학적 및/또는 기계적 연마하는 방법에 의해 일정 부분을 깎아내는 공정을 의미한다. 후면 그라인딩 공정 후에는 회로기판 부착, 전기적 접속, 봉지 및 입출력단자 형성 및 소잉(sawing) 공정 등의 후속 공정이 진행되어 반도체 패키지가 완성될 수 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 디바이스 웨이퍼의 후면 그라인딩 공정을 위하여 디바이스 웨이퍼를 캐리어 웨이퍼에 결합하는 공정 및 후면 그라인딩 이후에 캐리어 웨이퍼로부터 디바이스 웨이퍼를 분리하는 공정에서, 디바이스 웨이퍼를 정밀하게 정렬하여 결합하고, 용이하게 결합 및 분리를 수행할 수 있는 웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법을 제공하는 데에 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 웨이퍼의 전면(front side) 상에 제1 자성 물질을 배치하고, 캐리어 웨이퍼 상에 제2 자성 물질을 배치하되, 상기 제1 자성 물질과 제2 자성 물질의 대향하는 면들이 서로 반대의 극성을 갖도록 상기 제1 및 제2 자성 물질을 배치하는 단계; 상기 제1 및 제2 자성 물질 사이의 자기적 인력을 이용하여 상기 웨이퍼를 상기 캐리어 웨이퍼에 정렬하여 결합시키는 단계; 상기 웨이퍼의 후면(back side)을 박막화하는 단계; 및 상기 캐리어 웨이퍼로부터 상기 웨이퍼를 분리하는 단계;를 포함하는 웨이퍼 가공 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 웨이퍼는 관통 전극(Through Silicon Via: TSV)을 포함하고, 상기 후면을 박막화하는 단계에서 상기 웨이퍼의 후면으로 상기 TSV를 노출시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 웨이퍼는 TSV를 포함하고, 상기 TSV는 절연층을 통해 상기 웨이퍼의 실리콘층과 절연되며, 상기 후면을 박막화하는 단계는, 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)을 통해 상기 웨이퍼 후면의 일부를 제거하는 단계; 상기 웨이퍼 후면을 식각하여 상기 절연층을 노출시키는 단계; 상기 절연층을 덮도록 상기 웨이퍼의 후면 상에 보호층을 형성하는 단계; 및 CMP를 통해 상기 보호층과 절연층을 제거하여 상기 TSV를 노출시키는 단계;를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 웨이퍼를 분리하는 단계는, 상기 제1 및 제2 자성 물질의 대향하는 면들 중 어느 하나의 면에 동일한 극성의 자기장을 인가함으로써, 자기적 척력을 이용하여 분리할 수 있다.
본 발명의 일 실시예에 있어서, 상기 웨이퍼를 분리하는 단계는, 상기 제1 및 제2 자성 물질 중 적어도 하나의 자성을 제거하는 온도 이상으로 가열하여 분리할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 자성 물질은 유효 칩들이 배치되지 않은 상기 웨이퍼의 제1 부분에 배치하며, 상기 제2 자성 물질은 상기 웨이퍼의 제1 부분에 대응되는 상기 캐리어 웨이퍼의 제1 부분에 배치할 수 있다. 예컨대, 상기 웨이퍼의 제1 부분은 스크라이브 레인(Scribe Lane), 노치(Notch), 플랫-존(flat-zone), 및 상기 웨이퍼의 외곽 에지 중 적어도 하나의 부분이고, 상기 제1 자성 물질은 상기 웨이퍼의 제1 부분에 복수 개 배치하고, 상기 제2 자성 물질은 상기 제1 자성 물질과 대응하는 개수로 상기 캐리어 웨이퍼의 제1 부분에 배치할 수 있다.
본 발명의 일 실시예에 있어서, 상기 웨이퍼는 TSV를 포함하고, 상기 박막화하는 단계에서 상기 TSV를 노출시키며, 상기 웨이퍼를 분리하는 단계 전에 상기 TSV에 연결되는 재배선(ReDistribution Line: RDL)을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 자성 물질을 배치하는 단계 전에, 상기 웨이퍼에 TSV를 형성하는 단계; 및 상기 웨이퍼의 전면 상에 상기 TSV에 연결되는 외부 연결 단자를 배치하는 단계;를 포함하고, 상기 정렬하여 결합시키는 단계에서, 상기 자기적 인력과 상기 외부 연결 단자를 덮는 접착 부재를 이용하여 상기 웨이퍼를 상기 캐리어 웨이퍼에 결합시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 자성 물질은 상기 웨이퍼의 유효 칩 내의 크랙 방지(crack stop) 영역 또는 챔버(chamfer) 영역에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 자성 물질은 강자성(ferromagnetism) 물질, 상자성(paramagnetism) 물질, 및 준강자성(ferrimagnetism) 물질 중 적어도 어느 하나의 물질로 형성될 수 있다.
또한, 본 발명의 기술적 사상은 상기 과제를 해결하기 위하여, 웨이퍼에 TSV를 형성하는 단계; 상기 웨이퍼의 전면 상에 상기 TSV에 연결되는 외부 연결 단자를 배치하는 단계; 상기 웨이퍼의 전면 상에 제1 자성 물질을 배치하고, 캐리어 웨이퍼 상에 제2 자성 물질을 배치하되, 상기 제1 자성 물질과 제2 자성 물질의 대향하는 면들이 서로 반대의 극성을 갖도록 상기 제1 및 제2 자성 물질을 배치하는 단계; 상기 외부 연결 단자를 덮는 접착 부재와 상기 제1 및 제2 자성 물질 사이의 자기적 인력을 이용하여 상기 웨이퍼를 상기 캐리어 웨이퍼에 정렬하여 결합시키는 단계; 상기 웨이퍼의 후면을 박막화하여 상기 TSV를 노출시키는 단계; 상기 웨이퍼의 후면 상에 상기 TSV에 연결되는 재배선을 형성하는 단계; 상기 캐리어 웨이퍼로부터 상기 웨이퍼를 분리하는 단계; 및 상기 웨이퍼를 다수의 반도체 소자로 분리하는 단계;를 포함하는 반도체 소자 제조 방법을 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 자성 물질은 상기 웨이퍼의 스크라이브 레인, 노치, 플랫-존, 및 상기 웨이퍼의 외곽 에지 중 적어도 하나의 부분에 배치되고, 상기 제1 자성 물질은 상기 반도체 소자로 분리하는 단계에서 제거될 수 있다.
본 발명의 일 실시예에 있어서, 상기 웨이퍼를 분리하는 단계는 상기 제1 및 제2 자성 물질의 대향하는 면들 중 어느 하나의 면에 동일한 극성의 자기장을 인가함으로써, 자기적 척력을 이용하여 분리하거나, 또는 상기 제1 및 제2 자성 물질 중 적어도 하나의 자성을 제거하는 온도 이상으로 가열하여 분리할 수 있다.
본 발명의 기술적 사상에 의한 웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법은 자성 물질을 이용하여 디바이스 웨이퍼를 캐리어 웨이퍼에 결합시킴으로써, 디바이스 웨이퍼를 캐리어 웨이퍼에 정밀하게 정렬하여 결합시킬 수 있다. 그에 따라, 디바이스 웨이퍼와 캐리어 웨이퍼 간의 미스 얼라인을 최소화할 수 있다. 이러한, 디바이스 웨이퍼와 캐리어 웨이퍼 간의 정확한 결합은 후면 그라인딩 공정 및 그 후속 공정에서 디바이스 웨이퍼와 캐리어 웨이퍼 간의 정확하지 않은 결합으로 인해 발생할 수 있는 FOUP(Front Opening Unified Pod)나 설비 내 홀더(Holder)와 같은 외부 장치와의 물리적 터치의 가능성을 최소화할 수 있고, 그로 인해 디바이스 웨이퍼의 칩핑(Chipping), 크랙(Crack), 깨짐(Broken) 등의 손상을 사전에 예방할 수 있다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 과정을 보여주는 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도이다.
도 3a 내지 도 3d는 도 1a의 외부 연결 단자의 배치 과정까지를 좀더 상세히 보여주는 단면도들이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 디바이스 웨이퍼를 캐리어 웨이퍼에 결합시키는 모습을 보여주는 단면도들이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 디바이스 웨이퍼를 캐리어 웨이퍼에 결합시키는 모습을 보여주는 단면도들이다.
도 6은 본 발명의 일 실시예에 따른 디바이스 웨이퍼를 캐리어 웨이퍼에 결합시키는 모습을 보여주는 단면도이다.
도 7은 본 발명의 일 실시예에 따른 디바이스 웨이퍼를 캐리어 웨이퍼에 결합시키는 모습을 보여주는 단면도이다.
도 8a 내지 도 8d는 도 1d의 디바이스 웨이퍼의 후면을 그라인딩하는 단계를 좀더 상세히 보여주는 단면도들이다.
도 9는 본 발명의 일 실시예에 따른 디바이스 웨이퍼를 캐리어 웨이퍼로부터 분리하는 모습을 보여주는 단면도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른, 자성 물질이 배치되는 위치를 보여주는 위한 디바이스 웨이퍼에 대한 평면도들이다.
도 12는 본 발명의 일 실시예에 따른 칩 상에 자성 물질이 배치되는 위치를 보여주기 위한 칩에 대한 평면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 통상의 기술자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 구성 요소가 다른 구성 요소에 연결된다고 기술될 때, 이는 다른 구성 요소와 바로 연결될 수도 있지만, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 유사하게, 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 과정을 보여주는 단면도들이다.
도 1a를 참조하면, 먼저, 디바이스 웨이퍼(100a)의 바디층(110a) 내에 다수의 관통 전극(120, Through Silicon Via: TSV)을 형성한다. TSV(120)은 비아 퍼스트(Via First) 공정, 비아 미들(Via Middle) 공정, 및 비아 라스트(Via Last) 공정 중 어느 하나의 공정을 이용하여 형성될 수 있다.
여기서, 비아 퍼스트 공정은 집적 회로층이 형성되기 전에 TSV를 형성하는 공정을 지칭하며, 비아 미들 공정은 집적 회로층 형성 후 배선층을 형성하기 전에 TSV를 형성되는 공정을 지칭하며, 비아 라스트 공정은 배선층을 형성한 후에 TSV를 형성하는 공정을 지칭한다.
바디층(110a)은 도 3a에서 볼 수 있듯이 반도체 기판(도 3a의 102) 및 층간 절연층(도 3a의, 104)을 포함할 수 있다. 반도체 기판(102)은 예컨대 실리콘 기판일 수 있다. 그러나 반도체 기판(102)이 실리콘 기판에 한정되는 것은 아니다. 한편, 바디층(110a)은 반도체 기판(102)만을 의미하는 것으로 사용될 수도 있다. 바디층(110a)은 활성면인 전면(F1, front side)과 비활성면인 후면(F2, back side)을 포함할 수 있다.
바디층(110a) 내에 TSV(120)를 형성하는 공정은, 비아 미들 공정을 예로 하여, 도 3a에 대한 설명 부분에서 좀더 상세히 설명한다.
바디층(110a)의 전면(F1) 상에 배선층(130)을 형성한다. 배선층(130)은 금속간 절연층(132), 배선 라인들(134) 및 수직 콘택들(136)을 포함할 수 있다. 배선 라인들(134)은 다층 구조로 형성될 수 있고, 그에 따라, 금속간 절연층(132)도 다층 구조로 형성될 수 있다. 수직 콘택들(136)은 TSV(120)와 배선 라인들(134)을 전기적으로 연결하고, 또한 서로 다른 층에 배치된 배선 라인들(134) 사이를 전기적으로 연결할 수 있다.
배선층(130)을 덮는 패시베이션층(140)을 형성한다. 패시베이션층(140)은 배선층(130)의 최상부의 배선을 오픈하는 다수의 개구부를 포함할 수 있다. 상기 개구부 상에 외부 연결 단자(150)가 배치될 수 있다. 외부 연결 단자(150)는 예컨대, 범프 또는 솔더 볼일 수 있다. 한편, 도시하지는 않았지만, 최상부 배선층과 외부 연결 단자(150) 사이에 패드(미도시)가 배치될 수 있다.
디바이스 웨이퍼(100a) 상에는 다수의 반도체 칩들을 개별 반도체 칩으로 절단하는 라인인 스크라이브 레인(Scribe Lane)이 배치될 수 있다. 도시된 바와 같이 패시베이션층(140)에는 스크라이브 레인에 대응하는 배선층(130) 부분을 오픈시키는 개구부(Osl)가 형성될 수 있다. 한편, 패시베이션층(140)의 개구부(Osl)는 모든 스크라이브 레인에 대응하는 부분을 오픈하는 구조로 형성될 수도 있고, 또는 도 1b의 제1 자성 물질(160)이 배치되는 부분만 선택적으로 오픈하는 구조로 형성될 수도 있다.
한편, 디바이스 웨이퍼(100a)의 후면 그라인딩 공정 전의 두께(D1)는 수백 ㎛ 일 수 있다. 예컨대, 디바이스 웨이퍼(100a)의 두께(D1)는 700 내지 800 ㎛일 수 있다. 여기서, 디바이스 웨이퍼(100a)의 두께(D1)는 도시된 바와 같이 바디층(110a)의 후면(F2)으로부터 패시베이션층(140)의 상면(F3)까지로 정의될 수 있다.
덧붙여, 본 실시예의 디바이스 웨이퍼(100a)는 메모리 소자용 웨이퍼, 로직 소자용 웨이퍼, 또는 인터포저(interposer) 등 후면 그라인딩을 통해 박막화가 요구되는 모든 종류의 웨이퍼를 포함할 수 있다.
도 1b를 참조하면, 외부 연결 단자(150) 배치 후, 디바이스 웨이퍼(100b)의 개구부(Osl) 내에 제1 자성 물질(160)을 배치한다. 제1 자성 물질(160)은 스크라이브 레인에 대응하는 배선층(130) 부분 중 몇몇 설정된 부분에 배치될 수 있다. 패시베이션층(140)에는 배선층(130)의 상기 설정된 부분을 오픈하는 개구부(Osl)가 형성될 수 있다. 한편, 스크라이브 레인 전체에 대응하여 배선층(130)을 오픈하도록 개구부(Osl)가 형성된 경우에도, 제1 자성 물질(160)은 개구부(Osl)의 설정된 몇몇 부분에만 배치될 수 있다. 그러나 개구부(Osl) 전체에 제1 자성 물질(160)이 배치되는 것이 배제되는 것은 아니다.
제1 자성 물질(160)은 스크라이브 레인에 한정되지 않고, 디바이스 웨이퍼(100b)의 다양한 곳에 배치될 수 있다. 그에 대해서는 도 10 내지 도 12의 설명부분에서 좀더 상세히 기술한다.
제1 자성 물질(160)은 예컨대, 상자성(paramagnetism) 물질, 강자성(ferromagnetism), 및 준강자성(ferrimagnetism) 물질 중 적어도 하나로 형성될 수 있다. 참고로, 상자성, 강자성 및 준강자성에 대해서 간단히 설명하면,
물질 내부는 원자나 분자 또는 격자의 단위로 자성을 띠게 되는데, 상자성 물질은 외부에서 자기장을 가하면 그에 비례해 약한 자성을 띄며 자기장을 없애면 열에 의한 분자 운동 때문에 자기장의 방향이 다시 아무렇게나 흐트러져서 물질 전체적으로는 자성이 없어지는 물질을 말한다. 물론, 자기장을 없애면 바로 자성이 없어지는 것은 아니고 약간의 시간 동안은 자성을 유지할 수 있다. 상자성 물질로는 텅스텐, 세슘, 알루미늄, 리튬, 마그네슘, 소듐 등이 있다.
강자성 물질은 외부에서 자기장을 가하면 대부분의 자성 단위들이 같은 방향으로 자화(magnetization) 되므로 물질 전체가 강한 자성을 띠게 된다. 또한, 외부의 자기장을 없애더라도 자성을 유지하므로 자석으로서 남을 수 있다. 강자성체로는 철, 코발트, 니켈 등이 있다.
준강자성 물질은 이웃하는 자성 단위끼리 서로 반대 방향으로 정렬되나 그 크기에 차이가 있어서 물질 전체적으로는 특정 방향으로 자성을 띠게 된다. 준강자성체로는 자철석, 페라이트 등이 있다.
한편, 자석은 네오디뮴(NdFeB) 자석, 알리코(AlNiCo) 자석, 사마륨코발트(SmCo) 자석, 페라이트(Ferrite) 자석, 본디드(Bonded) 자석, 고무(Rubber) 자석 등이 있다. 여기서, 네오디움(NdFeB) 자석은 희토류 금속인 Nd와 B를 분말야금 성형 후 연마한 제품으로 상용 자석 중 가장 자력이 높다. 알리코(AlNiCo) 자석은 철, 니켈, 알루미늄, 코발트의 합금으로 만들어지며, 사마륨코발트(SmCo) 자석은 사마륨과 코발트 및 기타 희토류 원소의 합금으로 만들어진다.
한편, 페라이트 자석은 화학적 형태로 XO + Fe2O3 이며 용도에 따라 X는 바륨(Ba), 스트론튬(Sr) 등이 사용될 수 있고, 분말 야금 공정을 통해 만들어지므로 복잡한 형태로 만들어질 수 있으며 임의대로 착자(magnetize) 할 수 있다. 그 외 본디드 자석은 수지 및 Nd 분말로 만들어지며, 고무 자석은 페라이트 분말에 고무(NBR: Nitride-Butadiene Rubber) 또는 플라스틱(CPE: Chlorinated Poly-Ethylene)을 혼합하여 만들어질 수 있다.
디바이스 웨이퍼(100b)에 제1 자성 물질(160)을 배치 후, 캐리어 웨이퍼(200)에 제2 자성 물질(260)을 배치한다. 캐리어 웨이퍼(200)는 후면 그라인딩 공정에서 디바이스 웨이퍼(100b)를 지지하는 웨이퍼로서, 캐리어 웨이퍼(200)는 수정(quartz) 기판, 유리 기판, 반도체 기판, 세라믹 기판, 혹은 금속 기판 등이 될 수 있다. 캐리어 웨이퍼(200)는 강체 재료(rigid material)를 포함할 수 있으며, 충분한 기계적 강도를 가질 수 있다. 그에 따라, 캐리어 웨이퍼(200)가 디바이스 웨이퍼(100b)에 결합하고, 후면 그라인딩 공정을 통해 디바이스 웨이퍼(100b)가 얇게 된 후에도, 캐리어 웨이퍼(200)가 디바이스 웨이퍼(100)를 지지함으로써, 디바이스 웨이퍼(100b)를 용이하게 핸들링할 수 있다.
이러한 캐리어 웨이퍼(200)의 두께는 약 100㎛ 내지 1,000㎛ 정도일 수 있다. 그러나 캐리어 웨이퍼의 두께가 상기 수치에 한정되는 것은 아니다. 즉, 캐리어 웨이퍼의 두께는 상기 100㎛보다 얇을 수도 있고 1,000㎛보다 두꺼울 수도 있다. 한편, 캐리어 웨이퍼(200)의 크기와 디바이스 웨이퍼(100b)의 크기가 실질적으로 동일할 수 있다. 즉, 캐리어 웨이퍼(200)의 지름과 디바이스 웨이퍼(100b)의 지름이 실질적으로 동일할 수 있다. 예컨대, 캐리어 웨이퍼(200)와 디바이스 웨이퍼(100b) 둘 다 지름이 300㎜일 수 있다. 물론, 캐리어 웨이퍼(200)와 디바이스 웨이퍼(100b)의 지름이 상기 수치에 한정되는 것은 아니다.
제2 자성 물질(260)은 전술한 제1 자성 물질과 동일 또는 다른 자성 물질로 형성될 수 있다. 즉, 제2 자성 물질(260) 역시 상자성 물질, 강자성, 및 준강자성 물질 중 적어도 하나로 형성될 수 있다. 한편, 제2 자성 물질(260)의 하면(S2)의 극성은 서로 대향하는 제1 자성 물질(160)의 상면(S1)의 극성과 반대 극성을 가지도록 배치되어야 한다. 예컨대, 제1 자성 물질(160)의 상면(S1)이 S 극성을 갖는다면 제2 자성 물질(260)의 하면(S2)은 N 극성을 가질 수 있다. 반대로, 제1 자성 물질(160)의 상면(S1)이 N 극성을 갖는다면 제2 자성 물질(260)의 하면(S2)은 S 극성을 가질 수 있다.
디바이스 웨이퍼(100b)가 캐리어 웨이퍼(200)와 자기적 인력을 이용하여 정렬하는 것을 고려하여, 제2 자성 물질(260)은 캐리어 웨이퍼(200)의 적절한 위치에 배치될 수 있다. 예컨대, 디바이스 웨이퍼(100b) 및 캐리어 웨이퍼(200) 둘 모두 노치형(notch type) 웨이퍼, 플랫-존형(flat-zone type)으로서 동일한 구조를 갖는 경우, 제1 자성 물질(160)이 디바이스 웨이퍼(100b)에 배치되는 위치와 제2 자성 물질(260)이 캐리어 웨이퍼(200)에 배치되는 위치는 동일할 수 있다.
도 1c를 참조하면, 디바이스 웨이퍼(100b)를 캐리어 웨이퍼(200)에 접착 부재(300)를 이용하여 결합시킨다. 접착 부재(300)는 예컨대, NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등으로 형성될 수 있다.
디바이스 웨이퍼(100b)와 캐리어 웨이퍼(200)의 결합은 2가지 힘에 의해 이루어질 수 있다. 첫 번째는 접착 부재(300)에 의한 접착력이고 두 번째는 디바이스 웨이퍼(100b)의 제1 자성 물질(160)과 캐리어 웨이퍼(200)의 제2 자성 물질(260) 간의 자기적 인력이다.
접착 부재(300)에 의한 결합은 접착 물질이 유동성을 띠고 방향성이 없기 때문에 결합 과정에서 디바이스 웨이퍼(100b)와 캐리어 웨이퍼(200) 간의 미스 얼라인(miss-align)을 유발할 수 있다. 그러나 제1 자성 물질(160)과 제2 자성 물질(260) 간의 자기적 인력은 서로에게 향하는 방향성을 가지므로 결합 과정에서 디바이스 웨이퍼(100b)와 캐리어 웨이퍼(200) 간의 미스 얼라인을 최소화하는데 기여할 수 있다.
한편, 제1 및 제2 자성 물질(160, 260)로 상자성 물질을 이용하는 경우에는, 디바이스 웨이퍼(100b)와 캐리어 웨이퍼(200) 각각에 순간적으로 자기장을 인가하고 난 후, 바로 접착 부재(300)를 통해 결합 공정을 수행할 수 있다. 전술한 바와 같이 상자성 물질의 경우 자기장이 없애면 얼마 후에 자성이 사라지게 되므로, 자성이 유지되는 동안 결합 공정을 진행할 수 있다.
도 1d를 참조하면, 디바이스 웨이퍼(100b)와 캐리어 웨이퍼(200)의 결합 후, 디바이스 웨이퍼(100c)의 후면(F2)을 그라인딩하여 박막화하고 또한 바디층(110) 내에 형성된 TSV(120)을 디바이스 웨이퍼(100c)의 후면(F2')으로 노출시킨다. 후면 그라인딩을 통해 디바이스 웨이퍼(100c)를 박막화 한 후에, 디바이스 웨이퍼(100c)의 두께(D2)는 100㎛ 이하일 수 있다. 본 실시예에서 후면 그라인딩 공정 후에 디바이스 웨이퍼(100c)의 두께(D2)는 50㎛이하일 수 있다. 예컨대, 디바이스 웨이퍼(100c)의 두께(D2)는 10㎛ 내지 30㎛일 수 있다.
한편, 후면 그라인딩 공정 후에 디바이스 웨이퍼(100c)의 후면(F2') 상에는 제1 보호층(106)이 존재할 수 있다. 그에 따라, 후면 그라인딩 공정 후에 디바이스 웨이퍼(100c)의 두께(D2)는 패시베이션층(140)의 하면(F3)으로부터 제1 보호층(106)의 상면까지로 정의될 수 있다.
후면 그라인딩을 통한 디바이스 웨이퍼(100c)를 박막화하고, TSV(120)를 노출시키는 것에 대해서는 도 8a 내지 8d에서 좀더 상세히 설명한다.
도 1e를 참조하면, 디바이스 웨이퍼(100c)의 후면 그라인딩 공정 후에, 노출된 TSV(120)에 연결되는 재배선(170, ReDistribution Line: RDL)을 형성한다. 또한, 디바이스 웨이퍼(100)의 후면을 덮고 재배선(170)을 둘러싸는 보호층(180)을 형성할 수 있다. 보호층(180)은 앞서 제1 보호층(106)을 포함할 수 있다. 보호층(180)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 보호층(180)은 고밀도 플라즈마 화학기상 증착(HDP-CVD) 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성될 수 있다.
도 1f를 참조하면, 디바이스 웨이퍼(100) 또는 캐리어 웨이퍼(200) 둘 중 어느 한쪽에 인접하도록 자성 플레이트(400)를 배치한다. 이러한 자성 플레이트(400)를 통해 자성을 인가함으로써, 디바이스 웨이퍼(100)를 캐리어 웨이퍼(200)로부터 분리한다. 자성 플레이트(400)를 통해 인가되는 자성은 자성 플레이트(400)가 어느 자성 물질에 대향하느냐에 따라 달라질 수 있다.
예컨대, 자성 플레이트(400)는 디바이스 웨이퍼(100)에 인접하여 배치될 수 있고, 자성 플레이트(400)의 제1 면(S3)이 디바이스 웨이퍼(100)를 향할 수 있다. 또한, 캐리어 웨이퍼(200)에 배치된 제2 자성 물질(260)의 하면(S2)은 N 극성을 가질 수 있다. 이때, 자성 플레이트(400)의 제1 면(S3)은 N 극성을 가질 수 있고, 따라서, N 극성의 자기장이 디바이스 웨이퍼(100) 및 캐리어 웨이퍼(200)로 인가될 수 있다. 인가된 N 극성의 자기장은 캐리어 웨이퍼(200)의 제2 자성 물질(260)과 자기적 척력을 발생시킬 수 있고, 디바이스 웨이퍼(100)를 캐리어 웨이퍼(200)로부터 분리하는데 기여할 수 있다.
한편, 디바이스 웨이퍼(100)의 제1 자성 물질(160)의 상면(S1)은 S 극성을 가지나, 자성 플레이트(400)의 제1 면(S3)의 N 극성의 자력이 제1 자성 물질(160)의 S 극성의 자력보다 더 크므로, 자성 플레이트(400)와 제2 자성 물질(260) 간은 자기적 척력이 우세하게 된다. 덧붙여, 자기장의 원리상 자성 플레이트(400)의 제2 면(S4)으로는 S 극성의 자기장이 발생할 수 있다.
자성 플레이트(400)의 자성 인가에 의한 척력을 통한 분리는 접착 부재(300)의 접착력을 약화시키는 것과 동시에 이루어질 수 있다. 접착 부재(300)의 접착력을 약화시키는 방법은 접착 부재의 종류에 따라 다양한 방법이 이용될 수 있다. 예컨대, 접착력의 약화는 UV 레이저 조사를 통해 이루어질 수 있다. 즉, UV 레이저를 통해 접착 부재에 열이 가해지면 접착력이 약해져 디바이스 웨이퍼(100)로부터 쉽게 분리될 수 있다. 경우에 따라, 레이저 절제를 통해 접착 부재를 완전히 또는 부분적으로 제거함으로써, 접착 부재(300)의 접착력을 약화시킬 수 있다. 또한, 다른 분리 방법으로서, Thermal 방식, Laser 방식, Chemical 방식, 그리고 Mechanical 방식 등 다양한 방법들이 접착력을 약화시키는 방법으로 사용될 수 있다.
한편, 디바이스 웨이퍼(100)는 후면 그라인딩 공정을 통해 매우 얇아진 상태이므로 캐리어 웨이퍼(200)로부터 분리되면 핸들링하기가 용이하지 않다. 따라서, 캐리어 웨이퍼(200)로부터 디바이스 웨이퍼(100)를 분리하는 공정 전에, 디바이스 웨이퍼(100)에 대한 테이프 마운트 공정이나, 다른 지지 웨이퍼 등으로 디바이스 웨이퍼(100)를 전사시키는 공정이 선행될 수 있다. 예컨대, 본 단계의 분리 공정에서, 도시되지 않았지만 디바이스 웨이퍼(100)는 이미 링 마운트(미도시)에 테이프 마운트 공정을 통해 결합하고 있을 수 있다.
도 1g를 참조하면, 디바이스 웨이퍼(100)를 스크라이브 레인(SL)을 통해 소잉(sawing)하여 각각의 개별 반도체 칩들로 분리하고 일련의 후속 공정을 수행함으로써, 반도체 소자를 완성한다. 소잉 공정에서, 디바이스 웨이퍼(100)의 스크라이브 라인(SL)에 배치된 제1 자성 물질(160)은 자동으로 제거될 수 있다.
후속 공정을 간단히 설명하자면, 개별화된 반도체 칩들은 회로기판에 부착하고, 전기적 접속, 밀봉, 입출력 단자 형성, 및 소잉 공정을 수행하여 반도체 패키지 형태로 반도체 소자를 완성할 수 있다. 또 다른 예로서, 개별화된 칩들을 회로기판에 복수 개 적층한 후, 전기적 접속, 밀봉, 및 입출력 단자를 형성하고 소잉 공정을 진행함으로써, 적층 반도체 패키지 형태로 반도체 소자를 완성할 수도 있다.
본 실시예에 의한 웨이퍼 가공 방법 또는 반도체 소자 제조 방법은 자성 물질을 이용하여 디바이스 웨이퍼를 캐리어 웨이퍼에 결합시킴으로써, 디바이스 웨이퍼를 캐리어 웨이퍼에 정밀하게 정렬하여 결합시킬 수 있다. 그에 따라, 디바이스 웨이퍼와 캐리어 웨이퍼 간의 미스 얼라인을 최소화할 수 있다. 이러한, 디바이스 웨이퍼와 캐리어 웨이퍼 간의 정확한 결합은 후면 그라인딩 공정 및 그 후속 공정에서 디바이스 웨이퍼와 캐리어 웨이퍼 간의 정확하지 않은 결합으로 인해 발생할 수 있는 FOUP(Front Opening Unified Pod)나 설비 내 홀더(Holder)와 같은 외부 장치와의 물리적 터치의 가능성을 최소화할 수 있고, 그로 인해 디바이스 웨이퍼의 칩핑(Chipping), 크랙(Crack), 깨짐(Broken) 등의 손상을 사전에 예방할 수 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자에 대한 단면도로서, 도 1g 소잉 공정 이후 패키지 공정 수행 전의 반도체 소자의 요부에 대하여 보여준다.
도 2를 참조하면, 본 실시예의 반도체 소자(100')는 바디층(110), TSV(120), 배선층(130), 패시베이션층(140), 외부 연결 단자(150), 재배선(170) 및 보호층(180)을 포함할 수 있다.
바디층(110)은 반도체 기판(102), 및 층간 절연층(104), 집적 회로층(105)을 포함할 수 있다. 반도체 기판(102)은 반도체 웨이퍼로 구성될 수 있고, 예컨대, IV족 물질 또는 III-V족 화합물을 포함할 수 있다. 한편, 반도체 기판(102)은 형성 방법적인 측면에서 실리콘 단결정 웨이퍼와 같은 단결정 웨이퍼로 형성될 수 있다. 그러나 반도체 기판(102)은 단결정 웨이퍼에 한정되지 않고, 에피(Epi) 또는 에피택셜(Epitaxial) 웨이퍼, 폴리시드(polished) 웨이퍼, 열처리된(Annealed) 웨이퍼, SOI(Silicon On Insulator) 웨이퍼 등 다양한 웨이퍼들이 반도체 기판으로서 이용될 수 있다. 여기서, 에피택셜 웨이퍼는 단결정 실리콘 기판 상에 결정성 물질을 성장시킨 웨이퍼를 말한다.
반도체 기판(102)은 제1 면(F0) 및 제2 면(F2)을 구비할 수 있고, 반도체 기판(102)의 제1 면(F0) 상에 집적 회로층(105)이 형성될 수 있다. 집적 회로층(105)이 제1 면(F0) 상에 형성되는 것으로 도시되지만 이는 이해의 편의를 위한 것이고, 실제로 집적 회로층(105)은 제1 면(F0)에 인접한 반도체 기판(102)의 상부 영역에형성된 불순물 도핑 영역(미도시)을 포함할 수 있다. 한편, 제2 면(F2)에 인접하는 반도체 기판(102)의 하부 영역은 도핑되지 않은 영역(undoped region)일 수 있다.
층간 절연층(104)은 반도체 기판(102)의 제1 면(F0) 상으로 집적 회로층(105)을 덮으면서 형성될 수 있다. 이러한 층간 절연층(104)은 집적 회로층(105) 내의 회로 소자들을 서로 이격시키는 기능을 수행할 수 있다. 또한, 층간 절연층(104)은 배선층(130)과 집적 회로층(105) 내의 회로 소자들을 이격 배치시키는 역할을 할 수 있다. 이러한, 층간 절연층(104)은 산화층, 질화층, 저유전율층 및 고유전율층에서 선택된 하나 또는 둘 이상의 적층 구조로 형성될 수 있다.
집적 회로층(105)은 반도체 기판(102)의 제1 면(F0)에 인접하여 반도체 기판(102) 및 층간 절연층(104) 내에 형성될 수 있고, 다수의 회로 소자들을 포함할 수 있다. 집적 회로층(105)은 반도체 소자(100')의 종류에 따라, 예컨대 다수의 트랜지스터들, 다이오드들, 및/또는 커패시터들 등을 포함할 수 있다. 집적 회로층(105)의 구조에 따라서, 반도체 소자(100')는 메모리 소자 또는 비메모리 소자일 수 있다. 비메모리 소자인 경우, 예컨대 CPU나 마이크로프로세서와 같은 로직 소자들일 수도 있다. 메모리 소자인 경우에, 다양한 형태의 메모리 소자, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 알램(RRAM), 에프이램(FeRAM) 또는 엠램(MRAM) 등의 메모리 소자를 포함할 수 있다. 여기서, 107는 집적 회로층(105) 내의 회로 소자들을 상부의 배선 패턴과 전기적으로 연결하는 도전성 콘택일 수 있다.
층간 절연층(104)이 바디층(110)을 구성함에 따라, 층간 절연층(104)의 상면이 도 1a의 바디층(110a)의 전면(F1)에 해당할 수 있다. 또한, 반도체 기판(102)의 제2 면(F2)이 바디층(110a)의 후면(F2)에 해당할 수 있다.
TSV(120)는 층간 절연층(104) 및 반도체 기판(102)을 관통하여 형성되며, TSV(120)의 한 끝단은 반도체 기판(102)의 제2 면(F2)으로부터 노출될 수 있다. 한편, TSV(120)는 반도체 기판(102)의 제2 면(F2)으로부터 돌출된 구조로 노출되며, 돌출된 부분의 측면은 보호층(180)에 의해 둘러싸일 수 있다. 또한, 도시된 바와 같이 TSV(120)의 돌출된 부분의 하면에는 재배선(170)이 배치될 수 있다. 재배선(170) 상에는 패드(미도시)가 배치될 수 있다. 경우에 따라, 재배선(170) 자체가 패드를 구성할 수도 있다.
TSV(120)는 적어도 하나의 금속층을 포함할 수 있다. 예컨대, TSV(120)는 배선 금속층(122) 및 장벽 금속층(124)을 포함할 수 있다. 배선 금속층(122)은 알루미늄(Al), 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn), 지르코늄(Zr) 중의 하나 또는 그 이상을 포함할 수 있다. 예컨대, 배선 금속층(122)은 텅스텐(W), 알루미늄(Al) 및 구리(Cu)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 한편, 장벽 금속층(124)은 티타늄(Ti), 탄탈륨(Ta), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 그러나 이러한 TSV(120)의 재질이 상기 특정 물질들에 제한되는 것은 아니다.
한편, TSV(120) 및 반도체 기판(102) 사이에 스페이서 절연층(125)이 개재될 수 있다. 스페이서 절연층(125)은 반도체 기판(102) 또는 층간 절연층(104) 내에 회로 소자들과 TSV(120)가 직접 접촉되는 것을 차단할 수 있다. 이러한 스페이서 절연층(125)은 적어도 TSV(120)의 하면에는 형성되지 않을 수 있다. 또한, 경우에 따라, 스페이서 절연층(125)은 반도체 기판(102)의 제2 면(F2) 상으로 돌출된 TSV(120)의 양 측면 부분에도 형성되지 않을 수 있다.
배선층(130)은 금속간 절연층(132), 배선 라인들(134) 및 수직 콘택들(136)을 포함할 수 있다. 금속간 절연층(132)은 다층의 배선 라인들(134)을 덮도록 층간 절연층(104) 상에 제공될 수 있다. 이러한 금속간 절연층(132)은 배선 라인들(134)을 서로 이격시키는 역할을 할 수 있다. 금속간 절연층(132)이 하나의 층으로 도시되었으나, 다층의 절연층들을 포함할 수 있다. 예컨대, 금속간 절연층(132)은 배선 라인들(134)의 층수에 따라서 다층으로 제공될 수 있다.
배선 라인들(134)은 층간 절연층(104) 상의 금속간 절연층(132) 내에 형성될 수 있고, TSV(120)에 전기적으로 연결될 수 있다. 배선 라인들(134)은 적어도 한층 이상으로 형성되며, 다른 층의 배선 라인들은 수직 콘택들(136)을 통해 서로 연결될 수 있다. 이러한 배선 라인들(134)은 집적 회로층(105) 내의 회로 소자들을 적절하게 연결하여 소정의 회로를 구성하거나 또는 회로 소자들을 외부 장치에 전기적으로 연결하기 위해서 이용될 수 있다.
본 실시예에서는 배선 라인들(134)은 3개의 층, 예컨대, 최하부의 제1 배선 라인(134-1), 중간의 제2 배선 라인(134-2) 및 최상부의 제3 배선 라인(134-3)을 포함할 수 있다. 제1 배선 라인(134-1)과 제2 배선 라인(134-2) 사이에는 제1 수직 콘택(136-1)이 배치되고, 2 배선 라인(134-2)과 제3 배선 라인(134-3) 사이에는 제2 수직 콘택(136-2)이 배치되어 다른 층의 배선 라인들을 서로 연결할 수 있다. 여기서, 제3 배선 라인(134-3) 상부에는 외부 연결 단자(150)와 연결되는 패드들(미도시)이 배치될 수 있다. 배선 라인들(134)은 구리(Cu) 및/또는 알루미늄(Al)으로 형성될 수 있다. 예컨대, 제1 및 제2 배선 라인(134-1, 134-2)은 구리로 형성될 수 있고, 제3 배선 라인(134-3)은 알루미늄으로 형성될 수 있다.
상기에서 3개 층의 배선 라인들의 구조 및 재질에 대하여 기술하였지만, 본 실시예의 배선 라인들(134)이 그에 한정되는 것은 아니다. 예컨대, 배선 라인들(134)은 4개 이상 또는 3개 미만의 층들로 형성될 수도 있고, 그 재질도 구리나 알루미늄에 한정되지 않고 텅스텐, 니켈, 금, 은, 텅스텐, 니켈과 같은 다른 금속으로 형성될 수도 있다. 또한, 도 2에서 배선 라인들(134)의 연결 구조는 예시적인 것으로, 본 실시예의 배선 라인들(134)의 연결 구조는 도 2의 구조에 한정되지 않고 반도체 소자에 따라 다양하게 형성될 있다.
한편, 배선 라인들(134)의 제1 내지 제3 배선 라인(134-1, 134-2, 134-3) 및 제1 및 제2 수직 콘택(136-1, 136-2)은 동일한 물질로 구성되거나 또는 서로 다른 물질로 구성될 수도 있다. 예를 들어, 다마신 구조에서 배선 라인들(134) 및 대응하는 수직 콘택들(136)은 동일한 물질로 구성될 수 있다. 나아가, 배선 라인들(134) 및 수직 콘택들(136)은 배선 금속 외에 적어도 하나의 장벽 금속(barrier metal)을 더 포함할 수도 있다.
패시베이션층(140)은 배선층(130) 상에 형성되어, 반도체 소자(100')의 상면을 보호하는 기능을 할 수 있다. 패시베이션층(140)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 패시베이션층(140)은 HDP-CVD 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성할 수 있다.
외부 연결 단자(150)는 예컨대, 범프 또는 솔더 볼일 수 있다. 외부 연결 단자(150)는 배선층(130), 예컨대 제3 배선 라인(134-3)에 연결되어, TSV(120)에 전기적으로 연결될 수 있다.
외부 연결 단자(150)는 제3 배선 라인(134-3) 상에 형성되고, 주석(Sn)을 포함하는 솔더로 형성될 수 있다. 때에 따라, 외부 연결 단자(150)는 팔라듐(Pd), 니켈, 은(Ag), 납(Pb) 또는 이들의 합금으로도 형성될 수도 있다. 외부 연결 단자(150)는 상부가 반구형의 형상을 가질 수 있다. 외부 연결 단자(150)는 리플로우 공정을 통해 반구형의 형상을 가지게 되는데, 리플로우 공정에 따라 반구형과는 조금 다른 형상이 형성될 수도 있다.
한편, 도시하지는 않았지만, 외부 연결 단자(150)와 제3 배선 라인(134-3) 사이에는 패드(미도시)가 배치될 수 있다. 경우에 따라, 제3 배선 라인(134-3) 자체가 패드 기능을 수행할 수 있다. 외부 연결 단자(150) 하부에 UBM(Under Bump Metal, 미도시)이 배치될 수도 있다.
도 3a 내지 도 3d는 도 1a의 외부 연결 단자의 배치 과정까지를 좀더 상세히 보여주는 단면도들이다.
도 3a를 참조하면, 먼저, 반도체 기판(102)의 제1 면(F0) 상에 집적 회로층(105)을 형성하고, 반도체 기판(102)의 제1 면(F0) 상에 집적 회로층(105)을 덮는 층간 절연층(104)을 형성한다. 집적 회로층(105)이 반도체 기판(102) 및 층간 절연층(104)에 함께 형성될 수 있음은 전술한 바와 같다. 반도체 기판(102), 층간 절연층(104), 및 집적 회로층(105)이 도 1a의 디바이스 웨이퍼(100a)의 바디층(110a)을 구성할 수 있다.
반도체 기판(102) 및 집적 회로층(105)에 대한 내용은 도 2에서 이미 상세히 설명하였으므로 여기서는 생략한다.
층간 절연층(104)은 산화층, 질화층, 저유전율층 및 고유전율층 등으로 형성될 수 있고, 적절한 절연층 증착 방법, 예컨대 화학기상증착(CVD) 방법이 이용될 수 있다. 물론, 층간 절연층(104)의 재질이나 형성 방법이 상기 내용에 한정되는 것은 아니다. 집적 회로층(105)의 프로파일에 따라서, 증착 공정을 통해 형성된 절연층은 평탄하지 않을 수 있다. 따라서, 절연층에 대한 평탄화 공정이 수행되어 층간 절연층(104)이 형성될 수 있다. 평탄화 공정은 화학적기계적연마(CMP) 및/또는 에치백(etch-back)을 통해 수행될 수 있다.
층간 절연층(104) 형성 후, 층간 절연층(104)의 상면이 바디층(110a)의 전면(F1)에 해당할 수 있다. 또한, 반도체 기판(102)의 제2 면(F2)은 바디층(110a)의 후면(F2)에 해당할 수 있다.
도 3b를 참조하면, 층간 절연층(104)과 반도체 기판(102)에 트렌치를 형성하여, 스페이서 절연층(125)과 TSV(120)을 형성한다. 좀더 구체적으로 설명하면,
층간 절연층(104) 상에 레지스트 패턴(미도시)을 형성하고, 레지스트 패턴을 이용하여 식각 공정을 통해 층간 절연층(104) 및 반도체 기판(102)을 연속적으로 제거하여 트렌치(T)를 형성한다. 트렌치(T) 형성은 레이저 드릴링 공정을 이용할 수도 있다.
후면 그라인딩 공정 전의 반도체 기판(102)은 두꺼우므로, 도시된 바와 같이 트렌치(T)는 반도체 기판(102)을 관통하지 않도록 형성될 수 있다. 트렌치(T)의 형상은 식각 조건 또는 드릴링 조건에 따라서 다양한 형상을 가질 수 있다. 예컨대, 비교적 균일한 원통 형상을 가질 수도 있고, 위에서 아래로 갈수록 그 폭이 점점 좁아지는 형상을 가질 수도 있다.
다음, 트렌치(T) 내에 스페이서 절연층(125)을 형성한다. 예컨대, 스페이서 절연층(125)은 적절한 절연층, 예컨대 산화층, 질화층, 폴리머 또는 파릴렌(parylene)을 포함할 수 있고, 저온 증착법 예컨대 저온 화학기상증착(LTCVD), 폴리머 스프레잉(polymer spraying), 저온 물리기상증착(PVD) 방법을 이용하여 형성할 수 있다.
이어서, 스페이서 절연층(125) 상에 TSV(120)를 형성한다. 예컨대, TSV(120)는 트렌치(T) 내의 스페이서 절연층(125) 상에 장벽 금속층(124)을 형성하고, 다시 장벽 금속층(124) 상에 배선 금속층(122)을 형성함으로써 구현할 수 있다. 장벽 금속층(124)은 Ti, Ta, TiN 및 TaN에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 배선 금속층(122)은 W, Al 및 Cu에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 장벽 금속층(124) 및 배선 금속층(122)은 화학기상 증착법(CVD), 플라즈마 강화 CVD(PECVD), 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 유기금속 화학기상 증착법(Metal Organic CVD: MOCVD), 또는 원자층 증착법(ALD)을 이용하여 형성할 수 있다. 한편, 배선 금속층(122)은 도금 방법을 이용하여 형성할 수 있고, 이 경우 씨드층(seed layer)을 먼저 형성한 후 도금층을 형성할 수 있다. 도금 방법으로 배선 금속층(122)을 형성하는 경우, Cu가 이용될 수 있다.
트렌치(T) 매립 후, 평탄화될 수 있다. 예컨대, CMP 및/또는 에치백을 이용하여 스페이서 절연층(125) 및 TSV(120)이 트렌치 내부에만 남도록 평탄화될 수 있다. 한편, CMP에 의한 평탄화 후에 전열처리(preheat) 및 버퍼링 CMP 등이 수행될 수도 있다.
한편, TSV(120) 형성 전, 또는 형성 후에 집적 회로층(105)에 연결되는 도전성 콘택(107)이 형성될 수 있다.
도 3c를 참조하면, 층간 절연층(104) 상에 배선층(130)을 형성하고, 배선층(130) 상에 패시베이션층(140)을 형성한다. 배선층(130)은 전술한 바와 같이 금속간 절연층(132), 배선 라인들(134) 및 수직 콘택들(136)을 포함할 수 있다. 배선 라인들(134)은 TSV(120)에 전기적으로 연결될 수 있다. 배선층(130)은 물질막 증착 및 패터닝에 의해서 형성되거나 또는 다마신 공정에 의해서 형성될 수도 있다. 예컨대, 배선 라인들(134)이 알루미늄(Al) 및/또는 텅스텐(W)을 포함하는 경우 전자의 방법으로 형성될 수 있고, 구리(Cu)를 포함하는 경우 후자의 방법으로 형성될 수 있다.
배선층(130) 및 패시베이션층(140)에 대한 내용은 도 2에서 이미 상세히 설명하였으므로 더 이상의 설명은 생략한다.
도 3d를 참조하면, 패시베이션층(140) 상에 배선 라인들(134), 예컨대, 제3 배선 라인(134-3)에 연결되는 외부 연결 단자(150)를 형성한다. 외부 연결 단자(150)는 패시베이션층(140)에 제3 배선 라인(134-3)의 소정 부분을 오픈시키는 개구부(Op)를 형성한 후, 개구부(Op)를 채우고 상부로 반구형으로 돌출되도록 솔더를 형성함으로써 완성할 수 있다. 물론, 개구부(Op) 내의 제3 배선 라인(134-3) 상에 패드(미도시)가 먼저 형성된 후에 패드 상으로 외부 연결 단자(150)가 배치될 수 있다.
패시베이션층(140) 상에 외부 연결 단자(150)가 배치됨으로써, 도 1a의 디바이스 웨이퍼(100a)가 구현될 수 있다. 한편, 도시하지는 않았지만, 패시베이션층(140)에는 스크라이브 레인의 일부 또는 전부에 대응하여 배선층(130) 부분을 오픈하는 개구부(도 1a의 Osl)가 형성될 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 디바이스 웨이퍼를 캐리어 웨이퍼에 결합시키는 모습을 보여주는 단면도들로서, 도면의 간략화를 위해 제1 및 제2 자성 물질(160, 260)만이 도시되고 나머지 구성요소, 예컨대 외부 연결 단자나 TSV 등은 생략되어 도시되고 있다.
도 4a를 참조하면, 도 1c에서와 같이 캐리어 웨이퍼(200) 상에 디바이스 웨이퍼(100)를 접착 부재(300)와 제1 및 제2 자성 물질(160, 260)을 이용하여 접착한다. 디바이스 웨이퍼(100)와 캐리어 웨이퍼(200)의 측면은 둘 다 곡선 형태를 가질 수 있다. 디바이스 웨이퍼(100)는 집적 소자층(미도시)이 형성된 전면(F3) 쪽이 접착 부재(300)를 통해 캐리어 웨이퍼(200)에 접착될 수 있다. 그에 따라, 디바이스 웨이퍼(100)의 후면(F2)은 상방으로 오픈될 수 있다. 여기서, 디바이스 웨이퍼(100)의 전면(F3)은 도 1b의 디바이스 웨이퍼(100b)의 패시베이션층(140)의 상면(F3)에 해당할 수 있고, 후면(F2)은 바디층(110a)의 후면(F2)에 해당할 수 있다.
후면 그라인딩 공정 전의 디바이스 웨이퍼(100)의 두께(T1)는 예컨대, 700㎛ 내지 800㎛일 수 있다. 물론, 후면 그라인딩 공정 전의 디바이스 웨이퍼(100)의 두께(T1)가 상기 수치에 한정되는 것은 아니다. 접착 부재(300)는 접착 성질을 갖는 폴리머 재료를 포함할 수 있다. 예컨대, 접착 부재(300)는 액상 타입의 물질이며, UV 큐어용 레진 또는 레지스트를 포함할 수 있다. 이러한 접착 부재(300)는 UV 레이저 조사를 통해 디바이스 웨이퍼(100)로부터 용이하게 분리될 수 있다. 접착 부재(300)는 디바이스 웨이퍼(100)와 캐리어 웨이퍼(200) 사이에 배치되고, 도시된 바와 같이, 디바이스 웨이퍼(100)와 캐리어 웨이퍼(200) 측면의 일부를 감쌀 수 있다. 접착 부재(300)의 두께(T2)는 5㎛ 내지 200㎛일 수 있다. 또한, 접착 부재(300)의 두께(T2)는 예컨대, 50㎛ 내지 120㎛일 수 있다. 그러나 접착 부재(300)의 두께가 상기 수치에 한정되는 것은 아니다.
도 4b를 참조하면, 도시된 바와 같이 디바이스 웨이퍼(100-1)의 에지 부분을 경사지게 커팅 한다. 즉, 경사 커팅 후, 디바이스 웨이퍼(100-1)의 후면(F2)과 경사 커팅된 측면(L)이 이루는 각, 즉 내각(θ)이 예각이 되도록 에지 부분을 경사 커팅 한다. 여기서, 내각(θ)은 예컨대 35° 내지 45°일 수 있다.
경사 커팅은 디바이스 웨이퍼(100-1)와 접착 부재(300a)에 대하여 한꺼번에 수행될 수 있다. 에지 부분의 경사 커팅을 통해, 디바이스 웨이퍼(100-1)의 사이즈가 캐리어 웨이퍼(200a)의 사이즈보다 작아질 수 있다. 예컨대, 디바이스 웨이퍼(100-1)의 전면(F3)의 사이즈는 경사 커팅에 의해, 경사 커팅 전의 디바이스 웨이퍼(도 4a의 100)의 전면(F3)의 사이즈보다 감소할 수 있다. 예컨대, 경사 커팅 후, 디바이스 웨이퍼(100-1)의 전면(F3)의 지름은 경사 커팅 전과 비교하여 약 1,000㎛ 이상 감소할 수 있다. 물론, 약 1,000㎛ 이하로 감소할 수도 있다.
한편, 캐리어 웨이퍼(200)는 보통 계속해서 재활용되므로 에지 부분이 커팅되거나 트림되지 않는다. 물론 경우에 따라, 캐리어 웨이퍼(200)의 에지 부분이 부분적으로 커팅될 수도 있다. 경사 커팅 공정 후에, 도 1d에서와 같은 디바이스 웨이퍼(100-1)에 대한 후면 그라인딩 공정이 진행될 수 있다.
본 실시예의 반도체 소자 제조 공정에서, 제1 및 제2 자성 물질(160, 260)을 통해 디바이스 웨이퍼(100)와 캐리어 웨이퍼(200)가 정밀하게 정렬하여 결합함으로써, FOUP나 홀더와 같은 외부 장치와의 터치로 인한 칩핑, 크랙이나 깨짐 등과 같은 디바이스 웨이퍼(100)의 손상 가능성을 최소화할 수 있다. 또한, 경사 커팅을 통해 디바이스 웨이퍼(100-1)의 사이즈가 캐리어 웨이퍼(200)보다 작아짐으로써, 후면 그라인딩 공정 및 이후의 후속 공정에서 디바이스 웨이퍼(100-1)의 에지 부분으로 가해지는 외부 충격이 감소되어, 디바이스 웨이퍼(100-1)의 손상을 더욱 감소시킬 수 있다. 더 나아가, 경사 커팅을 통해 접착 부재(300a)가 최소한으로 노출되어 후속 공정에서 접착 부재에 의한 오염이 방지될 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 디바이스 웨이퍼를 캐리어 웨이퍼에 결합시키는 모습을 보여주는 단면도들로서, 도면의 간략화를 위해 제1 및 제2 자성 물질(160, 260)만이 도시되고 나머지 구성요소, 예컨대 외부 연결 단자나 TSV 등은 생략되어 도시되고 있다.
도 5a를 참조하면, 도 4a 및 도 4b에서와 달리, 디바이스 웨이퍼(100-2)는 캐리어 웨이퍼(200)와 결합 전에 에지 부분(A)이 커팅을 통해 제거될 수 있다. 에지 부분(A)이 제거된 디바이스 웨이퍼(100-2)는 도 1c에서와 같이 캐리어 웨이퍼(200)에 접착 부재(미도시)와 제1 및 제2 자성 물질(160, 260)을 이용하여 결합할 수 있다.
본 실시예의 반도체 소자 제조 방법은, 도 4a 및 도 4b에서와 유사하게 제1 및 제2 자성 물질(160, 260)을 통해 디바이스 웨이퍼(100-2)와 캐리어 웨이퍼(200)가 정밀하게 정렬하여 결합함으로써, 디바이스 웨이퍼(100-2)의 손상을 방지하고, 또한, 디바이스 웨이퍼(100-2)의 에지 부분(A)이 제거됨으로써, 후면 그라인딩 공정 및 그 이후 공정에서 디바이스 웨이퍼(100-2)의 손상을 최소화할 수 있다.
도 5b를 참조하면, 본 실시예의 디바이스 웨이퍼(100-3)는 도 5a의 디바이스 웨이퍼(100-2)와 달리 에지 부분(B) 전체가 커팅을 통해 제거될 수 있다. 즉, 도 5a에서의 디바이스 웨이퍼(100-2)는 에지 부분(A)의 하부 일부만이 제거되고 상부 부분은 유지되는 구조를 갖는다. 그러나 본 실시예의 디바이스 웨이퍼(100-3)는 에지 부분(B) 전체가 제거됨으로써, 디바이스 웨이퍼(100-3)의 에지 부분(B)의 측면은 상면, 즉 후면(F2)과 소정 각도(θ)를 가질 수 있다.
에지 부분(B)이 제거된 디바이스 웨이퍼(100-3)는 도 1c에서와 같이 캐리어 웨이퍼(200)에 접착 부재(미도시)와 제1 및 제2 자성 물질(160, 260)을 이용하여 결합할 수 있다. 본 실시예의 반도체 소자 제조 방법 역시, 제1 및 제2 자성 물질(160, 260)을 통한 디바이스 웨이퍼(100-3)와 캐리어 웨이퍼(200)의 정밀한 정렬 결합과 함께, 디바이스 웨이퍼(100-3)의 에지 부분(B)의 제거에 의해, 후면 그라인딩 공정 및 그 이후 공정에서 디바이스 웨이퍼(100-3)의 칩핑, 크랙이나 깨짐 등과 같은 손상을 최소화할 수 있다.
도 6은 본 발명의 일 실시예에 따른 디바이스 웨이퍼를 캐리어 웨이퍼에 결합시키는 모습을 보여주는 단면도이다.
도 6을 참조하면, 제1 접착 부재(190)가 제1 자성 물질(160) 및 외부 연결 단자(150)를 덮도록 디바이스 웨이퍼(100b)의 패시베이션층(140) 상에 도포될 수 있다. 제1 접착 부재(190)는 접착 물질(192)과 자성 입자들(194)을 포함할 수 있다. 또한, 제2 접착 부재(290)가 제2 자성 물질(260)을 덮도록 캐리어 웨이퍼(200) 상에 도포될 수 있다. 제2 접착 부재(290) 역시 접착 물질(292)과 자성 입자들(294)을 포함할 수 있다.
접착 물질(192, 292)은 접착 성질을 갖는 폴리머 재료를 포함할 수 있다. 예컨대, 접착 물질(192, 292)은 자성 입자들(194, 294)이 분산되어 포함될 수 있는 액상 타입의 물질로서, UV 큐어용 레진 또는 레지스트를 포함할 수 있다. 자성 입자들(194, 294)은 자성 물질을 분말화한 것으로서, 예컨대, Nd 분말이나 페라이트 분말로 형성될 수 있다.
한편, 제1 접착 부재(190) 및 제2 접착 부재(290)는 마주 보는 면이 서로 반대 극성을 갖도록 자화될 수 있다. 예컨대, 제1 접착 부재(190) 및 제2 접착 부재(290) 각각에 자성 플레이트를 통해 자기장을 인가함으로써, 마주 보는 면이 서로 반대 극성을 갖도록 자화시킬 수 있다. 덧붙여, 자력에 의한 결합력을 강화하기 위하여, 제1 접착 부재(190)의 극성 방향은 제1 자성 물질(160)과 동일하고 제2 접착 부재(290)의 극성 방향은 제2 자성 물질(260)과 동일할 수 있다.
본 실시예에의 반도체 소자 제조 공정에서는, 디바이스 웨이퍼(100b)를 캐리어 웨이퍼(200)로 결합시키는 접착 부재(190, 290)가 자성을 가짐으로써, 결합 강도가 향상될 수 있고, 또한 자력의 방향성에 기인하여 디바이스 웨이퍼(100b)와 캐리어 웨이퍼(200)가 정확하게 정렬하여 결합할 수 있다.
도 7은 본 발명의 일 실시예에 따른 디바이스 웨이퍼를 캐리어 웨이퍼에 결합시키는 모습을 보여주는 단면도이다.
도 7을 참조하면, 본 실시예에의 반도체 소자 제조 공정에서, 디바이스 웨이퍼(100b)와 캐리어 웨이퍼(200)의 결합 후, 제1 자성 물질(160a)과 제2 자성 물질(260a)은 서로 콘택할 수 있다. 즉, 제1 자성 물질(160a) 및 제2 자성 물질(260a) 중 적어도 하나는 비교적 높은 높이를 가질 수 있다.
예컨대, 제1 자성 물질(160a)의 높이가 외부 연결 단자(150)보다 크거나 또는 제2 자성 물질(260a)의 높이가 외부 연결 단자(150)보다 클 수 있다. 또는, 도시된 바와 같이 제1 자성 물질(160a)과 제2 자성 물질(260a) 둘 다 외부 연결 단자(150)보다 낮으나, 제1 자성 물질(160a)과 제2 자성 물질(260a)이 결합한 높이는 외부 연결 단자(150)보다 클 수 있다.
이와 같이, 제1 자성 물질(160a)과 제2 자성 물질(260a)이 직접 콘택하여 결합함으로써, 결합 강도가 향상될 수 있고, 또한 디바이스 웨이퍼(100b)와 캐리어 웨이퍼(200) 간의 보다 정확한 정렬을 가능케 한다.
도 8a 내지 도 8d는 도 1d의 디바이스 웨이퍼의 후면을 그라인딩하는 단계를 좀더 상세히 보여주는 단면도들이다.
도 8a를 참조하면, 도 1c에서 디바이스 웨이퍼(100b)를 캐리어 웨이퍼(200)에 결합한 후에, 디바이스 웨이퍼(100c)에 대하여 제1 CMP 공정(C1)을 수행하여, 디바이스 웨이퍼(100c)의 후면(F2c1), 즉 바디층(110b)의 후면(F2c1)을 그라인딩 함으로써, 디바이스 웨이퍼(100c)를 1차적으로 박막화 한다. 그러나 제1 CMP 공정(C1)에 의해 TSV(120)가 디바이스 웨이퍼(100c)의 후면(F2c1)으로 노출되지는 않는다. 제1 CMP(C1) 공정을 통해 TSV(120)을 바로 노출시키는 경우, TSV(120)에 포함된 금속 물질이 디바이스 웨이퍼(100c)의 실리콘층을 오염시킬 수 있다.
도 8b를 참조하면, 제1 CMP 공정(C1) 이후에, 디바이스 웨이퍼(100d)에 대하여, 식각 공정(E)을 수행한다. 식각 공정(E)은 예컨대, 건식 식각 공정일 수 있다. 물론, 습식 식각 공정이 배제되는 것은 아니다. 식각 공정(E)은 스페이서 절연층(125)에 대하여 식각 선택비가 큰 에천트(etchant)를 이용하여 수행할 수 있다. 예컨대, 실리콘에 대해서는 식각 속도가 빠르고, 스페이서 절연층(125)에 대해서는 식각 속도가 매우 느린 에천트를 이용하여 식각 공정(E)이 진행될 수 있다.
식각 공정(E)을 통해 TSV(120) 및 스페이서 절연층(125)이 디바이스 웨이퍼(100d)의 후면(F2'), 즉 바디층(110)의 후면(F2')으로 돌출된 구조로 노출될 수 있다. 식각 공정(E)을 통해 디바이스 웨이퍼(100d)의 실리콘층만을 제거하기 때문에 TSV(120)은 스페이서 절연층(125)으로 둘러싸인 형태로 노출될 수 있다.
도 8c를 참조하면, 식각 공정(E) 후, 디바이스 웨이퍼(100d)의 후면(F2') 상에 노출된 TSV(120) 및 스페이서 절연층(125)을 덮는 제1 보호층(106a)을 형성한다. 제1 보호층(106a)은 산화막 및/또는 질화막으로 형성될 수 있고, 스페이서 절연층(125)의 상면을 덮도록 형성될 수 있다. 제1 보호층(106a)은 고밀도 플라즈마 화학기상 증착(HDP-CVD) 공정을 이용하여 실리콘 산화막(SiO2)으로 형성될 수 있다.
도 8d를 참조하면, 제1 보호층(106a) 형성 후에 제2 CMP 공정(C2)을 수행하여 TSV(120)을 노출시킨다. TSV(120)는 제2 CMP 공정(C2)을 통해 스페이서 절연층(125)으로부터 노출될 수 있다. 그에 따라, TSV(120)는 측면만이 스페이서 절연층(125)에 의해 둘러싸이고 상면은 노출되어 스페이서 절연층(125) 및 제1 보호층(106)의 상면과 동일 평면을 이룰 수 있다.
제1 보호층(106)에 의해 디바이스 웨이퍼(100d)의 후면(F2')이 덮여있는 상태로 제2 CMP 공정(C2)이 진행되기 때문에, TSV(120)의 금속 물질이 노출되어도 디바이스 웨이퍼(100d)의 실리콘층이 오염되지 않을 수 있다.
이후, 도 1e에서와 같이, TSV(120)에 연결되는 재배선(170) 공정이 진행될 수 있다.
도 9는 본 발명의 일 실시예에 따른 디바이스 웨이퍼를 캐리어 웨이퍼로부터 분리하는 모습을 보여주는 단면도이다.
도 9를 참조하면, 도 1f에서, 자성 플레이트(400)를 통해 반대 극성의 자성을 인가하여, 캐리어 웨이퍼(200)를 디바이스 웨이퍼(100)로부터 분리한다. 그러나 본 실시예에서는 자성 플레이트(400)를 이용하지 않고 열(Heat)을 인가하여 캐리어 웨이퍼(200)를 디바이스 웨이퍼(100)로부터 분리한다.
좀더 구체적으로 설명하면, 자석과 같은 강자성체는 소정 온도 이상으로 가열하면 자석으로서의 성질을 잃게 된다. 이와 같이 강자성체가 강자성 상태에서 상자성 상태로 변하거나 그 반대로 변할 때의 온도를 퀴리 온도라고 말한다. 예컨대, 자철석의 퀴리 온도는 575℃, 적철석은 675℃, 순수한 철은 768℃, 니켈은 350℃, 코발트는 1120℃ 정도이다.
자석의 재료가 되는 물질들을 조절하고 또한 분말 상태로 만들면 퀴리 온도를 어느 정도까지 바꿀 수 있다. 예컨대, 페라이트는 AxB(1-x)Fe2O4(A: Ni, Mg, Zn, Cd, B: Mn, Ni, Co 등)의 조성을 가진 소결 산화물계의 자성재료이다. 일반적인 통신기에 사용하는 페라이트에서는 퀴리 온도가 고온영역에 있지만, 감온 페라이트에서는 퀴리온도가 -50 ~ 300℃에 되도록 재료 조성이 조절될 수 있다. 따라서, 적절하게 재료 조성을 조절함으로써, 요구하는 퀴리 온도를 갖는 자성 물질을 제조할 수 있다.
본 실시예의 반도체 제조 방법에서 제1 및 제2 자성 물질(160, 260)은 200℃ 이하의 퀴리 온도를 가질 수 있다. 경우에 따라, 제1 및 제2 자성 물질(160, 260)은 100℃ 이하의 퀴리 온도를 가질 수 있다. 이와 같이 비교적 낮은 퀴리 온도를 갖는 제1 및 제2 자성 물질(160, 260)을 이용하여 디바이스 웨이퍼(100b)를 캐리어 웨이퍼(200)에 결합하고, 디바이스 웨이퍼(100b)의 후면 그라인딩 공정 후에, 퀴리 온도 이상의 열을 인가하여 제1 및 제2 자성 물질(160, 260)의 자성을 제거함으로써, 디바이스 웨이퍼(100)로부터 캐리어 웨이퍼(200)를 용이하게 분리할 수 있다.
한편, 디바이스 웨이퍼(100) 내의 소자들의 손상을 방지하기 위하여, 열(Heat)은 도시된 바와 같이 캐리어 웨이퍼(200) 쪽에서 인가될 수 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른, 자성 물질이 배치되는 위치를 보여주는 위한 디바이스 웨이퍼에 대한 평면도들이다.
도 10을 참조하면, 디바이스 웨이퍼(100)는 직사각형 형태의 다수의 반도체 칩들을 포함할 수 있다. 디바이스 웨이퍼(100) 도시된 바와 같이 플랫-존(FZ)을 갖는 형태와 도 11에 도시된 바와 같이 노치(notch)를 갖는 형태로 구분될 수 있다. 디바이스 웨이퍼(100) 내의 반도체 칩들은 스크라이브 레인(SL)에 의해 구별될 수 있고, 반도체 공정이 끝난 반도체 칩들은 스크라이브 레인(SL)을 통한 소잉 공정을 통해 개별화될 수 있다.
한편, 디바이스 웨이퍼(100) 내의 반도체 칩들은 유효 칩(C1), TEG(C2, Test Element Group), 및 에지-칩(C3)으로 구별될 수 있다. 유효 칩(C1)은 반도체 공정을 통해 반도체 소자나 패키지로 구현되는 칩으로 주로 디바이스 웨이퍼(100)의 내부에 배치될 수 있다. TEG(C2)는 제조 공정 중에 품질을 관리하기 위한 목적으로 디바이스 웨이퍼(100)에 특별하게 만들어진 칩들을 의미할 수 있다. 대부분의 경우, TEG(C2)가 디바이스 웨이퍼(100)의 칩으로서 별도로 배치되지 않고, 스크라이브 레인(SL)에 TEG의 구성요소를 나열하여 유효 칩의 수를 증가시킨다. 에지-칩(C3)은 디바이스 웨이퍼(100)의 가장자리 에지 부분의 미완성 칩들을 의미하며 이들은 디바이스 웨이퍼(100)의 손실이 된다. 에지-칩(C3)은 포토 공정 등에서 풀-샷이 수행될 수 없는 부분을 포함할 수 있다.
플랫-존(FZ)은 웨이퍼의 구조를 식별하기 위하여 웨이퍼의 한 부분을 평탄하게 한 부분을 의미한다. 플랫-존 부분의 칩들도 에지-칩(C3)으로서 낭비되는 칩들이다.
본 실시예의 반도체 소자의 제조 방법에서 제1 자성 물질(160)은 디바이스 웨이퍼(100)의 스크라이브 레인(SL)이나 디바이스 웨이퍼(100)의 에지 부분들의 칩들에 배치될 수 있다. 디바이스 웨이퍼(100)의 에지 부분들은 예컨대, 디바이스 웨이퍼(100)의 외곽을 따라 배치된 에지-칩들(C3) 또는 플랫-존(FZ) 부분의 에지-칩들(C3)일 수 있다. 스크라이브 레인이나 에지-칩들은 어차피 낭비되는 영역이므로 자성 물질을 배치하여도 아무런 문제가 발생하지 않는다.
도 11을 참조하면, 본 실시예의 반도체 소자의 제조 방법에서, 디바이스 웨이퍼(100a)는 노치(N)를 갖는 형태를 가질 수 있다. 이러한 노치(N) 형 디바이스 웨이퍼(100a)의 경우도 제1 자성 물질(160)은 디바이스 웨이퍼(100a)의 스크라이브 레인(SL)이나 디바이스 웨이퍼(100a)의 에지 부분들의 칩들에 배치될 수 있다. 여기서, 디바이스 웨이퍼(100a)의 에지 부분들의 칩들은 앞서 플랫-존(FZ) 부분의 에지-칩들 대신 노치(N) 부분의 에지-칩들(C3)을 포함할 수 있다.
도 12는 본 발명의 일 실시예에 따른 칩 상에 자성 물질이 배치되는 위치를 보여주기 위한 칩에 대한 평면도이다.
도 12를 참조하면, 반도체 칩(100")은 도시된 바와 같이 유효 영역(10), 크랙 스톱(crack stop) 영역(30) 및 챔퍼(chamfer) 영역(20)을 포함할 수 있다. 크랙 스톱 영역(30)은 반도체 칩(100")의 크랙을 방지하기 위한 영역이고, 챔퍼 영역(20)은 챔퍼 커팅을 통해 모서리를 둥글게 하는 영역이다. 챔퍼 영역(20)이 사각형 꼭짓점 부분으로만 배치되고 있지만 그에 한하지 않고 변들에도 배치될 수 있다.
크랙 스톱 영역(30) 및 챔퍼 영역(20)에는 집적 회로들이 형성되지 않는다. 따라서, 그러한 크랙 스톱 영역(30)이나 챔퍼 영역(20)에 자성 물질이 배치될 수 있다. 반도체 칩(100")에 자성 물질이 배치되는 경우에는 자성 물질이 제거되지 않는 경우를 고려하여 비교적 약한 자성을 갖는 물질로 자성 물질을 형성하거나 또는 상자성 물질로 자성 물질을 형성함으로써, 반도체 칩 내의 회로 소자들에게 전자기적 영향을 최소화할 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 100a, 100b, 100c, 100-1, 100-2, 100-2: 디바이스 웨이퍼, 102: 반도체 기판, 105: 집적 소자층, 107: 도전성 콘택, 110, 110a, 110b: 바디층, 120: TSV, 122: 배선 금속층, 124: 장벽 금속층, 125: 스페이서 절연층, 130: 배선층, 132: 금속간 절연층, 134: 배선 라인, 136: 수직 콘택, 140: 패시베이션층, 150: 외부 연결 단자, 152: 금속 필러, 154: 솔더, 160, 160a: 제1 자성 물질, 170: 재배선, 180: 보호층, 190; 제1 접착 부재, 192, 292: 접착 물질, 194, 294: 자성 입자, 200, 200a: 캐리어 웨이퍼, 260, 260a: 제2 자성 물질, 290: 제2 접착 부재, 300: 접착 부재, 400: 자성 플레이트

Claims (10)

  1. 웨이퍼의 전면(front side) 상에 제1 자성 물질을 배치하고, 캐리어 웨이퍼 상에 제2 자성 물질을 배치하되, 상기 제1 자성 물질과 제2 자성 물질의 대향하는 면들이 서로 반대의 극성을 갖도록 상기 제1 및 제2 자성 물질을 배치하는 단계;
    상기 제1 및 제2 자성 물질 사이의 자기적 인력을 이용하여 상기 웨이퍼를 상기 캐리어 웨이퍼에 정렬하여 결합시키는 단계;
    상기 웨이퍼의 후면(back side)을 박막화하는 단계; 및
    상기 캐리어 웨이퍼로부터 상기 웨이퍼를 분리하는 단계;를 포함하는 웨이퍼 가공 방법.
  2. 제1 항에 있어서,
    상기 웨이퍼는 관통 전극(Through Silicon Via: TSV)을 포함하고,
    상기 후면을 박막화하는 단계에서 상기 웨이퍼의 후면으로 상기 TSV를 노출시키는 것을 특징으로 하는 웨이퍼 가공 방법.
  3. 제1 항에 있어서,
    상기 웨이퍼를 분리하는 단계는
    상기 제1 및 제2 자성 물질의 대향하는 면들 중 어느 하나의 면에 동일한 극성의 자기장을 인가함으로써, 자기적 척력을 이용하여 분리하는 것을 특징으로 하는 웨이퍼 가공 방법.
  4. 제1 항에 있어서,
    상기 웨이퍼를 분리하는 단계는
    상기 제1 및 제2 자성 물질 중 적어도 하나의 자성을 제거하는 온도 이상으로 가열하여 분리하는 것을 특징으로 하는 웨이퍼 가공 방법.
  5. 제1 항에 있어서,
    상기 제1 자성 물질은 유효 칩들이 배치되지 않은 상기 웨이퍼의 제1 부분에 배치하며,
    상기 제2 자성 물질은 상기 웨이퍼의 제1 부분에 대응되는 상기 캐리어 웨이퍼의 제1 부분에 배치하는 것을 특징으로 하는 웨이퍼 가공 방법.
  6. 제5 항에 있어서,
    상기 웨이퍼의 제1 부분은 스크라이브 레인(Scribe Lane), 노치(Notch), 플랫-존(flat-zone), 및 상기 웨이퍼의 외곽 에지 중 적어도 하나의 부분이고,
    상기 제1 자성 물질은 상기 웨이퍼의 제1 부분에 복수 개 배치하고,
    상기 제2 자성 물질은 상기 제1 자성 물질과 대응하는 개수로 상기 캐리어 웨이퍼의 제1 부분에 배치하는 것인 것을 특징으로 하는 웨이퍼 가공 방법.
  7. 제1 항에 있어서,
    상기 제1 및 제2 자성 물질을 배치하는 단계 전에,
    상기 웨이퍼에 TSV를 형성하는 단계; 및
    상기 웨이퍼의 전면 상에 상기 TSV에 연결되는 외부 연결 단자를 배치하는 단계;를 포함하고,
    상기 정렬하여 결합시키는 단계에서,
    상기 자기적 인력과 상기 외부 연결 단자를 덮는 접착 부재를 이용하여 상기 웨이퍼를 상기 캐리어 웨이퍼에 결합시키는 것을 특징으로 하는 웨이퍼 가공 방법.
  8. 제1 항에 있어서,
    상기 제1 및 제2 자성 물질은 강자성(ferromagnetism) 물질, 상자성(paramagnetism) 물질, 및 준강자성(ferrimagnetism) 물질 중 적어도 어느 하나의 물질로 형성된 것을 특징으로 하는 웨이퍼 가공 방법.
  9. 웨이퍼에 TSV를 형성하는 단계;
    상기 웨이퍼의 전면 상에 상기 TSV에 연결되는 외부 연결 단자를 배치하는 단계;
    상기 웨이퍼의 전면 상에 제1 자성 물질을 배치하고, 캐리어 웨이퍼 상에 제2 자성 물질을 배치하되, 상기 제1 자성 물질과 제2 자성 물질의 대향하는 면들이 서로 반대의 극성을 갖도록 상기 제1 및 제2 자성 물질을 배치하는 단계;
    상기 외부 연결 단자를 덮는 접착 부재와 상기 제1 및 제2 자성 물질 사이의 자기적 인력을 이용하여 상기 웨이퍼를 상기 캐리어 웨이퍼에 정렬하여 결합시키는 단계;
    상기 웨이퍼의 후면을 박막화하여 상기 TSV를 노출시키는 단계;
    상기 웨이퍼의 후면 상에 상기 TSV에 연결되는 재배선을 형성하는 단계;
    상기 캐리어 웨이퍼로부터 상기 웨이퍼를 분리하는 단계; 및
    상기 웨이퍼를 다수의 반도체 소자로 분리하는 단계;를 포함하는 반도체 소자 제조 방법.
  10. 제9 항에 있어서,
    상기 제1 자성 물질은 상기 웨이퍼의 스크라이브 레인, 노치, 플랫-존, 및 상기 웨이퍼의 외곽 에지 중 적어도 하나의 부분에 배치되고,
    상기 제1 자성 물질은 상기 반도체 소자로 분리하는 단계에서 제거되는 것을 특징으로 하는 반도체 소자 제조 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252279A (zh) * 2015-06-12 2016-12-21 台湾积体电路制造股份有限公司 半导体结构及其制造方法
CN108231578A (zh) * 2016-12-05 2018-06-29 Spts科技有限公司 使表面光滑的方法
US10325897B2 (en) 2016-11-14 2019-06-18 Samsung Electronics Co., Ltd. Method for fabricating substrate structure and substrate structure fabricated by using the method
KR102549863B1 (ko) * 2022-03-18 2023-06-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 웨이퍼 접합 방법 및 접합된 디바이스 구조물

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150054502A (ko) * 2013-11-12 2015-05-20 삼성전자주식회사 자성체를 갖는 반도체 소자 및 관련된 설비
TWI564975B (zh) * 2014-04-09 2017-01-01 精材科技股份有限公司 晶片封裝體及其製造方法
TWI645479B (zh) 2015-05-13 2018-12-21 財團法人工業技術研究院 貼合結構、其製造方法及晶粒結構
US10141291B2 (en) * 2015-11-30 2018-11-27 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and method of manufacturing the same
US9806025B2 (en) 2015-12-29 2017-10-31 Globalfoundries Inc. SOI wafers with buried dielectric layers to prevent Cu diffusion
US9812404B2 (en) * 2015-12-30 2017-11-07 Globalfoundries Inc Electrical connection around a crackstop structure
US9786619B2 (en) * 2015-12-31 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and manufacturing method thereof
CN105679702A (zh) * 2016-01-27 2016-06-15 武汉新芯集成电路制造有限公司 键合晶圆的硅穿孔互连工艺及键合晶圆
US11097942B2 (en) * 2016-10-26 2021-08-24 Analog Devices, Inc. Through silicon via (TSV) formation in integrated circuits
JP6925714B2 (ja) * 2017-05-11 2021-08-25 株式会社ディスコ ウェーハの加工方法
US10748842B2 (en) 2018-03-20 2020-08-18 Intel Corporation Package substrates with magnetic build-up layers
US11167375B2 (en) 2018-08-10 2021-11-09 The Research Foundation For The State University Of New York Additive manufacturing processes and additively manufactured products
KR102609475B1 (ko) 2018-10-23 2023-12-06 주식회사 다이셀 반도체 장치 제조 방법
JP7201386B2 (ja) 2018-10-23 2023-01-10 株式会社ダイセル 半導体装置製造方法
JP7224138B2 (ja) * 2018-10-23 2023-02-17 株式会社ダイセル 半導体装置製造方法
KR102600963B1 (ko) 2019-01-07 2023-11-13 삼성전자주식회사 디스플레이 장치
US11482506B2 (en) * 2020-03-31 2022-10-25 Taiwan Semiconductor Manufacturing Company Limited Edge-trimming methods for wafer bonding and dicing
CN115692312B (zh) * 2023-01-05 2023-05-02 湖北江城芯片中试服务有限公司 半导体结构的制备方法及半导体结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050069938A (ko) * 2004-05-31 2005-07-05 강준모 반도체소자 얼라인 방법 및 그에 의해 형성된 반도체 구조물
KR20110068898A (ko) * 2009-12-14 2011-06-22 듀퐁 에어 프로덕츠 나노머티어리얼즈 엘엘씨 적층 디바이스를 제작하기 위해 베이스 웨이퍼 관통 비아를 형성하는 방법
KR20120083871A (ko) * 2012-06-26 2012-07-26 엘아이지에이디피 주식회사 기판합착장치

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986255A (en) 1974-11-29 1976-10-19 Itek Corporation Process for electrically interconnecting chips with substrates employing gold alloy bumps and magnetic materials therein
US6251767B1 (en) 1997-01-14 2001-06-26 Texas Instruments Incorporated Ball grid assembly with solder columns
US6142361A (en) 1999-12-09 2000-11-07 International Business Machines Corporation Chip C4 assembly improvement using magnetic force and adhesive
US6186392B1 (en) 2000-01-21 2001-02-13 Micron Technology, Inc. Method and system for forming contacts on a semiconductor component by aligning and attaching ferromagnetic balls
WO2007062268A2 (en) 2005-11-28 2007-05-31 University Of Florida Research Foundation, Inc. Method and structure for magnetically-directed, self-assembly of three-dimensional structures
JP5151053B2 (ja) 2006-03-30 2013-02-27 富士通セミコンダクター株式会社 半導体装置の製造方法
US20090166873A1 (en) 2007-12-27 2009-07-02 Advanced Chip Engineering Technology Inc. Inter-connecting structure for semiconductor device package and method of the same
US7948385B2 (en) 2008-12-09 2011-05-24 General Electric Company Systems and methods for using ferrite alignment keys in wireless remote sensors
US7902060B2 (en) 2008-12-23 2011-03-08 Intel Corporation Attachment using magnetic particle based solder composites
US8237286B2 (en) 2010-04-15 2012-08-07 International Business Machines Corporation Integrated circuit interconnect structure
KR101124568B1 (ko) 2010-05-31 2012-03-16 주식회사 하이닉스반도체 반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050069938A (ko) * 2004-05-31 2005-07-05 강준모 반도체소자 얼라인 방법 및 그에 의해 형성된 반도체 구조물
KR20110068898A (ko) * 2009-12-14 2011-06-22 듀퐁 에어 프로덕츠 나노머티어리얼즈 엘엘씨 적층 디바이스를 제작하기 위해 베이스 웨이퍼 관통 비아를 형성하는 방법
KR20120083871A (ko) * 2012-06-26 2012-07-26 엘아이지에이디피 주식회사 기판합착장치

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252279A (zh) * 2015-06-12 2016-12-21 台湾积体电路制造股份有限公司 半导体结构及其制造方法
KR20160146461A (ko) * 2015-06-12 2016-12-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 구조물 및 이의 제조 방법
US9799625B2 (en) 2015-06-12 2017-10-24 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10325897B2 (en) 2016-11-14 2019-06-18 Samsung Electronics Co., Ltd. Method for fabricating substrate structure and substrate structure fabricated by using the method
US10770447B2 (en) 2016-11-14 2020-09-08 Samsung Electronics Co., Ltd. Method for fabricating substrate structure and substrate structure fabricated by using the method
CN108231578A (zh) * 2016-12-05 2018-06-29 Spts科技有限公司 使表面光滑的方法
CN108231578B (zh) * 2016-12-05 2023-05-12 Spts科技有限公司 使表面光滑的方法
KR102549863B1 (ko) * 2022-03-18 2023-06-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 웨이퍼 접합 방법 및 접합된 디바이스 구조물

Also Published As

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KR102136844B1 (ko) 2020-07-22
US9070729B2 (en) 2015-06-30
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