CN108231578A - 使表面光滑的方法 - Google Patents

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Abstract

本发明涉及使表面光滑的方法。根据本发明，提供一种使硅衬底的表面光滑的方法，该方法包括以下步骤：提供具有后侧表面的硅衬底，其中硅衬底已被研磨以使后侧表面具有相关粗糙度；以及使用等离子体蚀刻处理使硅衬底的后侧表面光滑；其中等离子体蚀刻处理包括以下步骤：执行第一等离子体蚀刻步骤，该第一等离子体蚀刻步骤形成从后侧表面竖立的多个突起；以及执行第二等离子体蚀刻步骤，该第二等离子体蚀刻步骤至少部分地蚀刻突起，以提供呈现镜面反射的光滑后侧表面。

Description

使表面光滑的方法
技术领域
本发明涉及一种使硅衬底的表面光滑的方法。
背景技术
在许多半导体应用中，期望在薄的硅衬底上制造器件。对于该期望的原因包括形状因数和性能考虑。在实践中，通常在传统的硅晶圆上形成器件。例如，300mm直径的硅晶圆通常为大约765微米厚。一旦器件制造步骤完成，则使用传统的研磨设备将晶圆研磨成最终器件厚度。去除的速率和表面光洁度可通过标准程序控制，但这两个因素都取决于使用的磨轮和研磨剂。一旦研磨步骤完成，则对研磨的表面抛光，以满足器件制造商的要求的规格。抛光步骤还可去除已被激进的研磨操作损坏的材料。进而，这可提高衬底和最终生产的管芯(die)的机械性能。
对于垂直堆叠的半导体管芯，晶圆被研磨以在将器件集成在三维堆叠中之前去除大部分晶圆厚度。在诸如硅通孔技术(TSV)的一些方案中，在研磨步骤中去除大部分硅之后，通过等离子体或湿式蚀刻‘通孔暴露’步骤暴露埋藏的铜TSV。
研磨处理产生对眼睛可见且还对检查设备可见的放射状刮擦图案。这可导致伪缺陷检测并因此导致产量损失。刮痕的深度小于100nm，但是对肉眼适度可见。因此，需要提高研磨晶圆的表面光洁度，以能够随后使用传统光学检查设备。对于该问题的目前的方案依赖于化学机械平面化(CMP)，以在等离子体蚀刻步骤之前去除刮痕。CMP处理是昂贵、费时的，且遭受可重复性问题。一种研究认为TSV暴露处理的成本的几乎50％与CMP相关(http://www.3dincites.com/2016/03/cost-analysis-of-a-wet-etch-tsv-reveal-process/)。
从前述讨论，可以看出，需要消除研磨硅衬底的处理中的CMP步骤。这将具有消除相关且昂贵的CMP设备和消耗品的期望效果。问题在于消除CMP步骤，同时至少获得处理的硅衬底的可接受的光滑度。
发明内容
本发明在其实施例中的至少一些实施例中解决了上述期望和问题。
根据本发明的第一方面，提供一种使硅衬底的表面光滑的方法，该方法包括以下步骤：
提供具有后侧表面的硅衬底，其中硅衬底已被研磨以使后侧表面具有相关粗糙度；以及
使用等离子体蚀刻处理使硅衬底的后侧表面光滑；
其中等离子体蚀刻处理包括以下步骤：
执行第一等离子体蚀刻步骤，该第一等离子体蚀刻步骤形成从后侧表面竖立的多个突起；以及
执行第二等离子体蚀刻步骤，该第二等离子体蚀刻步骤至少部分地蚀刻突起，以提供呈现镜面反射的光滑后侧表面。
按照这种方式，能够避免不期望的CMP步骤，同时至少实现可接受的结果。通常，在不执行CMP步骤的情况下执行本发明。
典型地，执行第二蚀刻步骤以基本上去除突起。
第一等离子体蚀刻步骤和第二等离子体蚀刻步骤可交替地重复。第一等离子体蚀刻步骤和第二等离子体蚀刻步骤可交替地重复任何次数，以实现期望的光洁度。
替代地，可执行单个第一等离子体蚀刻步骤和/或单个第二等离子体蚀刻步骤。
第一等离子体步骤可以是各向同性蚀刻处理。
第一等离子体蚀刻步骤可以不使用RF偏置来执行。
第一蚀刻步骤可使用小于100W的RF偏置功率来执行。
第一等离子体蚀刻步骤可使用包括氧气和至少一种蚀刻剂前驱气体的气体混合物。第一等离子体蚀刻步骤可使用处于相关流速的蚀刻剂前驱气体和氧气的流。氧气的流速可大于蚀刻剂前驱气体的流速。氧气的流速可以是蚀刻剂前驱气体的流速的至少三倍。可选择与蚀刻剂前驱气体的流速相关地使用的氧气的流速，以确保在第一蚀刻步骤期间聚合物不会沉积在衬底上。
第一等离子体蚀刻步骤可使用包含蚀刻剂前驱气体的氟。包含蚀刻剂前驱气体的氟可以是SF6。替代地，包含蚀刻剂前驱气体的氟可以是CF4。
第一等离子体蚀刻步骤可在范围为100-500毫托的压力下执行。
第一等离子体蚀刻步骤可在后侧表面上产生用于掩盖突起的多个沉积物。
第二等离子体蚀刻步骤可使用包含蚀刻剂前驱气体的氟。包含蚀刻剂前驱气体的氟可以是SF6或CF4。
其他蚀刻化学过程可用于第二蚀刻步骤。例如，可使用基于氯的蚀刻化学过程。在这些实施例中，第二等离子体蚀刻步骤可使用包含蚀刻剂前驱气体的氯气。
第二蚀刻步骤可在基本上不存在氧气的情况下执行。
第二等离子体蚀刻步骤可使用惰性气体作为处理气体。惰性气体可以是氩气。在不希望受到任何具体理论或推测的限制的情况下，认为与惰性气体相关的喷溅可增强对在后侧表面上用于掩盖突起的任何沉积物的去除。
可在第二等离子体蚀刻步骤期间使用RF偏置功率。在第二等离子体蚀刻步骤期间使用的RF偏置功率可以大于500W。优选地，使用的RF功率大于700W。
在第一等离子体蚀刻步骤和第二等离子体蚀刻步骤交替地重复的实施例中，与第一蚀刻步骤和/或第二蚀刻步骤相关的蚀刻条件可保持相同。蚀刻条件的示例包括RF源功率、气体流速、蚀刻时间和气体压力。然而，对于与第一蚀刻步骤和/或第二蚀刻步骤相关的蚀刻条件随着等离子体蚀刻处理进行而改变，也在本发明的范围内。本领域技术人员将领会到，存在无限种可能的变化。通常，等离子体蚀刻处理选择为最佳地匹配任何给定的最终应用和系统。例如，第一蚀刻步骤和/或第二蚀刻步骤可在等离子体蚀刻处理的过程中通过平滑地改变相关蚀刻条件中的一个或更多个蚀刻条件而平滑地改变。替代地或另外，第一蚀刻步骤和/或第二蚀刻步骤可以通过突然地改变相关蚀刻条件中的一个或更多个蚀刻条件而突然地改变。
第一等离子体蚀刻步骤可包括两个或更多个不同的第一蚀刻，其中每个第一蚀刻具有不同的相关蚀刻条件。另外或替代地，第二等离子体蚀刻步骤可包括两个或更多个不同的第二蚀刻，其中每个第二蚀刻具有不同的相关蚀刻条件。第二蚀刻中的一个可以是抛光蚀刻步骤。与其他的第二蚀刻相比，抛光蚀刻步骤可至少部分地以更高的蚀刻速率蚀刻突起。与其他的第二蚀刻相比，抛光蚀刻步骤可使用更高的气体压力来执行。抛光蚀刻步骤可与在申请人的专利申请US 2015/0287637中描述的处理类似或相同，该专利申请用于暴露诸如埋藏在硅衬底中的通孔的特征。US 2015/0287637的全部内容通过引用并入本文。
通常，抛光蚀刻步骤作为最后的第二蚀刻步骤执行。这可通过在等离子体蚀刻处理结束时提供抛光蚀刻步骤作为独立的第二蚀刻步骤来实现。替代地，第一蚀刻步骤和第二蚀刻步骤可交替地重复，使得第二等离子体蚀刻步骤包括两个或更多个不同的第二蚀刻，以及执行的最后一个第二蚀刻是抛光蚀刻步骤。
等离子体蚀刻处理可使衬底的厚度减小2.5微米或更小。
等离子体蚀刻处理导致衬底的厚度减小。第一等离子体蚀刻步骤可导致该减小中小于20％的减小。
在光滑步骤之前，后侧表面可具有100nm或更小的高度变化的形貌。
可执行光滑步骤，使得后侧表面具有25nm或更小的高度变化的形貌。
提供的硅衬底可在后侧表面上具有周期性刮擦图案。可执行光滑步骤以去除周期性刮擦图案。周期性刮擦图案可包括通过之前用于研磨硅衬底的研磨处理产生的多个凹槽。
衬底可包含诸如通孔的埋藏特征。方法可进一步包括在光滑步骤之后执行埋藏特征暴露处理的步骤。有利地，光滑步骤和执行埋藏特征暴露处理的步骤可在同一腔室中顺序地执行。本发明的相当大的优点是，能够在设置在同一腔室中的硅衬底上顺序执行光滑和埋藏特征暴露处理，以及使衬底在光滑步骤和执行埋藏特征暴露处理的步骤之间仍然留在该同一腔室中。
突起可使自身表现为硅的尖刺。
突起可使自身表现为类似草的形式。
典型地，硅衬底是硅晶圆。可使用任何期望直径的晶圆。
通常，提供的硅衬底具有前侧表面，在前侧表面上形成有一个或更多个器件结构。
根据本发明的第二方面，提供一种用于使硅衬底的表面光滑的设备，该设备使用根据本发明的第一方面的方法，该设备包括：
腔室，在该腔室中执行等离子体蚀刻处理；
一个或更多个等离子体产生装置，用于产生适合于执行第一等离子体蚀刻步骤和第二等离子体蚀刻步骤的等离子体；以及
控制器，配置为控制该设备以执行根据本发明的第一方面的方法。
虽然上面描述了本发明，但是本发明可扩展到上面陈述的或者下面的描述、附图或权利要求中的特征的任何发明组合。例如，与本发明的第一方面相关地描述的任何特征还与本发明的第二方面结合地公开，反之亦然。
附图说明
本发明可以以各种方式执行，现在仅通过举例的方式，将参照附图描述本发明的实施例，在附图中：
图1示出了本发明的一个实施例中的步骤；
图2a示出了研磨硅晶圆的表面的图像，图2b示出了研磨硅晶圆的表面的SEM(扫描电子显微镜)显微图；
图3a示出了在产生突起的第一蚀刻步骤之后的硅晶圆的表面的二维视图，图3b示出了在产生突起的第一蚀刻步骤之后的硅晶圆的表面的三维表示；
图4a示出了在包括交替的第一蚀刻步骤和第二蚀刻步骤的周期性蚀刻处理之后的硅晶圆的表面的二维视图，图4b示出了在包括交替的第一蚀刻步骤和第二蚀刻步骤的周期性蚀刻处理之后的硅晶圆的表面的三维表示；
图5a和图5b示出了在周期性蚀刻处理之后的硅晶圆的截面的SEM显微图；
图6a示出了在本发明的蚀刻处理之前的研磨硅晶圆的表面的光学显微图，图6b示出了在本发明的蚀刻处理之后的硅晶圆的表面的光学显微图；以及图7示出了通过蚀刻使晶圆光滑与通孔暴露处理结合的实施例。
具体实施方式
图1描绘了本发明的处理的步骤。在第一步骤100，供应硅衬底10以用于处理。典型地，硅衬底是晶圆。衬底10是已通过研磨变薄的薄衬底。该研磨处理给予表面粗糙度12。本发明提供一种使用下面描述的等离子体蚀刻处理而使表面粗糙度光滑的方式。
在第一等离子体蚀刻步骤110，蚀刻衬底10的粗糙表面以产生多个突起14。然后，在第二蚀刻步骤120，回蚀突起，以提供比在开始蚀刻处理之前的薄衬底的表面光滑的表面16。第一蚀刻步骤110和第二蚀刻步骤120中的每一个可仅执行一次，使得蚀刻处理由两个独立的蚀刻步骤构成。然而，还可执行循环的或周期性蚀刻处理，其中第一蚀刻步骤和第二蚀刻步骤交替地重复多次。在图1中，示出了n个周期。不对执行的周期的数量n作出基本限制，这将对于任何给定的处理场景进行确定的处理优化。
现在仅通过举例的方式，将描述用于本发明的实施例的处理条件。在该实施例中，第一蚀刻步骤和第二蚀刻步骤均使用SF6作为处理气体。虽然从处理的角度看这是便利的，但是第一蚀刻步骤和第二蚀刻步骤不需要使用共同的处理气体。在第一蚀刻步骤，使用SF6、氧气和微量氩气组成的富氧混合物。不施加RF偏置并使用相对高的250毫托压力。第一蚀刻步骤是各向同性的。在第二蚀刻步骤，使用SF6、氩气和微量氧气组成的混合物。施加RF偏置并使用基本上较低的20毫托压力。在表1中示出处理条件。
表1-用于循环的处理的典型处理条件
在该示例中，RF源功率、气体流以及气体压力在循环之间均保持不变。然而，对于不同的循环，它们可以不同或者可在处理的总时间内改变。表1仅详细说明了用于该处理的一些典型的处理条件。例如，循环的处理可应用到更低的功率和/或气体流条件。
可选择循环时间以针对初始粗糙度实现最优比率。对于第一蚀刻步骤，典型的循环时间是30秒，而对于第二蚀刻步骤，典型的循环时间是10秒。然而，范围为2秒至600秒的循环时间被认为是实用的。使用的RF偏置功率可处于连续的水平或者是脉冲式的。诸如RF功率源和气体流的其他参数可处于连续的水平或者是脉冲式的。独立的蚀刻步骤的处理时间和偏置功率还可根据总处理时间改变。可使用已知的蚀刻工具执行处理，可使用本文提供的教导修改已知的蚀刻工具以执行本发明。可以以这种方式修改申请人自己的珀加索斯(Pegasus)蚀刻模块。
根据本发明处理研磨硅晶圆并分析其表面特征。在这些实验中使用300mm直径的硅晶圆。引入的研磨晶圆的表面粗糙度使用Zygo白光干涉仪表征并通过SEM(扫描电子显微镜)使用晶圆的裂开的片表征。在图2a中可看到在研磨步骤之后的硅晶圆的光学外观。在图2b中，SEM显微图清楚地示出了在晶圆表面上范围为～47nm的研磨标记。具有高达～100nm的局部粗糙度的晶圆已被成功地处理。在表面上的周期性的凹槽是可清楚地识别的。这些凹槽在研磨处理期间产生的。凹槽对肉眼可见，重要地，对传统检查设备可见。这可引起伪缺陷检测，除非采取提高表面粗糙度-具体地减小或消除凹槽的图案的步骤。
图3a和3b示出了在执行第一蚀刻步骤之后的晶圆表面。该步骤可被认为是表面粗糙化步骤，并导致生成多个突起。这可在图3中看作是硅的大量细小尖刺，在这种情况下，该尖刺大约30nm高。为了突出该特征，可在延长的5分钟表面粗糙化步骤之后进行这些测量。这给予硅表面‘长满草的’外观。‘长满草的’表面的生成是一种借此打乱之前通过研磨生成的规则的刮擦图案的机制。第二蚀刻步骤可被认为是彻底打破步骤，该步骤通过降低粗糙表面而使表面抛光。
通过根据初始表面粗糙度使该处理重复数量可变的循环，生成视觉上光滑(通过眼睛看不到刮痕)的表面。图4a和4b示出了在接收多个处理循环之后的晶圆表面。不存在硅的可见的尖刺，同时粗糙度仍然为大约20nm，由研磨导致的凹槽已经融合，且眼睛看不到刮痕。如之前提到的，选择该标准，原因是需要该光学上光滑的表面以通过将研磨标记误解为处理缺陷的自动检查设备。在图5a和5b中示出处于与图2b中使用的放大率(150kX)相等的放大率的蚀刻后的表面的SEM截面。这些图示出了高度形貌<14nm的几乎无特征的表面。原始研磨图案大幅减少，导致具有提高的反射率的镜面晶圆表面。
图6a和6b示出了在使用蚀刻光滑处理之前和在使用蚀刻光滑处理之后的晶圆的表面形貌的光学显微图。这证实了表面上的刮痕的随机分布消除了可见的刮痕。作为该处理的结果，标准自动检查设备不会将处理后的研磨表面错误地识别为有缺陷的。
典型地，使用蚀刻处理去除大约2微米的硅，其中大约0.3微米在第一(草形成)蚀刻步骤被去除。>1.2毫米/分钟的蚀刻速率是可实现的。然而，这些值仅仅是代表性的。可行的是，通过本发明提供的光滑还可给衬底提供一些应力消除。
在不希望受到任何具体理论或推测的约束的情况下，我们推断出突起在表面粗糙化步骤期间由于微掩膜而形成。进一步地，我们推断出微掩膜特征本质上不是聚合的，而是由含硫化合物造成。通过在富氧环境中在几乎没有或没有RF偏置的情况下以相对高的压力操作，认为等离子体化学过程不是聚合的。还认为对于控制微掩膜特征的密度而言这是有利的状况。蚀刻步骤使用更低的压力和与氩气(Ar)耦合的RF偏置，以有助于去除微掩膜材料并提供SF6来去除硅。
如上面提到的，与第一蚀刻步骤和/或第二蚀刻步骤相关的蚀刻条件可随着等离子体蚀刻处理进行而改变。本领域技术人员将领会到，存在无限种可能的变化，通常，等离子体蚀刻处理选择为最佳地匹配任何给定的最终应用和系统。此外，在一个循环内，第一等离子体蚀刻步骤可包括两个或更多个不同的第一蚀刻，其中每个第一蚀刻具有不同的相关蚀刻条件。另外或替代地，在一个循环内，第二等离子体蚀刻步骤可包括两个或更多个不同的第二蚀刻，其中每个第二蚀刻具有不同的相关蚀刻条件。在非限制性示例中，本发明的处理可包括n个循环，其中每个循环由按顺序执行的第一蚀刻1A、第二蚀刻2A、第一蚀刻1B以及第二蚀刻2B组成。蚀刻1A和1B一起构成第一等离子体蚀刻步骤，而蚀刻2A和2B一起构成第二等离子体蚀刻步骤。第二蚀刻中的一个(优选地，第二蚀刻2B)可以是抛光蚀刻步骤，与其他的第二蚀刻相比，抛光蚀刻步骤以更高的蚀刻速率蚀刻突起。本领域技术人员可设想到其他变化(使用包括更少或更多蚀刻的循环)。抛光蚀刻步骤可与在申请人的专利申请US2015/0287637中描述的处理类似或相同。通常，抛光蚀刻步骤作为最后的第二蚀刻步骤执行。
图7示出了本发明的有利方面，其中衬底包含诸如通孔的埋藏特征。在该方面，衬底表面的光滑与通孔暴露处理结合，使得所有步骤在单个处理工具的单个腔室中执行。这提供重大的处理优点。在第一步骤700，供应薄的硅衬底以用于处理。在第一等离子体蚀刻步骤710，蚀刻衬底的粗糙表面以产生多个突起14。在第二蚀刻步骤720，回蚀突起，以提供比在开始蚀刻处理之前的薄衬底的表面光滑的表面。然后在相同的腔室中执行处理730，其中去除硅以暴露埋藏特征。用于暴露埋藏特征的适当处理的示例在申请人的专利申请US2015/0287637中描述，该专利申请的全部内容通过引用并入本文。

Claims (24)

1.一种使硅衬底的表面光滑的方法，所述方法包括以下步骤：
提供具有后侧表面的硅衬底，其中所述硅衬底被已研磨以使所述后侧表面具有相关粗糙度；以及
使用等离子体蚀刻处理使所述硅衬底的所述后侧表面光滑；
其中，所述等离子体蚀刻处理包括以下步骤：执行第一等离子体蚀刻步骤，所述第一等离子体蚀刻步骤形成从所述后侧表面竖立的多个突起；以及
执行第二等离子体蚀刻步骤，所述第二等离子体蚀刻步骤至少部分地蚀刻所述突起，以提供呈现镜面反射的光滑后侧表面。
2.根据权利要求1所述的方法，其中，所述第一等离子体蚀刻步骤和第二等离子体蚀刻步骤交替地重复。
3.根据权利要求1或权利要求2所述的方法，其中，所述第一等离子体蚀刻步骤是各向同性蚀刻处理。
4.根据前述权利要求中任一项所述的方法，其中，在所述第一等离子体蚀刻步骤期间不使用RF偏置，或者使用小于100W的RF偏置功率。
5.根据前述权利要求中任一项所述的方法，其中，所述第一等离子体蚀刻步骤使用包括氧气和至少一种蚀刻剂前驱气体的气体混合物。
6.根据权利要求5所述的方法，其中，所述第一等离子体蚀刻步骤使用具有相关流速的蚀刻剂前驱气体和氧气的流，且氧气的流速大于蚀刻剂前驱气体的流速。
7.根据权利要求6所述的方法，其中，氧气的流速是蚀刻剂前驱气体的流速的至少三倍。
8.根据前述权利要求中任一项所述的方法，其中，所述第一等离子体蚀刻步骤使用包含蚀刻剂前驱气体的氟。
9.根据权利要求8所述的方法，其中，包含蚀刻剂前驱气体的氟是SF6。
10.根据权利要求8所述的方法，其中，包含蚀刻剂前驱气体的氟是CF4。
11.根据前述权利要求中任一项所述的方法，其中，所述第一等离子体蚀刻步骤在所述后侧表面上产生用于掩盖所述突起的多个沉积物。
12.根据前述权利要求中任一项所述的方法，其中，所述第二等离子体蚀刻步骤使用包含蚀刻剂前驱气体的氟。
13.根据权利要求12所述的方法，其中，包含蚀刻剂前驱气体的氟是SF6或CF4。
14.根据前述权利要求中任一项所述的方法，其中，所述第二等离子体蚀刻步骤在基本上不存在氧气的情况下执行。
15.根据前述权利要求中任一项所述的方法，其中，在所述第二等离子体蚀刻步骤期间使用RF偏置功率。
16.根据权利要求15所述的方法，其中，在所述第二等离子体蚀刻步骤期间使用的RF偏置功率大于500W。
17.根据前述权利要求中任一项所述的方法，其中，所述等离子体蚀刻处理使所述衬底的厚度减小2.5微米或更小。
18.根据前述权利要求中任一项所述的方法，其中，所述等离子体蚀刻处理导致所述衬底的厚度减小，所述第一等离子体蚀刻步骤导致该减小中小于20％的减小。
19.根据前述权利要求中任一项所述的方法，其中，在所述光滑步骤之前，所述后侧表面具有100nm或更小的高度变化的形貌。
20.根据前述权利要求中任一项所述的方法，其中，执行所述光滑步骤，使得所述后侧表面具有25nm或更小的高度变化的形貌。
21.根据前述权利要求中任一项所述的方法，其中，提供的所述硅衬底在所述后侧表面上具有周期性刮擦图案，执行所述光滑步骤以去除所述周期性刮擦图案。
22.根据前述权利要求中任一项所述的方法，其中，所述衬底包含诸如通孔的埋藏特征，所述方法进一步包括在所述光滑步骤之后执行埋藏特征暴露处理的步骤，其中所述光滑步骤和执行埋藏特征暴露处理的步骤在同一腔室中顺序地执行。
23.根据前述权利要求中任一项所述的方法，其中，所述第一等离子体蚀刻步骤包括两个或更多个不同的第一蚀刻，其中每个所述第一蚀刻具有不同的相关蚀刻条件，和/或所述第二等离子体蚀刻步骤包括两个或更多个不同的第二蚀刻，其中每个所述第二蚀刻具有不同的相关蚀刻条件。
24.一种用于使硅衬底的表面光滑的设备，所述设备使用根据权利要求1所述的方法，所述设备包括：
腔室，在所述腔室中执行等离子体蚀刻处理；
一个或更多个等离子体产生装置，用于产生适合于执行所述第一等离子体蚀刻步骤和第二等离子体蚀刻步骤的等离子体；以及
控制器，配置为控制所述设备以执行根据权利要求1所述的方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4202979A1 (en) * 2021-12-22 2023-06-28 SPTS Technologies Limited Method of reducing surface roughness

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355394B2 (en) 2018-09-13 2022-06-07 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate breakthrough treatment
US11731231B2 (en) 2019-01-28 2023-08-22 Micron Technology, Inc. Polishing system, polishing pad, and related methods
US11282815B2 (en) 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11380669B2 (en) 2020-06-18 2022-07-05 Micron Technology, Inc. Methods of forming microelectronic devices
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11563018B2 (en) 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
US11335602B2 (en) 2020-06-18 2022-05-17 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5871591A (en) * 1996-11-01 1999-02-16 Sandia Corporation Silicon solar cells made by a self-aligned, selective-emitter, plasma-etchback process
US20030062335A1 (en) * 2001-09-11 2003-04-03 Hrl Laboratories, Llc Process for smoothing a rough surface on a substrate by dry etching
CN101016630A (zh) * 2005-11-14 2007-08-15 肖特股份公司 楔形结构的等离子体刻蚀
CN101278380A (zh) * 2005-06-24 2008-10-01 应用材料公司 利用沉积刻蚀序列的间隙填充处理
CN101287860A (zh) * 2004-12-22 2008-10-15 朗姆研究公司 用于在等离子体工艺中顺序交替以优化衬底的方法和装置
CN101515542A (zh) * 2008-02-21 2009-08-26 应用材料公司 用硫基蚀刻剂等离子体蚀刻含碳层
CN101542676A (zh) * 2006-07-12 2009-09-23 艾恩德霍芬科技大学 利用等离子体蚀刻衬底的方法和设备
CN102165565A (zh) * 2008-08-27 2011-08-24 应用材料公司 用以使穿过衬底的过孔侧壁及其它深蚀刻特征部光滑的后蚀刻反应等离子体研磨
US20120060915A1 (en) * 2009-03-17 2012-03-15 Imec Method for plasma texturing
CN102934208A (zh) * 2009-12-15 2013-02-13 休斯敦大学体系 用脉冲等离子体进行的原子层蚀刻
KR20150037146A (ko) * 2013-09-30 2015-04-08 삼성전자주식회사 웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법
US20150099358A1 (en) * 2013-10-07 2015-04-09 Win Semiconductors Corp. Method for forming through wafer vias in semiconductor devices
CN104576506A (zh) * 2013-10-22 2015-04-29 中微半导体设备(上海)有限公司 一种刻蚀硅通孔的方法
CN104979153A (zh) * 2014-04-04 2015-10-14 Spts科技有限公司 蚀刻方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091021A (en) * 1996-11-01 2000-07-18 Sandia Corporation Silicon cells made by self-aligned selective-emitter plasma-etchback process
DE10004578C1 (de) * 2000-02-03 2001-07-26 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe mit polierter Kante
US7652326B2 (en) * 2003-05-20 2010-01-26 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US20070212888A1 (en) * 2004-03-29 2007-09-13 Sumitomo Precision Products Co., Ltd. Silicon Substrate Etching Method
JP4786403B2 (ja) * 2006-04-20 2011-10-05 エルピーダメモリ株式会社 半導体装置及びその製造方法
EP2097923A1 (en) * 2006-12-28 2009-09-09 MEMC Electronic Materials, Inc. Methods for producing smooth wafers
JP2012182299A (ja) * 2011-03-01 2012-09-20 Hitachi Chem Co Ltd 半導体基板用研磨液及び半導体基板の研磨方法
US9076655B2 (en) * 2013-01-16 2015-07-07 Stats Chippac, Ltd. Semiconductor device and method of forming through-silicon-via with sacrificial layer
JP6088919B2 (ja) * 2013-06-28 2017-03-01 株式会社東芝 半導体装置の製造方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5871591A (en) * 1996-11-01 1999-02-16 Sandia Corporation Silicon solar cells made by a self-aligned, selective-emitter, plasma-etchback process
US20030062335A1 (en) * 2001-09-11 2003-04-03 Hrl Laboratories, Llc Process for smoothing a rough surface on a substrate by dry etching
CN101287860A (zh) * 2004-12-22 2008-10-15 朗姆研究公司 用于在等离子体工艺中顺序交替以优化衬底的方法和装置
CN101278380A (zh) * 2005-06-24 2008-10-01 应用材料公司 利用沉积刻蚀序列的间隙填充处理
CN101016630A (zh) * 2005-11-14 2007-08-15 肖特股份公司 楔形结构的等离子体刻蚀
CN101542676A (zh) * 2006-07-12 2009-09-23 艾恩德霍芬科技大学 利用等离子体蚀刻衬底的方法和设备
CN101515542A (zh) * 2008-02-21 2009-08-26 应用材料公司 用硫基蚀刻剂等离子体蚀刻含碳层
CN102165565A (zh) * 2008-08-27 2011-08-24 应用材料公司 用以使穿过衬底的过孔侧壁及其它深蚀刻特征部光滑的后蚀刻反应等离子体研磨
US20120060915A1 (en) * 2009-03-17 2012-03-15 Imec Method for plasma texturing
CN102934208A (zh) * 2009-12-15 2013-02-13 休斯敦大学体系 用脉冲等离子体进行的原子层蚀刻
KR20150037146A (ko) * 2013-09-30 2015-04-08 삼성전자주식회사 웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법
US20150099358A1 (en) * 2013-10-07 2015-04-09 Win Semiconductors Corp. Method for forming through wafer vias in semiconductor devices
CN104576506A (zh) * 2013-10-22 2015-04-29 中微半导体设备(上海)有限公司 一种刻蚀硅通孔的方法
CN104979153A (zh) * 2014-04-04 2015-10-14 Spts科技有限公司 蚀刻方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4202979A1 (en) * 2021-12-22 2023-06-28 SPTS Technologies Limited Method of reducing surface roughness

Also Published As

Publication number Publication date
EP3331000A1 (en) 2018-06-06
JP7123550B2 (ja) 2022-08-23
US20180158689A1 (en) 2018-06-07
TWI755455B (zh) 2022-02-21
EP3331000B1 (en) 2021-11-24
GB201620680D0 (en) 2017-01-18
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