KR20180064312A - 표면 평활화 방법 - Google Patents

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Abstract

본 발명에 따르면, 실리콘 기판의 표면을 평활화하는 방법이 제공되는데, 상기 방법은: 후면을 갖는 실리콘 기판을 제공하는 단계로서, 후면이 관련된 거칠기를 갖도록 상기 실리콘 기판이 연삭되는 단계; 및 플라즈마 에칭 공정을 사용하여 상기 실리콘 기판의 후면을 평활화하는 단계;를 포함하되, 상기 플라즈마 에칭 공정은, 후면으로부터 기립되는 복수의 돌출부들을 형성하는 제1 플라즈마 에칭 단계를 수행하는 단계; 및 경면 반사를 나타내는 평활한 후면을 제공하도록 상기 돌출부들을 적어도 부분적으로 에칭하는 제2 플라즈마 에칭 단계를 수행하는 단계를 포함한다.

Description

표면 평활화 방법{METHOD OF SMOOTHING A SURFACE}
본 발명은 실리콘 기판의 표면 평활화 방법에 관한 것이다.
여러 반도체 어플리케이션들에서, 얇은 실리콘 기판들 상에 디바이스들을 제조하는 것이 바람직하다. 이러한 바람직함의 이유는 폼 팩터 및 성능 고려 사항들을 포함한다. 실제로, 디바이스는 일반적으로 종래의 실리콘 웨이퍼 상에 형성된다. 예를 들어, 300 mm 직경의 실리콘 웨이퍼는 일반적으로 약 765 마이크로의 두께다. 디바이스 제조 단계들이 완료되면, 웨이퍼는 종래의 그라인딩 장비를 사용하여 최종 디바이스 두께까지 그라운딩된다. 제거율 및 표면 마감 속도는 표준 절차에 의해 제어될 수 있지만, 양 팩터들은 사용되는 연마재 및 그라인딩 휠들에 따라 다르다. 그라인딩 단계가 완료되면, 그라운딩 표면은 디바이스 제조자의 요구되는 사양을 충족시키기 위해 연마된다. 연마 단계는 또한 공격적인 그라인딩 작업에 의해 손상되어온 재료를 제거시킬 수 있다. 순차적으로, 이는 기판 및 최종 생성된 다이의 기계적 특성들을 개선시킬 수 있다.
수직방향으로 적층된 반도체 다이들에 의해, 웨이퍼들은 다시 그라운딩되어, 디바이스들을 3차원 스택 내에 일체화하기 전 벌크 웨이퍼 두께를 제거할 수 있다. 관통 실리콘 비아(through silicon vias; TSVs)와 같은 일부 방식에서, 매립된 구리 TSV는, 그라인딩 단계에서 벌크 실리콘의 제거 이후에, 습식 에칭 '비아 노출(via reveal)' 단계 또는 플라즈마에 의해 노출된다.
그라인딩 공정은, 눈으로, 또한 검사 장비 모두에 보이는 반지름 방향의 스크래치 패턴들을 생성한다. 이는 스퓨어리스(spurious) 결함 검출을 야기하고, 따라서 수율 손실을 야기할 수 있다. 스크래치들은 깊이가 100 nm 미만이자만 육안으로는 상당히 잘 보인다. 따라서, 종래의 광학 검사 장비의 후속 사용을 가능하게 하기 위해 그라운딩된 웨이퍼의 표면 마감을 개선시키는 것이 필요하다. 이러한 문제점에 대한 현재 해결책은 플라즈마 에칭 단계 전 스크래치들을 제거하기 위해, 화학적 및 기계적 평탄화(chemical and mechanical planarization; CMP)에 의존하는 것이다. CMP 공정은 비용이 많이 들고, 시간 소모적이며, 반복성 문제들을 겪는다. 하나의 연구는, TSV 노출 공정들의 비용의 거의 50%가 CMP와 관련되어 있다는 것을 제시한다. (http://www.3dincites.com/2016/03/cost-analysis-of-a-wet-etch-tsv-reveal-process/).
상기 논의로부터, 그라운드 실리콘 기판들의 처리에서 CMP 단계를 제거할 필요성이 있다는 것을 알 수 있다. 이는 관련된 고비용의 CMP 장비 및 소모품들을 제거하는 바람직한 효과를 가질 것이다. 문제는 처리된 실리콘의 적어도 허용가능한 평활성을 얻는 동안 CMP 단계를 제거하는 것이다.
실시예들의 적어도 일부에서, 본 발명은 상술한 바람 및 문제들을 해결한다.
본 발명의 제1 양태에 따르면, 실리콘 기판의 표면의 평활화 방법이 제공되는데, 상기 방법은:
후면을 갖는 실리콘 기판을 제공하는 단계로서, 후면이 관련된 거칠기를 갖도록 상기 실리콘 기판이 그라운딩되는 단계; 및
플라즈마 에칭 공정을 사용하여 상기 실리콘 기판의 후면을 평활화하는 단계;를 포함하되,
상기 플라즈마 에칭 공정은:
상기 후면으로부터 기립되는 복수의 돌출부들을 형성하는 제1 플라즈마 에칭 단계를 형성하는 단계; 및
경면 반사를 나타내는 평활한 후면을 제공하도록 돌출부들을 적어도 부분적으로 에칭하는 제2 플라즈마 에칭 단계를 수행하는 단계를 포함한다.
이러한 식으로, 바람직하지 않은 CMP 단계를 회피하면서 적어도 허용가능한 결과들을 전달하는 것이 가능하다. 일반적으로, CMP 단계를 수행하지 않고 본 발명이 수행된다.
일반적으로, 제2 에칭 단계는 돌출부들을 실질적으로 제거하기 위해 수행된다.
제1 및 제2 플라즈마 에칭 단계들은 교대로 반복될 수 있다. 제1 및 제2 플라즈마 에칭 단계들은 원하는 마감을 달성하기 위해 임의의 횟수로 교대로 반복될 수 있다.
대안적으로, 단일 제1 및/또는 단일 제2 플라즈마 에칭 단계가 수행될 수 있다.
제1 플라즈마 단계는 등방성 에칭 공정일 수 있다.
제1 플라즈마 에칭 단계는 RF 바이어스를 사용하지 않고 수행될 수 있다.
제1 에칭 단계는 100W 미만의 RF 바이어스 파워를 사용하여 수행될 수 있다.
제1 플라즈마 에칭 단계는 산소 및 적어도 하나의 에천트 전구체 가스를 포함하는 가스 혼합물을 사용할 수 있다. 제1 플라즈마 에칭 단계는 관련된 플로우 레이트에서 에천트 전구체 가스 및 산소의 플로우들을 사용할 수 있다. 산소의 플로우 레이트는 에천트 전구체 가스의 플로우 레이트보다 클 수 있다. 산소의 플로우 레이트는 에천트 전구체 가스의 플로우 레이트보다 적어도 3배 클 수 있다. 에천트 전구체 가스의 플로우 레이트에 관하여 사용된 산소의 플로우 레이트는, 폴리머릭 종이 제1 에칭 단계 동안 기판 상에 증착되지 않는다는 것을 보장하기 위해 선택될 수 있다.
제1 플라즈마 에칭 단계는 불소 함유 에천트 전구체 가스를 사용할 수 있다. 불소 함유 전구체 가스는 SF6일 수 있다. 대안적으로, 불소 함유 전구체 가스는 CF4일 수 있다.
제1 플라즈마 에칭 단계는 100-500 mTorr 범위의 압력에서 수행될 수 있다.
제1 플라즈마 에칭 단계는, 돌출부들을 마스킹하도록 작용하는, 후면 상에 복수의 증착물들을 생성할 수 있다.
제2 플라즈마 에칭 단계는 불소 함유 에천트 전구체 가스를 사용할 수 있다. 불소 함유 에천트 전구체 가스는 SF6 또는 CF4일 수 있다.
다른 에칭 화학 물질들은 제2 에칭 단계에 사용될 수 있다. 예를 들어, 염소계 에칭 화학 물질들이 사용될 수 있다. 이들 실시예에서, 제2 플라즈마 에칭 단계는 염소 함유 에천트 전구체 가스를 사용할 수 있다.
제2 에칭 단계는 실질적으로 산소가 없을 때 수행될 수 있다.
제2 플라즈마 에칭 단계는 공정 가스로서 불활성 가스를 사용할 수 있다. 불활성 가스는 아르곤일 수 있다. 임의의 특정한 이론 또는 추측에 의해 제한되는 것을 원하지 않고, 불활성 가스에 관련된 스퍼터링이, 돌출부들을 마스킹하도록 작용하는, 후면 상에 임의의 증착물의 제거를 향상시키는 것으로 여겨진다.
RF 바이어스 파워는 제2 플라즈마 에칭 단계 동안 사용될 수 있다. 제2 플라즈마 에칭 단계 동안 사용되는 RF 바이어스 파워는 500W 보다 클 수 있다. 바람직하게는, 사용되는 RF 파워는 700W보다 크다.
제1 및 제2 플라즈마 에칭 단계들이 교대로 반복되는 실시예에서, 제1 에칭 단계 및/또는 제2 에칭 단계와 관련된 에칭 조건들이 동일하게 유지될 수 있다. 에칭 조건들의 실시예들은 RF 소스 파워, 가스 플로우 레이트, 에칭 시간 및 가스 압력을 포함한다. 그러나, 플라즈마 에칭 공정이 진행됨에 따라 변화하는 것은, 제1 에칭 단계 및/또는 제2 에칭 단계와 관련된 에칭 조건들에 대한 본 발명의 범위 내에 있다. 숙력된 독자는, 가능한 무제한의 변화가 있다는 것을 이해할 것이다. 일반적으로, 플라즈마 에칭 공정은 임의의 주어진 최종 어플리케이션 및 시스템에 가장 잘 매치하도록 선택된다. 예를 들어, 제1 에칭 단계 및/또는 제2 에칭은 관련된 에칭 조건들 중 하나 이상을 평활하게 변화시킴으로써 플라즈마 에칭 공정의 과정을 평활하게 변화시킬 수 있다. 대안적으로 또는 추가적으로, 관련된 에칭 조건들 중 하나 이상을 급격하게 변화시킴으로써 제1 및/또는 제2 에칭 단계의 급격한 변화가 있을 수 있다.
제1 플라즈마 에칭 단계는 2개 이상의 상이한 제1 에칭들을 포함할 수 있으며, 제1 에칭들 각각은 상이한 관련된 에칭 조건들을 갖는다. 추가적으로 또는 대안적으로, 제2 플라즈마 에칭 단계는 2개 이상의 상이한 제2 에칭들을 포함할 수 있으며, 제2 에칭들의 각각은 상이한 관련된 에칭 조건들을 갖는다. 제2 에칭들 중 하나는 연마 에칭 단계일 수 있다. 연마 에칭 단계는 제2 에칭들의 다른 것들보다 더 높은 에칭 속도에서 돌출부들을 적어도 부분적으로 에칭할 수 있다. 연마 에칭 단계는 제2 에칭들의 다른 것들보다 높은 가스 압력을 사용하여 수행될 수 있다. 연마 에칭 단계는, 실리콘 기판 내에 매립된 비아와 같은 요소들을 노출시키기 위한 출원인의 특허 출원 US 2015/0287637에 설명된 공정과 유사하거나 동일할 수 있다. US 2015/0287637의 전체 내용이 여기에 참조로 포함된다.
일반적으로, 연마 에칭 단계는 마지막 제2 에칭 단계로서 수행된다. 이는 플라즈마 에칭 공정의 종료에서 개별적인 제2 에칭 단계로서 연마 에칭 단계를 제공함으로써 달성될 수 있다. 대안적으로, 제1 및 제2 에칭 단계들은 교대로 반복되어, 제2 플라즈마 에칭 단계가 2개 이상의 상이한 제2 에칭들을 포함하고, 수행되는 제2 에칭들의 마지막은, 연마 에칭 단계가 될 수 있다.
플라즈마 에칭 공정은 기판의 두께를 2.5 마이크론 이하로 감소시킬 수 있다.
플라즈마 에칭 공정은 기판의 두께의 감소를 가져온다. 제1 플라즈마 에칭 단계는 감소의 20% 미만을 차지할 수 있다.
평활화 단계 전, 후면은, 높이 변화가 100 nm 이하인 토포그래피를 가질 수 있다.
평활화 단계는, 후면이 높이 변화가 25 nm 이하인 토포그래피를 갖도록 수행될 수 있다.
제공된 실리콘 기판은 후면 상에 주기적인 스크래치 패턴을 가질 수 있다. 평활화 단계는 주기적인 스크래치 패턴을 제거하도록 수행될 수 있다. 주기적인 스크래치 패턴은, 이전에 실리콘 기판을 그라인딩하는 데 사용되는 그라인딩 공정에 의해 제공되는, 복수의 그루브들을 포함할 수 있다.
기판은 비아와 같은 매립된 요소들을 포함할 수 있다. 본 방법은 평활화 단계 이후, 매립된 요소 노출 공정을 수행하는 단계를 추가로 포함할 수 있다. 유리하게는, 매립된 요소 노출 공정을 평활화 및 수행하는 단계들은 공통 챔버 내에서 순차적으로 수행될 수 있다. 본 발명의 상당한 장점은, 평활화 단계와 매립된 요소 노출 공정을 수행하는 단계 사이에, 공통 챔버 내에 남아 있는 기판을 이용하여, 공통 챔버 내에 배치된 실리콘 기판 상에 순차적인 평활화 및 매립된 요소 노출 공정들을 수행하는 것이 가능하다는 것이다.
돌출부들은 실리콘의 스파이어로서 나타날 수 있다.
돌출부들은 잔디형 형태로서 나타날 수 있다.
일반적으로, 실리콘 기판은 실리콘 웨이퍼다. 임의의 원하는 직경의 웨이퍼가 사용될 수 있다.
일반적으로, 제공된 실리콘 기판은, 하나 이상의 디바이스 구조물들이 그 위에 형성되는 전면을 갖는다.
본 발명의 제2 양태에 따르면, 본 발명의 제1 양태에 따른 방법을 사용하여 실리콘 기판의 표면의 평활화를 위한 장치가 제공되는데, 상기 장치는:
플라즈마 에칭 공정이 수행되는 챔버;
제1 및 제2 플라즈마 에칭 단계들을 수행하기에 적합한 플라즈마들을 생성하기 위한 하나 이상의 플라즈마 생성 디바이스들; 및
본 발명의 제1 양태에 따른 방법을 수행하기 위해, 장치를 제어하도록 구성된 컨트롤러를 포함한다.
본 발명이 상술되었지만, 이는 상기에 제시된 특징들 또는 이하의 설명, 도면들 또는 청구범위의 본 발명의 임의의 조합으로 확장된다. 예를 들어, 본 발명의 제1 양태에 관하여 설명된 임의의 특징은 또한 본 발명의 제2 양태와 조합하여 개시되며, 그 반대도 마찬가지다.
본 발명은 다양한 방식으로 수행될 수 있으며, 단지 예로서 그 실시예들이 첨부된 도면들을 참조하여 설명될 것이다.
도 1은 본 발명의 실시예에서의 단계들을 도시한 것이다.
도 2는 그라운드 실리콘 웨이퍼의 표면의 (a) 이미지 및 (b) SEM 현미경 사진을 도시한 것이다.
도 3은 돌출부들을 생성하기 위해 제1 에칭 단계 후 실리콘 웨이퍼의 표면의 (a) 2차원 도면 및 (b) 3차원 도면을 도시한 것이다.
도 4는 교대로 제1 및 제2 에칭 단계들을 포함하는 순환형 에칭 공정 후, 실리콘 웨이퍼의 표면의 (a) 2차원 도면 및 (b) 3차원 도면을 도시한 것이다.
도 5의 (a) 및 (b)는 순환형 에칭 처리 후 실리콘 웨이퍼의 단면의 SEM 현미경 사진을 도시한 것이다.
도 6는 (a) 본 발명의 에칭 처리 전, 그라운드 실리콘 웨이퍼의 표면 및 (b) 본 발명의 에칭 처리 후 실리콘 웨이퍼의 표면의 광학 현미경 사진을 도시한 것이다.
도 7은, 에칭에 의한 웨이퍼 평활화가 비아 노출 공정과 결합되는 실시예를 도시한 것이다.
도 1은 본 발명의 공정에서의 단계들을 도시한 것이다. 제1 단계(100)에서, 실리콘 기판(10)이 처리를 위해 제공된다. 일반적으로, 실리콘 기판은 웨이퍼다. 기판(10)은 그라인딩에 의해 얇아지게 된 얇은 기판이다. 이러한 그라인딩 공정은 표면 거칠기(12)를 제공한다. 본 발명은 후술한 플라즈마 에칭 공정을 사용하여 표면 거칠기를 평활화하는 방법을 제공한다.
제1 플라즈마 에칭 단계(110)에서, 기판(10)의 거친 표면이 에칭되어 복수의 돌출부들(14)을 생성한다. 이후, 제2 에칭 단계(120)에서, 돌출부들은, 에칭 공정의 시작 전, 얇은 기판의 표면보다 평활한 표면(16)을 제공하기 위해 다시 에칭된다. 에칭 공정이 2개의 개별적인 에칭 단계들로 이루어지도록 제1 에칭 단계(110) 및 제2 에칭 단계(120)가 각각 한번만 수행될 수 있다. 그러나, 제1 및 제2 에칭 단계들이 여러 회 교대로 반복되는, 루프형, 또는 순환형 에칭 공정을 수행하는 것이 또한 가능하다. 도 1에서, 이는 n 사이클로서 도시된다. 수행되는 사이클의 수(n)에 대한 근본적인 제한은 없으며-이는 임의의 주어진 공정 시나리오에 대한 공정 최적화가 결정될 것이다.
단지 예로서, 본 발명의 실시예에 대한 공정 조건들이 이제 설명될 것이다. 이러한 실시예에서, 제1 및 제2 에칭 단계들 모두는 공정 가스로서 SF6를 사용한다. 이는 공정 면에서 편리하지만, 제1 및 제2 에칭 단계들에서 공통 공정 가스들이 사용될 필요는 없다. 제1 에칭 단계에서, SF6, 산소, 및 미량의 아르곤의 산소 풍부 혼합물이 사용된다. 적용되는 RF 바이어스는 없고, 비교적 높은 압력의 250 mTorr이 사용된다. 제1 에칭 단계는 등방성이다. 제2 에칭 단계에서, SF6, 아르곤, 및 미량의 산소의 혼합물이 사용된다. RF 바이어스가 가해지고, 실질적으로 낮은 압력의 20 mTorr이 사용된다. 공정 조건들이 표 1에 나타나 있다.
Figure pat00001
표 1. 루프형 공정을 위한 일반적인 공정 조건들
이러한 예에서, RF 소스 파워, 가스 플로우, 및 가스 압력은 모두 루프들 사이에서 동일하게 유지된다. 그러나, 이들은 상이한 루프들 또는 공정의 총 시간에 대한 변화에 대해 상이할 수 있다. 표 1은 이러한 공정을 위해 사용되는 일부 일반적인 공정 조건들을 단지 설명한다. 예를 들어, 루프형 공정은 더 낮은 파워 및/또는 가스 플로우 조건들에 적용될 수 있다.
루프 시간은 초기 거칠기에 대한 최적의 비율을 달성하도록 선택될 수 있다. 일반적인 루프 시간은 제1 에칭 단계의 경우 30초이고, 제2 에칭 단계의 경우 10초이다. 그러나, 2초 내지 600초의 범위의 루프 시간은 실용적인 것으로 여겨진다. 사용된 RF 바이어스 파워는 연속 레벨 또는 펄스형일 수 있다. RF 소스 파워 및 가스 플로우와 같은 다른 파라미터들은 연속 레벨 또는 펄스형일 수 있다. 개별적인 에칭 단계들 및 바이어스 파워의 공정 시간은 또한 전체 공정 시간의 함수로서 변화할 수 있다. 공정은, 본 발명을 수행하기 위해 본원에 제공된 교시들을 사용하여 구성될 수 있는 공지의 에칭 툴을 사용하여 수행될 수 있다. 출원인의 페가수스(Pegasus) 에칭 모듈은 이러한 방식으로 구성될 수 있다.
그라운드 실리콘 웨이퍼들이 본 발명에 따라 처리되었고, 표면 특징들이 분석되었다. 이 실험에서 300 mm 직경의 실리콘 웨이퍼들을 사용되었다. 유입된, 그라운드 웨이퍼들의 표면 거칠기가 Zygo 백색 간섭계를 사용하여, 그리고 절단된 웨이퍼 피스들을 사용하여 주사 전자 현미경(scanning electron microscopy; SEM)에 의해 특징화되었다. 도 2의 (a)에서, 그라인딩 단계 후 실리콘 웨이퍼의 광학 외관을 볼 수 있다. 도 2의 (b)에서, SEM 현미경 사진은 ~47 nm 범위의 웨이퍼 표면 상에 그라인딩 마크들을 도시한 것이다. 최대 ~100 nm의 국부 거칠기의 웨이퍼들이 성공적으로 처리되었다. 표면 상에 주기적인 그루브들은 명확하게 인지가능하다. 이들 그루브들은 그라인딩 공정 동안 제공된다. 그루브들은 육안으로 볼 수 있으며, 중요하게는, 종래의 검사 장비로 볼 수 있다. 이는, 표면 거칠기를 개선시키기 위해-특히, 그루브들의 패턴을 감소시키거나 제거시키기 위해 단계들이 수행되지 않는 한, 스퓨어리스 결함 검출을 가져올 수 있다.
도 3의 (a) 및 (b)는, 제1 에칭 단계가 수행된 후, 웨이퍼 표면을 도시한 것이다. 이러한 단계는 표면-러프닝 단계로 간주될 수 있으며, 복수의 돌출부들의 형성을 야기한다. 이는, 도 3에서, 실리콘의 다수의 미세 스파이어들로 보여질 수 있고, 이 경우 30 nm 정도로 높다. 요소들을 강조하기 위해, 연장된 5분의 표면 러프닝 단계 후 측정들을 수행되었다. 이는 실리콘 표면에 '잔디형' 외관을 제공한다. '잔디형' 표면의 형성은, 그라인딩에 의해 이전에 형성된 레귤러 스크래치 패턴이 방해될 수 있는 메커니즘이다. 제2 에칭 단계는, 거칠어진 표면의 감소를 통해 표면을 연마시키는 관통(break-through) 단계로서 볼 수 있다.
초기 표면 거칠기에 따라 달라지는 가변 수의 루프들에 대해 이러한 공정을 반복함으로써, 시각적으로 평활한(눈에 보이는 스크래치들이 없음) 표면이 형성된다. 도 4의 (a) 및 (b)는 공정의 다수의 루프들을 수용한 후 웨이퍼 표면을 도시한 것이다. 실리콘의 가시적인 스파이어는 없으며, 거칠기가 여전히 약 20 nm일 때, 그라인딩에 의해 야기되는 그루브들이 머지되며, 눈으로 보여지는 스크래치들은 없다. 이전에 유의한 바와 같이, 이러한 기준은, 이러한 광학적으로 평활한 표면이 그라인드 마크들을 공정 결점들로서 오인하는 자동화 검사 장비를 통과시키는 것이 필요하기 때문에 선택되었다. 도 2의 (b)에서 사용되는 것(150kX)과 동등한 배율에서 에칭 후 표면들의 SEM 단면들이 도 5의 (a) 및 (b)에 제공된다. 이들 이미지들은 높이가 < 14 nm인 토포그래피를 갖는, 가상 무특성 표면을 도시한 것이다. 원래의 그라인드 패턴이 급격하게 감소되어, 개선된 반사율을 갖는 경면 웨이퍼 표면을 야기할 수 있다.
도 6의 (a) 및 (b)는, 에칭 평활화 공정이 사용되기 전후, 웨이퍼의 표면 토포그래피의 광학 현미경 사진을 도시한 것이다. 이는, 표면 상의 스크래치들의 무작위화가 눈에 보이는 스크래치들을 제거시킨다는 것을 확인한다. 이러한 공정의 결과로서, 표준 자동화된 검사 장비는 처리된 그라운드 표면을 결함있는 것으로 잘못 식별하지 않는다.
일반적으로, 약 2 마이크론의 실리콘이 에칭 공정을 사용하여 제거되고, 약 0.3 마이크론이 제1(잔디 형성) 에칭 단계로 인해 제거된다. >1.2 mm/분의 에칭 속도가 달성가능하다. 그러나, 이들 값들은 단지 대표적인 것이다. 본 발명에 의해 제공된 평활화는, 기판에 대한 약간의 응력 완화를 또한 제공할 수 있다.
임의의 특정한 이론 또는 추측에 구속되기를 바라지 않고, 마이크로마스킹으로 인해 표면 러프닝 단계 동안 돌출부들이 형성된다는 것을 추측한다. 또한, 마이크로마스킹 요소들이 사실상 비폴리머성이고, 황 함유 화합물(들)에 의해 야기된다는 것을 추측한다. RF 바이어스가 거의 없거나, 전혀 없는 산소 풍부 환경에서 비교적 높은 압력에서 작동시킴으로써, 플라즈마 화학 물질이 비폴리머성인 것으로 여겨진다. 이는 마이크로마스킹 요소들의 밀도를 조절하기 위한 유리한 상태라는 것이 또한 여겨진다. 에칭 단계는 더 낮은 압력과, Ar과 커플링된 RF 바이어스를 사용하여, 마이크로마스킹 재료들을 제거시키고 SF6을 제공하여 실리콘을 제거하는 데 도움이 될 수 있다.
상술한 바와 같이, 제1 에칭 단계 및/또는 제2 에칭 단계와 관련된 에칭 조건들은 플라즈마 에칭 공정이 진행됨에 따라 변할 수 있다. 숙련된 독자는, 가능한 무제한의 변형이 있으며, 일반적으로, 플라즈마 에칭 공정이 임의의 주어진 최종 어플리케이션 및 시스템에 가장 잘 매칭하도록 선택된다는 것을 이해할 것이다. 또한, 루프 내에서, 제1 플라즈마 에칭 단계는 2개 이상의 상이한 제1 에칭들을 포함할 수 있으며, 제1 에칭들 각각은 상이한 관련된 에칭 조건들을 가진다. 추가적으로 또는 대안적으로, 루프 내에서, 제2 플라즈마 에칭 단계는 2개 이상의 상이한 제2 에칭들을 포함할 수 있으며, 제2 에칭들 각각은 상이한 관련된 에칭 조건들을 갖는다. 비제한적인 예에서, 본 발명의 공정은 n 루프들을 포함할 수 있으며, 각 루프는, 제1 에칭(1A), 제2 에칭(2A), 제1 에칭(1B), 및 제2 에칭(2B)이 순서대로 수행되어 구성된다. 에칭들(1A,1B)은 제1 플라즈마 에칭 단계를 함께 포함하는 한편, 에칭들(2A,2B)은 제2 플라즈마 에칭 단계를 함께 포함한다. 제2 에칭들(바람직하게는, 제2 에칭(2B)) 중 하나는, 제2 에칭들의 다른 것보다 높은 에칭 속도에서 돌출부들을 에칭하는 연마 에칭 단계일 수 있다. (더 적거나 더 많은 에칭들을 포함하는 루프를 사용하는) 다른 변형들은 숙련된 독자에게 제시할 것이다. 연마 에칭 단계는 출원인의 특허 출원 US 2015/0287637에 설명된 공정과 유사하거나 동일할 수 있다. 일반적으로, 연마 에칭 단계는 마지막 제2 에칭 단계로서 수행된다.
도 7은, 기판이 비아와 같은 매립된 요소들을 포함하는, 본 발명의 유리한 양태를 도시한 것이다. 이러한 양태에서, 기판 표면의 평활화는 비아 노출 공정과 결합되며, 단계들 모두는 단일 공정 툴의 단일 챔버 내에서 수행된다. 이는 상당한 처리 장점들을 제공한다. 제1 단계(700)에서, 얇은 실리콘 기판이 처리를 위해 제공된다. 제1 플라즈마 에칭 단계(710)에서, 기판의 거친 표면은 복수의 돌출부들(14)을 생성하도록 에칭된다. 제2 에칭 단계(720)에서, 돌출부들은, 에칭 공정의 시작 전, 얇은 기판의 표면보다 평활한 표면을 제공하기 위해 다시 에칭된다. 이후, 공정(730)은 동일 챔버 내에서 수행되며, 실리콘이 제거되어 매립된 요소들을 노출시킬 수 있다. 매립된 요소들을 노출시키기 위한 적합한 공정의 예시는 출원인의 특허 출원 US 2015/0287637에 설명되어 있으며, 그 전체 내용이 본원에 참조로 포함된다.

Claims (24)

  1. 실리콘 기판의 표면 평활화 방법으로서, 상기 방법은:
    후면을 갖는 실리콘 기판을 제공하는 단계로서, 후면이 관련된 거칠기를 갖도록 상기 실리콘 기판이 그라운딩되는 단계; 및
    플라즈마 에칭 공정을 이용하여 상기 실리콘 기판의 후면을 평활화하는 단계;를 포함하되,
    상기 플라즈마 에칭 공정은, 후면으로부터 기립되는 복수의 돌출부들을 형성하는 제1 플라즈마 에칭 단계를 수행하는 단계; 및
    경면 반사를 나타내는 평활화 후면을 제공하도록 상기 돌출부들을 적어도 부분적으로 에칭하는, 제2 플라즈마 에칭 단계를 수행하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 플라즈마 에칭 단계들은 교대로 반복되는, 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 플라즈마 에칭 단계는 등방성 에칭 공정인, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 플라즈마 에칭 단계 동안 RF 바이어스가 사용되지 않거나 100W 미만의 RF 바이어스 파워가 사용되는, 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 플라즈마 에칭 단계는 산소 및 적어도 하나의 에천트 전구체 가스를 포함하는 가스 혼합물을 사용하는, 방법.
  6. 제5항에 있어서,
    상기 제1 플라즈마 에칭 단계는 관련 플로우 레이트를 갖는 에천트 전구체 가스 및 산소의 플로우를 사용하며, 상기 산소의 플로우 레이트는 에천트 전구체 가스의 플로우 레이트보다 큰, 방법.
  7. 제6항에 있어서,
    상기 산소의 플로우 레이트는 에천트 전구체 가스의 플로우 레이트의 적어도 3배인, 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 플라즈마 에칭 단계는 불소 함유 에천트 전구체 가스를 사용하는, 방법.
  9. 제8항에 있어서,
    상기 불소 함유 에천트 전구체 가스는 SF6인, 방법.
  10. 제8항에 있어서,
    상기 불소 함유 전구체 가스는 CF4인, 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 제1 플라즈마 에칭 단계는, 돌출부들을 마스킹하도록 작용하는, 후면 상에 복수의 증착물들을 생성하는, 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제2 플라즈마 에칭 단계는 불소 함유 에천트 전구체 가스를 사용하는, 방법.
  13. 제12항에 있어서,
    상기 불소 함유 에천트 전구체 가스는 SF6 또는 CF4인, 방법.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 제2 플라즈마 에칭 단계는 실질적으로 산소가 없을 때 수행되는, 방법.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    RF 바이어스 파워는 제2 플라즈마 에칭 단계 동안 사용되는, 방법.
  16. 제15항에 있어서,
    상기 제2 플라즈마 에칭 단계 동안 사용되는 RF 바이어스 파워는 500W보다 큰, 방법.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 플라즈마 에칭 공정은 기판의 두께를 2.5 마이크론 이하로 감소시키는, 방법.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서,
    상기 플라즈마 에칭 공정은, 기판의 두께의 감소를 야기하고, 상기 제1 플라즈마 에칭 단계는 감소의 20% 미만을 차지하는, 방법.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 평활화 단계 전, 상기 후면은 높이 변화가 100 nm 이하인 토포그래피를 갖는, 방법.
  20. 제1항 내지 제19항 중 어느 한 항에 있어서,
    상기 평활화 단계는, 후면이 높이 변화가 25 nm 이하인 토포그래피를 갖도록 수행되는, 방법.
  21. 제1항 내지 제20항 중 어느 한 항에 있어서,
    상기 제공된 실리콘 기판은 후면 상에 주기적인 스크래치 패턴을 갖고, 상기 평활화 단계는 주기적인 스크래치 패턴을 제거하도록 수행되는, 방법.
  22. 제1항 내지 제21항 중 어느 한 항에 있어서,
    상기 기판은 비아와 같은 매립된 요소들을 포함하고, 상기 방법은 평활화 단계 이후, 매립된 요소 노출 공정을 수행하는 단계를 추가로 포함하되, 상기 매립된 요소 노출 공정의 평활화 및 수행 단계들은 공통 챔버 내에서 순차적으로 수행되는, 방법.
  23. 제1항 내지 제22항 중 어느 한 항에 있어서,
    상기 제1 플라즈마 에칭 단계는 2개 이상의 상이한 제1 에칭들을 포함하되, 상기 제1 에칭들 각각은 상이한 관련된 에칭 조건들을 갖고/갖거나 상기 제2 플라즈마 에칭 단계는 2개 이상의 상이한 제2 에칭들을 포함하며, 상기 제2 에칭들 각각은 상이한 관련된 에칭 조건들을 갖는, 방법.
  24. 제1항에 따른 방법을 사용하여 실리콘 기판의 표면의 평활화를 위한 장치로서, 상기 장치는,
    상기 플라즈마 에칭 공정이 수행되는 챔버;
    상기 제1 및 제2 플라즈마 에칭 단계들을 수행하기에 적합한 플라즈마들을 생성하기 위한 하나 이상의 플라즈마 생성 디바이스들; 및
    제1항에 따른 방법을 수행하도록 상기 장치를 조절하도록 구성된 컨트롤러를 포함하는, 장치.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355394B2 (en) * 2018-09-13 2022-06-07 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate breakthrough treatment
US11731231B2 (en) 2019-01-28 2023-08-22 Micron Technology, Inc. Polishing system, polishing pad, and related methods
US11282815B2 (en) 2020-01-14 2022-03-22 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11380669B2 (en) 2020-06-18 2022-07-05 Micron Technology, Inc. Methods of forming microelectronic devices
US11705367B2 (en) 2020-06-18 2023-07-18 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, electronic systems, and additional methods
US11335602B2 (en) 2020-06-18 2022-05-17 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11699652B2 (en) 2020-06-18 2023-07-11 Micron Technology, Inc. Microelectronic devices and electronic systems
US11557569B2 (en) 2020-06-18 2023-01-17 Micron Technology, Inc. Microelectronic devices including source structures overlying stack structures, and related electronic systems
US11563018B2 (en) 2020-06-18 2023-01-24 Micron Technology, Inc. Microelectronic devices, and related methods, memory devices, and electronic systems
US11825658B2 (en) 2020-08-24 2023-11-21 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices
US11417676B2 (en) 2020-08-24 2022-08-16 Micron Technology, Inc. Methods of forming microelectronic devices and memory devices, and related microelectronic devices, memory devices, and electronic systems
US11751408B2 (en) 2021-02-02 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
EP4202979A1 (en) * 2021-12-22 2023-06-28 SPTS Technologies Limited Method of reducing surface roughness

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120060915A1 (en) * 2009-03-17 2012-03-15 Imec Method for plasma texturing
US20150093880A1 (en) * 2013-09-30 2015-04-02 Samsung Electronics Co., Ltd. Wafer processing method and method of manufacturing semiconductor device by using the same
KR20150115683A (ko) * 2014-04-04 2015-10-14 에스피티에스 테크놀러지스 리미티드 에칭 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5871591A (en) * 1996-11-01 1999-02-16 Sandia Corporation Silicon solar cells made by a self-aligned, selective-emitter, plasma-etchback process
US6091021A (en) * 1996-11-01 2000-07-18 Sandia Corporation Silicon cells made by self-aligned selective-emitter plasma-etchback process
DE10004578C1 (de) * 2000-02-03 2001-07-26 Wacker Siltronic Halbleitermat Verfahren zur Herstellung einer Halbleiterscheibe mit polierter Kante
US6858537B2 (en) * 2001-09-11 2005-02-22 Hrl Laboratories, Llc Process for smoothing a rough surface on a substrate by dry etching
US7638841B2 (en) * 2003-05-20 2009-12-29 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
US20070212888A1 (en) * 2004-03-29 2007-09-13 Sumitomo Precision Products Co., Ltd. Silicon Substrate Etching Method
US7459100B2 (en) * 2004-12-22 2008-12-02 Lam Research Corporation Methods and apparatus for sequentially alternating among plasma processes in order to optimize a substrate
US7329586B2 (en) * 2005-06-24 2008-02-12 Applied Materials, Inc. Gapfill using deposition-etch sequence
CN101016630A (zh) * 2005-11-14 2007-08-15 肖特股份公司 楔形结构的等离子体刻蚀
JP4786403B2 (ja) * 2006-04-20 2011-10-05 エルピーダメモリ株式会社 半導体装置及びその製造方法
WO2008007944A1 (en) * 2006-07-12 2008-01-17 Technische Universiteit Eindhoven Method and device for treating a substrate by means of a plasma
EP2097923A1 (en) * 2006-12-28 2009-09-09 MEMC Electronic Materials, Inc. Methods for producing smooth wafers
US8133819B2 (en) * 2008-02-21 2012-03-13 Applied Materials, Inc. Plasma etching carbonaceous layers with sulfur-based etchants
US9039908B2 (en) * 2008-08-27 2015-05-26 Applied Materials, Inc. Post etch reactive plasma milling to smooth through substrate via sidewalls and other deeply etched features
US20110139748A1 (en) * 2009-12-15 2011-06-16 University Of Houston Atomic layer etching with pulsed plasmas
JP2012182299A (ja) 2011-03-01 2012-09-20 Hitachi Chem Co Ltd 半導体基板用研磨液及び半導体基板の研磨方法
US9076655B2 (en) * 2013-01-16 2015-07-07 Stats Chippac, Ltd. Semiconductor device and method of forming through-silicon-via with sacrificial layer
JP6088919B2 (ja) * 2013-06-28 2017-03-01 株式会社東芝 半導体装置の製造方法
US20150099358A1 (en) * 2013-10-07 2015-04-09 Win Semiconductors Corp. Method for forming through wafer vias in semiconductor devices
CN104576506A (zh) * 2013-10-22 2015-04-29 中微半导体设备(上海)有限公司 一种刻蚀硅通孔的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120060915A1 (en) * 2009-03-17 2012-03-15 Imec Method for plasma texturing
US20150093880A1 (en) * 2013-09-30 2015-04-02 Samsung Electronics Co., Ltd. Wafer processing method and method of manufacturing semiconductor device by using the same
KR20150115683A (ko) * 2014-04-04 2015-10-14 에스피티에스 테크놀러지스 리미티드 에칭 방법

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