JP4786403B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP4786403B2
JP4786403B2 JP2006116541A JP2006116541A JP4786403B2 JP 4786403 B2 JP4786403 B2 JP 4786403B2 JP 2006116541 A JP2006116541 A JP 2006116541A JP 2006116541 A JP2006116541 A JP 2006116541A JP 4786403 B2 JP4786403 B2 JP 4786403B2
Authority
JP
Japan
Prior art keywords
passivation film
semiconductor wafer
semiconductor device
semiconductor
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006116541A
Other languages
English (en)
Other versions
JP2007288092A (ja
Inventor
靜憲 大湯
淳 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Memory Japan Ltd
Original Assignee
Elpida Memory Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Elpida Memory Inc filed Critical Elpida Memory Inc
Priority to JP2006116541A priority Critical patent/JP4786403B2/ja
Priority to US11/736,991 priority patent/US20070249118A1/en
Publication of JP2007288092A publication Critical patent/JP2007288092A/ja
Application granted granted Critical
Publication of JP4786403B2 publication Critical patent/JP4786403B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Description

本発明は、少なくとも半導体ウエハの主表面に形成された半導体素子と、この半導体素子を覆うように設けられたパッシベーション膜とを有する半導体装置及びその製造方法に関する。
現在、半導体装置では、図１に示すように、半導体ウエハ１の主表面２に半導体素子３を形成 したのち、ウエハ状態での最終製造工程でポリイミド被膜４（パッシベーション膜）を形成してパッシベーションを行っている。例えば、DRAMなどのメモリを有した半導体装置では、不良部分のメモリを正常なメモリに置き換えるために救済用のヒューズ５が設けられている。
ポリイミド被膜４を形成した後にウエハ状態で裏面研削を行う場合、ポリイミド被膜４が形成された表面に裏面研削用の表面保護シート６を貼り付けた状態で行う。近年、裏面研削後の研削ストレスを除去するために、裏面研削後に裏面をプラズマエッチングする方法が用いられるようになった。このプラズマエッチングは、上記表面保護シート６を貼り付けた状態で行う。
プラズマエッチングは、真空処理装置で行うため、表面保護シート６が貼り付けられたウエハ表面では、図２に示すように、ヒューズ５用の開口部（空洞部分）７の空気が 膨張し表面保護シート６とウエハ表面の間に気泡８が発生する。この時、上記空気の逃げ道が無いと気泡８が大きくなり、図３に示すように、プラズマエッチング用の真空容器９の中でウエハ１０はエッチングステージ１１か ら浮いた状態になってしまう。
その結果、所望のプラズマエッチングが不可能になってしまう。例えば、エッチングステージ１１からウエハ１０が浮いてしまうと、半導体ウエハの温度が上昇して、半導体ウエハ表面の表面保護シート６が変質してしまう。表面保護シート６が変質すると、半導体ウエハ１０から表面保護シート６を剥がすことができなくなり、その時点でその半導体ウエハ１０は使用できなくなる。
また、エッチングステージ１１から半導体ウエハ１０が浮いてしまうと、プラズマ１２の影響が不均一になり、最適なエッチング条件から外れてしまうため、エッチングが不均一になってしまう。さらに、上記気泡８ができると、エッチング装置からのウエハ搬送が不可能になってしまい、搬送系１３から半導体ウエハ１０が落下したり、半導体ウエハ１０が割れたりする。以上のように、従来、プラズマエッチング処理に伴う工程不良が非常に多かった。
近年、半導体装置では、面積当りの実効メモリ容量の増加や、メモリとCPＵとを同一パッケージに収めるために、チップを１００μｍ以下まで薄くして、積層チップ構造にしている。チップを薄くするのは、主にウエハ状態で裏面研削を行って、ウエハを薄くする方法が一般的である。しかし、ウエハ状態で１００μｍまで薄くすると、研削ストレスによりウエハが反ってしまい、 ウエハ搬送が困難になる。
そこで、研削ストレスを開放するために、非特許文献１において、ポリッシュ仕上げやプラズマエッチングなどが提案されている。ポリッシュ仕上げは、仕上げ面に裏面研削時の金属汚染が残留するケースが多く、その金属がパッケージ組立工程の熱履歴により半導体デバイスまで到達して、デバイス特性を損なってしまう。
一方、プラズマエッチングは、真空中での半導体基板のエッチングであり、裏面研削時の金属汚染ごと除去するので、エッチング面に金属が残留するケースは少ない。そこで、裏面研削後の研削ストレス開放をプラズマエッチングで行った結果、上述のような問題が生じた。
電子ジャーナル主催、「極薄チップ組立技術・装置・部材徹底検証」講演予稿集 2005年10月26日、コクヨホール
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的は、半導体ウエハの裏面研削後の裏面プラズマエッチングにおいて、半導体ウエハ表面を覆う裏面研削用の表面保護シートと半導体ウエハ表面との間に形成される気泡の影響を排除して、所望の裏面プラズマエッチング処理を行えるようにすることにある。
上記目的を達成するために、本発明では、少なくとも半導体ウエハの主表面に形成された半導体素子と、この半導体素子を覆うように設けられたパッシベーション膜とを有する半導体装置において、上記パッシベーション膜の表面に凹部が設けられていることを特徴とする。
ここで、前記凹部は、半導体ウエハの裏面研削時に用いられる表面保護シートと半導体ウエハの主表面との間で間隙を構成する。
前記間隙は、半導体ウエハの全面において連続して形成されることが好ましい。
さらに、前記半導体ウエハの周辺のパッシベーション膜において、半導体ウエハの中央側から伸びた間隙の端部に壁を設けることが好ましい。
前記パッシベーション膜は、例えば、ポリイミド被膜である。
また、本発明では、半導体ウエハを有する半導体装置の製造方法において、半導体ウエハの主表面に半導体素子を形成し、半導体素子を覆うようにパッシベーション膜を形成し、パッシベーション膜を貫通するよう開口部を形成し、パッシベーション膜の表面に凹部を形成し、パッシベーション膜の上面に表面保護シートを形成し、表面保護シートを介して半導体ウエハの裏面研削を行い、表面保護シートが存在する状態でプラズマエッチングを行うことを特徴とする。
ここで、前記凹部は、表面保護シートと半導体ウエハの主表面との間で間隙を構成する。
前記間隙は、半導体ウエハの全面において連続して形成されることが好ましい。
前記プラズマエッチングにおいて気泡の原因となる開口部内の空気は、前記間隙を通り、半導体ウエハの外周部から放出される。
前記プラズマエッチングは、真空処理装置内で裏面研削後の研削ストレスを除去するために行われる。
前記凹部は、開口部を形成した後に、凹凸を有する治具を押し付けて形成することが好ましい。
さらに、前記半導体ウエハの周辺のパッシベーション膜において、半導体ウエハの中央側から伸びた間隙の端部に壁を形成することが好ましい。
前記壁は、裏面研削時に研削水が半導体ウエハの周辺に達した間隙から入りこむことを防止するために形成される。
前記パッシベーション膜は、例えば、ポリイミド被膜である。
また、本発明では、半導体ウエハを有する半導体装置の製造方法において、半導体ウエハの主表面に半導体素子を形成し、半導体素子を覆うようにパッシベーション膜を形成し、パッシベーション膜を貫通するよう開口部を形成し、パッシベーション膜の上面に表面保護シートを形成し、表面保護シートに凹部を形成し、表面保護シートを介して半導体ウエハの裏面研削を行い、表面保護シートが存在する状態でプラズマエッチングを行うことを特徴とする。
ここで、前記凹部は、表面保護シートと半導体ウエハの主表面との間で間隙を構成する。
前記プラズマエッチングは、真空処理装置内で裏面研削後の研削ストレスを除去するために行われる。
前記パッシベーション膜は、例えば、ポリイミド被膜である。
このように、本発明は、半導体装置のウエハ状態での最終製造工程であるパッシベーション膜（ポリイミド被膜）形成において、パッシベーション膜の表面に凹部（凹凸）を設けることにより、裏面研削後の裏面プラズマエッチングにおいてウエハ表面を覆う裏面研削用の表面保護シートとウエハ表面との間に形成される気泡の影響を排除して、所望の裏面プラズマエッチング処理を行えるようにしたことを特徴とする。
本発明によれば、プラズマエッチング中にウエハの温度上昇を６０℃程度に抑えることができるため、表面保護シートの変質を抑えることができる。また、エッチングの均一性を損なうことが無いため、均一な研削ストレスの開放ができる。さらに、搬送エラーを防止できる。以上のように、本発明によれば、プラズマエッチング処理に伴う従来の問題点を解決できるので、工程不良を大幅に低減できる。
以下、本発明の実施の形態について図面を参照して詳細に説明する。
本発明の半導体装置においては、図４に示すように、半導体ウエハ１の主表面に半導体素子２、配線・電極および層間絶縁膜が形成され、さらに、救済用ヒューズ（あるいは電極用パッド部分）５が開口部７に形成されたポリイミド被膜（パッシベーション膜）４が形成されており、そのポリイ ミド被膜４の表面に凸部１４が形成されている。
半導体装置のウエハ状態での最終製造工程であるポリイミド被膜形成において、ポリイミド被膜４の表面に凹部１４を設ける。この凹部１４は、図５に示すように、パッケージ組立て前のウエハ状態での裏面研削時に用いる表面保護シート６とウエハ表面との間に間隙１４を構成することになり、かつ、図６に示すように、その間隙１４がウエハ全面において連続して形成されるような構造とする。
その結果、図７に示すように、表面保護シート６が貼り付けられた半導体ウエハ１０を真空処理装置９内に導入しても、表面保護シート６と半導体ウエハ１０との間に気泡が 形成されることはない。すなわち、気泡の原因となる開口部（空洞部分）７の空気は、図８に示すように、ウエハ全面に連続して形成された間隙１４を通り、ウエハ外周部から放出される。これにより、真空処理装置でのエッチング処理異常や搬送異常を防止できる。
次に、本発明の半導体装置の製造方法について説明する。
まず、図９に示すように、半導体ウエハ１の主表面に半導体素子２、配線・電極および層間絶縁膜を形成した後、感光性ポリイミド被膜（パッシベーション膜）４を塗布・現像して、ヒューズ部分（あるいは電極パッド部分）５のポリイミド被膜４を開口する。ポリイミド被膜４の厚さは、５μｍである。
その後、図４に示すように、ポリイミド被膜４の表面に深さ１μｍで、幅が１０μｍの凹部１４ができるように工夫した治具（図示せず）を押し付ける。この後、３５０℃でベークを行い、ポリイミド被膜４を硬化させる。
その後、ポリイミド被膜４の開口部７の処理および３５０℃ベークを行って、半導体素子２が形成された半導体ウエハ１を完成させた。完成した半導体ウエハ１は、所望の厚さにするために裏面研削が行われるが、図５に示すように、裏面研削時の表面保護のために表面保護シート６が貼り付けられる。今回、通常の裏面研削により半導体ウエハ１の厚さを７５０μｍから１００μｍまで薄くした。
その後、裏面研削後の研削ストレスを除去するために、表面保護シート６がある状態でプラズマエッチングを行った。プラズマエッチングは、図７に示すように、搬送系１３を有した真空処理装置９内で行われ、エッチングステージ１１上に裏面研削面を上にした状態で半導体ウエハ１０が設置される。この時、半導体ウエハ１０はエッチングステージ１１にチャック保持されており、表面保護シート６はエッチングステージ１１に接している。
真空処理装置９内に半導体ウエハ１０が搬送された後、真空処理装置９内は８００Paまで真空排気される。通常、表面凹凸の無いポリイミド被膜４では、従来技術で説明したように気泡が発生する。本発明によれば、気泡の発生は無い。
その後、SF6ガスとO2ガスを混合した雰囲気でプラズマエッチングを行う。エッチング中の真空度は３００Paであり、エッチングステージ１１の温度は２０℃である。エッチングが進むと、エッチングステージ１１上の半導体ウエハ１０は６０℃程度まで上昇する。このエッチングにより５μｍ程度裏面をエッチングする。通常の研削ストレスは、裏面から約１μｍ以内の深さに存在するため、５μｍのエッチングにより完全に開放される。表面凹凸の無いポリイミド被膜４では、従来技術で説明したように、気泡が発生し、半導体ウエハ１０がエッチングステージ１１から浮き上がり、ウエハ温度が１００℃以上まで上昇してしまい、また、ウエハ面内のエッチングが不均一に進行してしまう。
本発明では、このような半導体ウエハ１０の浮き上がりが無いので、温度上昇も６０℃程度であり、エッチングの均一性も良好である。エッチング後に真空処理装置９内は大気開放され、処理ウエハを真空処理装置９の外へ搬送系１３により取り出して処理は終了する。
本発明では、上記気泡の発生が無いので、搬送系１３のエラーが発生しない。その後、通常のダイシング工程、パッケージ組立工程を経て、半導体装置が完成する。
なお、上記の説明では、図６や図８のような間隙パターンで説明したが、気泡の原因となる空気が閉じ込められる部分の全てからウエハ周辺まで間隙が通じていれば、どのような間隙パターンでも構わない。
また、裏面研削時に研削水がウエハ周辺に達した間隙から入りこむことを防止したいのであれば、図１０に示したように、半導体ウエハ１の周辺のポリイミド被膜４におい て、ウエハ中央側から伸びた間隙１４の端部に薄い壁２０を設ければよい。この薄い壁２０は、真空引きで破壊される程度の幅を待たせれば良い。
また、本発明では間隙１４をポリイミド被膜４側に形成したが、表面保護シート６側に形成しても良い。
本発明は、複数のチップを積層したパッケージ組立に用いる半導体装置に適用可能である。
従来の半導体装置のウエハ状態での最終製造工程後に表面保護シートを貼り付けた状態の断面図である。 従来の表面保護シート貼り付けたウエハを真空処理装置に入れた状態の断面図である。 従来の半導体ウエハを処理する場合のプラズマエッチング装置の概略図である。 本発明のポリイミド被膜形成後の半導体ウエハの断面図である。 本発明の表面保護シートを貼り付けた状態の半導体ウエハの断面図である。 本発明のポリイミド被膜と表面保護シートの間に形成される間隙を表した平面図である。 本発明の半導体ウエハを処理する場合のプラズマエッチング装置の概略図である。 本発明のポリイミド被膜と表面保護シートの間に形成される間隙を表した平面図である。 本発明のポリイミド被膜形成後の半導体ウエハの断面図である。 本発明のウエハ周辺部での表面保護シートを貼り付けた状態の半導体ウエハの断面図である。
符号の説明
１ 半導体ウエハ
２ 主表面
３ 半導体素子
４ ポリイミド被膜
５ 救済用ヒューズ（あるいは電極用パッド部分）
６ 表面保護シート
７ 開口部
８ 気泡
９ 真空処理装置
１０ 半導体ウエハ
１１ エッチングステージ
１２ プラズマ
１３ 搬送系
１４ 凸部（間隙）
１５ 半導体ウエハ
２０ 壁

Claims (17)

  1. 少なくとも半導体ウエハの主表面に形成された半導体素子と、当該半導体素子を覆うように設けられたパッシベーション膜とを有する半導体装置において、
    前記パッシベーション膜は、少なくとも１つの開口部と凹部とを含み、当該パッシベーション膜の上に表面保護シートが貼り付けられたときに、前記凹部と前記表面保護シートとの間に前記開口部から前記半導体ウエハの外周部まで延伸する間隙が形成される前記パッシベーション膜であることを特徴とする半導体装置。
  2. 前記間隙は、前記半導体ウエハの全面において連続して形成されることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体ウエハの周辺のパッシベーション膜において、前記半導体ウエハの中央側から伸びた前記間隙の端部に壁を設けたことを特徴とする請求項１に記載の半導体装置。
  4. 前記パッシベーション膜は、ポリイミド被膜であることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体装置。
  5. 前記パッシベーション膜の前記開口部は、自身の側面が前記パッシベーション膜に完全に囲まれていることを特徴とする請求項１に記載の半導体装置。
  6. 前記パッシベーション膜の前記凹部は、前記パッシベーション膜の一部を自身の底部として残して形成されることを特徴とする請求項１又は５に記載の半導体装置。
  7. 半導体ウエハを有する半導体装置の製造方法において、
    前記半導体ウエハの主表面に半導体素子を形成し、
    前記半導体素子を覆うようにパッシベーション膜を形成し、
    前記パッシベーション膜を貫通するよう開口部を形成し、
    前記パッシベーション膜の表面に凹部を形成し、
    前記パッシベーション膜の上面に、前記パッシベーション膜の前記凹部と自身との間に前記パッシベーション膜の前記開口部から前記半導体ウエハの外周部まで延伸する間隙を形成するように表面保護シートを形成し、
    前記表面保護シートが存在する状態で前記半導体ウエハの裏面研削を行い、
    前記表面保護シートが存在する状態で前記半導体ウエハの裏面をプラズマエッチングすることを特徴とする半導体装置の製造方法。
  8. 前記間隙は、前記半導体ウエハの全面において連続して形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
  9. 前記プラズマエッチングにおいて気泡の原因となる前記開口部内の空気は、前記間隙を通り、前記半導体ウエハの外周部から放出されることを特徴とする請求項７に記載の半導体装置の製造方法。
  10. 前記プラズマエッチングは、真空処理装置内で裏面研削後の研削ストレスを除去するために行われることを特徴とする請求項７に記載の半導体装置の製造方法。
  11. 前記凹部は、前記開口部を形成した後に、凹凸を有する治具を押し付けて形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  12. 前記半導体ウエハの周辺の前記パッシベーション膜において、前記半導体ウエハの中央側から伸びた前記間隙の端部に壁を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
  13. 前記壁は、裏面研削時に研削水が前記半導体ウエハの周辺に達した間隙から入りこむことを防止するために形成されることを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記パッシベーション膜は、ポリイミド被膜であることを特徴とする請求項７乃至請求項１３のいずれか１項に記載の半導体装置の製造方法。
  15. 半導体ウエハを有する半導体装置の製造方法において、
    前記半導体ウエハの主表面に半導体素子を形成し、
    前記半導体素子を覆うようにパッシベーション膜を形成し、
    前記パッシベーション膜を貫通するよう開口部を形成し、
    前記パッシベーション膜の上面に、前記パッシベーション膜と自身との間に前記パッシベーション膜の前記開口部から前記半導体ウエハの外周部まで延伸する間隙を形成するように、凹部を備える表面保護シートを形成し、
    前記表面保護シートが存在する状態で前記半導体ウエハの裏面研削を行い、
    前記表面保護シートが存在する状態で前記半導体ウエハの裏面をプラズマエッチングすることを特徴とする半導体装置の製造方法。
  16. 前記プラズマエッチングは、真空処理装置内で裏面研削後の研削ストレスを除去するために行われることを特徴とする請求項１５に記載の半導体装置の製造方法。
  17. 前記パッシベーション膜は、ポリイミド被膜であることを特徴とする請求項１５又は請求項１６に記載の半導体装置の製造方法。
JP2006116541A 2006-04-20 2006-04-20 半導体装置及びその製造方法 Expired - Fee Related JP4786403B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2006116541A JP4786403B2 (ja) 2006-04-20 2006-04-20 半導体装置及びその製造方法
US11/736,991 US20070249118A1 (en) 2006-04-20 2007-04-18 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006116541A JP4786403B2 (ja) 2006-04-20 2006-04-20 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2007288092A JP2007288092A (ja) 2007-11-01
JP4786403B2 true JP4786403B2 (ja) 2011-10-05

Family

ID=38619978

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006116541A Expired - Fee Related JP4786403B2 (ja) 2006-04-20 2006-04-20 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20070249118A1 (ja)
JP (1) JP4786403B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014138143A (ja) * 2013-01-18 2014-07-28 Toyota Motor Corp 半導体装置の製造方法、半導体ウエハ、及び、半導体装置
JP5811110B2 (ja) * 2013-01-31 2015-11-11 トヨタ自動車株式会社 半導体装置の製造方法
GB201620680D0 (en) * 2016-12-05 2017-01-18 Spts Technologies Ltd Method of smoothing a surface

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4187952B2 (ja) * 1998-01-20 2008-11-26 ローム株式会社 半導体装置
US6162703A (en) * 1998-02-23 2000-12-19 Micron Technology, Inc. Packaging die preparation
DE19962763C2 (de) * 1999-07-01 2001-07-26 Fraunhofer Ges Forschung Verfahren zum Vereinzeln eines Wafers
US6569343B1 (en) * 1999-07-02 2003-05-27 Canon Kabushiki Kaisha Method for producing liquid discharge head, liquid discharge head, head cartridge, liquid discharging recording apparatus, method for producing silicon plate and silicon plate
JP3866073B2 (ja) * 2001-10-10 2007-01-10 株式会社フジクラ 半導体パッケージ
US7169685B2 (en) * 2002-02-25 2007-01-30 Micron Technology, Inc. Wafer back side coating to balance stress from passivation layer on front of wafer and be used as die attach adhesive
US7087452B2 (en) * 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
JP2006100413A (ja) * 2004-09-28 2006-04-13 Tokyo Seimitsu Co Ltd フィルム貼付方法およびフィルム貼付装置

Also Published As

Publication number Publication date
US20070249118A1 (en) 2007-10-25
JP2007288092A (ja) 2007-11-01

Similar Documents

Publication Publication Date Title
US8053337B2 (en) Method of manufacturing semiconductor device
JP5895676B2 (ja) 半導体装置の製造方法
JP4856328B2 (ja) 半導体装置の製造方法
US8048775B2 (en) Process of forming ultra thin wafers having an edge support ring
JP5074719B2 (ja) ウエハを薄くする方法及びサポートプレート
US20080012096A1 (en) Semiconductor chip and method of forming the same
JP2005123425A (ja) 半導体基板の製造方法、半導体基板及び半導体装置の製造方法
KR20130095605A (ko) 디바이스 웨이퍼와 캐리어 웨이퍼의 본딩과 디본딩 장치
JP6510393B2 (ja) 半導体装置の製造方法
US8820728B2 (en) Semiconductor wafer carrier
JP4816278B2 (ja) 半導体装置の製造方法
JP4786403B2 (ja) 半導体装置及びその製造方法
JP2005340655A (ja) 半導体装置の製造方法および半導体基板の支持構造体
TW200303585A (en) Semiconductor chip mounting wafer
JP5471064B2 (ja) 半導体装置の製造方法
JP5821828B2 (ja) Ｓｏｉウェーハの製造方法
JP5011740B2 (ja) 半導体装置の製造方法
US20070259509A1 (en) Method of thinning a wafer
JP4147187B2 (ja) 透過性基板上のカラー画像センサの製造方法
JP4994757B2 (ja) 半導体装置の製造方法、半導体ウエハおよび半導体装置
JP2010225830A (ja) 半導体装置の製造方法
JP2010153488A (ja) Ｓｏｉウエハの製造方法およびｓｏｉウエハ
JP2009277964A (ja) 半導体装置及びその製造方法
TWM552025U (zh) 薄型化晶圓保護環
WO2022190908A1 (ja) 積層基板の製造方法、及び基板処理装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090310

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101222

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110518

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110603

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110622

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110713

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140722

Year of fee payment: 3

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees