WO2022190908A1 - 積層基板の製造方法、及び基板処理装置 - Google Patents

積層基板の製造方法、及び基板処理装置 Download PDF

Info

Publication number
WO2022190908A1
WO2022190908A1 PCT/JP2022/007959 JP2022007959W WO2022190908A1 WO 2022190908 A1 WO2022190908 A1 WO 2022190908A1 JP 2022007959 W JP2022007959 W JP 2022007959W WO 2022190908 A1 WO2022190908 A1 WO 2022190908A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor substrate
layer
substrate
bonding layer
bonding
Prior art date
Application number
PCT/JP2022/007959
Other languages
English (en)
French (fr)
Inventor
陽平 山下
康隆 溝本
隼斗 田之上
Original Assignee
東京エレクトロン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東京エレクトロン株式会社 filed Critical 東京エレクトロン株式会社
Priority to JP2023505288A priority Critical patent/JPWO2022190908A1/ja
Priority to KR1020237033854A priority patent/KR20230154934A/ko
Priority to CN202280018447.4A priority patent/CN116941013A/zh
Publication of WO2022190908A1 publication Critical patent/WO2022190908A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
    • B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
    • B23K26/00—Working by laser beam, e.g. welding, cutting or boring
    • B23K26/50—Working by transmitting the laser beam through or within the workpiece
    • B23K26/53—Working by transmitting the laser beam through or within the workpiece for modifying or reforming the material inside the workpiece, e.g. for producing break initiation cracks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/7806—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices involving the separation of the active layers from a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body

Definitions

  • the present disclosure relates to a laminated substrate manufacturing method and a substrate processing apparatus.
  • Patent Documents 1 and 2 describe a method for manufacturing an SOI substrate.
  • the manufacturing method described in Patent Document 1 includes the following steps (a) to (f). (a) After forming a buried oxide film layer at a predetermined depth on a first wafer, an oxide film is formed on the first wafer.
  • Patent Document 2 prepares a silicon substrate for forming an active layer made of silicon single crystal, and forms a buried insulating layer on the surface of the silicon substrate.
  • An ion-implanted layer for peeling is formed by implanting hydrogen ions through the embedded insulating layer, and an amorphous layer is formed by implanting Ar ions or the like between the ion-implanted layer and the embedded insulating layer. .
  • the silicon substrate and the supporting substrate are bonded together with the buried insulating layer interposed therebetween.
  • heat treatment is applied to form an active layer by exfoliating part of the silicon substrate at the location of the ion-implanted layer using the smart cut method, and further heat treatment is applied to polycrystallize the amorphous layer for gettering.
  • a polysilicon layer is formed to function as a site.
  • One aspect of the present disclosure provides a technique for improving the productivity of a laminated substrate including a semiconductor substrate, an oxide layer, and a semiconductor layer in this order, and improving the peelability between the oxide layer and the semiconductor substrate.
  • a method for manufacturing a laminated substrate includes the following (A) to (D).
  • (B) The oxide layer of the bonding layer and the second semiconductor substrate are brought into contact with each other, and the first semiconductor substrate and the second semiconductor substrate are bonded via the bonding layer.
  • D splitting the first semiconductor substrate starting from the modified layer formed on the first splitting surface, thereby dividing the first semiconductor substrate bonded to the second semiconductor substrate via the bonding layer; thin.
  • a laminated substrate including a semiconductor substrate, an oxide layer, and a semiconductor layer in this order, and improve the peelability between the oxide layer and the semiconductor substrate.
  • FIG. 1 is a flow chart showing a method for manufacturing a laminated substrate according to one embodiment.
  • 2A is a cross-sectional view showing an example of S102
  • FIG. 2B is a cross-sectional view showing an example of S103
  • FIG. 2C shows an example of S103 following FIG. 2B.
  • FIG. 3 is a flowchart showing a first example of processing following
  • FIG. 4A is a cross-sectional view showing an example of S201
  • FIG. 4B is a cross-sectional view showing an example of S202
  • FIG. 4C is a cross-sectional view showing an example of S203.
  • D is a cross-sectional view showing an example of S203 subsequent to FIG. 4(C), and FIG.
  • FIG. 4(E) is a cross-sectional view showing an example of S204.
  • FIG. 5 is a flowchart showing a second example of processing following FIG. 6A is a cross-sectional view showing an example of S301, FIG. 6B is a cross-sectional view showing an example of S302, and FIG. 6C is a cross-sectional view showing an example of S303.
  • (D) is a cross-sectional view showing an example of S303 subsequent to FIG. 6C, and FIG. 6E is a cross-sectional view showing an example of S304.
  • FIG. 7 is a flowchart showing a third example of processing following FIG. 8A is a cross-sectional view showing an example of S401, FIG.
  • FIG. 8B is a cross-sectional view showing an example of S402
  • FIG. 8C is a cross-sectional view showing an example of S403.
  • D is a cross-sectional view showing an example of S403 following FIG. 8C
  • FIG. 8E is a cross-sectional view showing an example of S404.
  • FIG. 9 is a flowchart illustrating an example of processing subsequent to FIG. 10A is a cross-sectional view showing an example of a laminated substrate prepared before S501
  • FIG. 10B is a cross-sectional view showing an example of S501
  • FIG. 10C is an example of S502.
  • It is a sectional view showing.
  • 11A is a cross-sectional view showing an example of S503
  • FIG. 11B is a cross-sectional view showing an example of S504, and
  • FIG. 11C shows an example of S504 following FIG.
  • FIG. 12 is a plan view showing a substrate processing apparatus according to one embodiment.
  • the X-axis direction, the Y-axis direction, and the Z-axis direction are directions perpendicular to each other.
  • the X-axis direction and Y-axis direction are horizontal directions, and the Z-axis direction is vertical direction.
  • a method for manufacturing a laminated substrate according to one embodiment will be described with reference to FIGS.
  • the method for manufacturing a laminated substrate includes steps S101 to S107, for example, as shown in FIG. It should be noted that the method for manufacturing the laminated substrate should include at least S101 to S103. Also, the order of S104 to S107 is not limited to the order in FIG. 1, and for example, S106 may be performed after S107.
  • Step S ⁇ b>101 includes forming the bonding layer 11 on the surface of the first semiconductor substrate 10 .
  • the bonding layer 11 includes an oxide layer 11a.
  • the oxide layer 11a is a thermal oxide layer formed by, for example, a thermal oxidation method.
  • the thermal oxidation method the heated surface of the first semiconductor substrate 10 is exposed to oxygen or water vapor to grow the oxide layer 11a from the surface of the first semiconductor substrate 10 inward.
  • a dense oxide layer 11a can be obtained and an oxide layer 11a having excellent insulating properties can be obtained as compared with the CVD method or the like, which will be described later.
  • the thickness of the oxide layer 11a is set so that laser lift-off, which will be described later, can be easily performed.
  • the first semiconductor substrate 10 is, for example, a silicon wafer
  • the oxide layer 11a is, for example, a silicon oxide layer.
  • the first semiconductor substrate 10 is not limited to a silicon wafer, and may be a compound semiconductor wafer or the like.
  • the oxide layer 11a may be formed by a CVD (Chemical Vapor Deposition) method, an ALD (Atomic Layer Deposition) method, or the like.
  • Step S102 includes bonding the first semiconductor substrate 10 and the second semiconductor substrate 20 via the bonding layer 11, as shown in FIG. No oxide layer or the like is formed on the surface of the second semiconductor substrate 20, and the second semiconductor substrate 20 and the oxide layer 11a of the bonding layer 11 are in direct contact.
  • the second semiconductor substrate 20 is, for example, a silicon wafer.
  • a laminated substrate T including the first semiconductor substrate 10, the bonding layer 11, and the second semiconductor substrate 20 is obtained.
  • the surface of the second semiconductor substrate 20 and the surface of the oxide layer 11a of the bonding layer 11 may be activated with plasma or the like, and further water or water. It may be hydrophilized by supplying water vapor. Hydrogen bonding occurs between OH groups at the time of bonding. Also, a covalent bond may be generated by a dehydration condensation reaction of a hydrogen bond. Since the solids are directly bonded together without using a liquid adhesive, misalignment due to deformation of the adhesive can be prevented. In addition, it is possible to prevent the occurrence of inclination due to uneven thickness of the adhesive.
  • Step S103 includes thinning the first semiconductor substrate 10 .
  • the modified layer 15 is formed by the laser beam LB on the first dividing surface 12 which is to be divided in the thickness direction of the first semiconductor substrate 10 .
  • the modified layer 15 may also be formed on the ring-shaped second splitting surface 13 set on the periphery of the first splitting surface 12 by the laser beam LB.
  • the laser beam LB is irradiated into the inside of the first semiconductor substrate 10 from, for example, the surface of the first semiconductor substrate 10 opposite to the second semiconductor substrate 20 .
  • the modified layer 15 is formed in a dot shape, and a plurality of modified layers 15 are formed on the first planned division surface 12 and the second planned division surface 13 .
  • the formation position of the modified layer 15 is moved using a galvanometer scanner or an XY ⁇ stage. When the modified layers 15 are formed, cracks connecting the modified layers 15 are also formed.
  • the first semiconductor substrate 10 is divided starting from the modified layer 15 formed on the first dividing surface 12, thereby dividing the second semiconductor substrate with the bonding layer 11 interposed therebetween.
  • the first semiconductor substrate 10 bonded with 20 is thinned.
  • a laminated substrate T including the thinned first semiconductor substrate 10, the bonding layer 11, and the second semiconductor substrate 20 is obtained.
  • the bevel of the first semiconductor substrate 10 may be removed by dividing the first semiconductor substrate 10 starting from the modified layer 15 formed on the second dividing plane 13 .
  • the upper chuck 131 holds the first semiconductor substrate 10 and the lower chuck 132 holds the second semiconductor substrate 20 .
  • the first semiconductor substrate 10 and the second semiconductor substrate 20 may be arranged upside down, and the upper chuck 131 may hold the second semiconductor substrate 20 and the lower chuck 132 may hold the first semiconductor substrate 10 .
  • the crack spreads planarly starting from the modified layer 15 and the first semiconductor substrate 10 is split between the first splitting surface 12 and the second splitting surface 13 . split.
  • the lower chuck 132 may be lowered. Also, rotation of the lower chuck 132 about the vertical axis may be performed.
  • steps S104 to S107 the strain remaining in the thinned first semiconductor substrate 10 is removed, and the quality of the first semiconductor substrate 10 is improved. As will be described later, defects in the first device layer formed on the surface of the first semiconductor substrate 10 can be reduced.
  • step S104 the thinned surface of the first semiconductor substrate 10 is ground.
  • step S105 the thinned surface of the first semiconductor substrate 10 is etched.
  • step S106 the thinned first semiconductor substrate 10 is annealed.
  • step S107 the thinned first semiconductor substrate 10 is polished.
  • the depth to which hydrogen ions can be implanted into the first semiconductor substrate is about 1 ⁇ m at maximum, and the thickness of the thinned first semiconductor substrate is about 1 ⁇ m at maximum. Therefore, a process such as epitaxial growth is required to add a semiconductor layer to the thinned first semiconductor substrate. Moreover, since radioactivity is generated when hydrogen ions are implanted into the first semiconductor substrate, a special chamber for shielding radioactivity is required.
  • the first semiconductor substrate 10 is thinned by forming the modified layer 15 with the laser beam LB and dividing the first semiconductor substrate 10 with the modified layer 15 as a starting point. Irradiation with the laser beam LB can reduce power consumption compared to implantation of hydrogen ions. In addition, the depth of forming the modified layer 15 can be controlled by the condensing position of the laser beam LB, etc., the thinned first semiconductor substrate 10 can be prevented from becoming too thin, and processing such as epitaxial growth can be omitted. Furthermore, unlike the implantation of hydrogen ions, the irradiation with the laser beam LB does not generate radioactivity, so a special chamber for shielding radioactivity is not required. Therefore, the productivity of the laminated substrate T including the thinned first semiconductor substrate 10, the bonding layer 11, and the second semiconductor substrate 20 can be improved, and the production cost of the laminated substrate T can be reduced.
  • the laminated substrate T including the thinned first semiconductor substrate 10, the bonding layer 11, and the second semiconductor substrate 20 is obtained.
  • the thickness of the thinned first semiconductor substrate 10 is thinner than the thickness of the second semiconductor substrate 20 .
  • the laminated substrate T obtained by the manufacturing method shown in FIG. (Silicon on Insulator) substrate.
  • the first device layer 16 is formed on the thinned surface of the first semiconductor substrate 10 .
  • the first device layer 16 includes, for example, semiconductor elements.
  • the modified layer 15 is formed with a laser beam LB passing through the second semiconductor substrate 20 .
  • the oxide layer 11 a of the bonding layer 11 has a high absorption rate of the laser beam LB, and the modified layer 15 is formed at the interface between the second semiconductor substrate 20 and the bonding layer 11 .
  • the modified layer 15 may be formed inside the bonding layer 11 .
  • the second semiconductor substrate 20 and the bonding layer 11 are separated from the modified layer 15 as a starting point.
  • the bonding layer 11 is formed on the first semiconductor substrate 10 instead of on the second semiconductor substrate 20 . Therefore, the bonding layer 11 is strongly bonded to the first semiconductor substrate 10 . Since the bonding layer 11 and the second semiconductor substrate 20 are separated without being separated at the interface between the bonding layer 11 and the first semiconductor substrate 10, the peel strength is low and the separation is easy. The separated second semiconductor substrate 20 is bonded to a new first semiconductor substrate 10 and reused.
  • Step S201 includes forming a first device layer 16 on the surface of the thinned first semiconductor substrate 10, as shown in FIG. 4A.
  • the first device layer 16 includes, for example, an image sensor.
  • the image sensor is, for example, of the BSI (Back Side Illumination) type.
  • Step S202 includes facing and bonding the first device layer 16 and the second device layer 31 formed on the third semiconductor substrate 30, as shown in FIG. 4(B).
  • a second device layer 31 is formed on the third semiconductor substrate 30 before bonding with the first device layer 16 .
  • a separation layer 35 may be formed between the third semiconductor substrate 30 and the second device layer 31 as shown in FIG. 10(A).
  • the third semiconductor substrate 30 is, for example, a silicon wafer, and the second device layer 31 includes, for example, logic circuits of image sensors.
  • a device layer 32 is composed of the first device layer 16 and the second device layer 31 .
  • the surface of the first device layer 16 and the surface of the second device layer 31 may be activated by plasma or the like, and water or water vapor may be supplied.
  • water or water vapor may be supplied.
  • a covalent bond may be generated by a dehydration condensation reaction of a hydrogen bond.
  • step S203 the second semiconductor substrate 20 and the bonding layer 11 are separated.
  • a modified layer 15 is formed at the interface between the second semiconductor substrate 20 and the bonding layer 11 with a laser beam LB passing through the second semiconductor substrate 20 .
  • the oxide layer 11a of the bonding layer 11 has a high absorption rate of the laser beam LB, and the modified layer 15 is formed at the interface between the second semiconductor substrate 20 and the oxide layer 11a. Note that the modified layer 15 may be formed inside the bonding layer 11 .
  • the second semiconductor substrate 20 and the bonding layer 11 are separated from the second semiconductor substrate 20 starting from the modified layer 15 formed at the interface between the second semiconductor substrate 20 and the bonding layer 11 (or inside the bonding layer 11). 11 are peeled off.
  • an upper chuck (not shown) holds the second semiconductor substrate 20 and a lower chuck (not shown) holds the third semiconductor substrate 30 .
  • the arrangement of the second semiconductor substrate 20 and the third semiconductor substrate 30 may be reversed.
  • the upper chuck rises with respect to the lower chuck, the crack spreads planarly starting from the modified layer 15, and the second semiconductor substrate 20 and the bonding layer 11 are separated.
  • the lower chuck may be lowered instead of or in addition to the upper chuck ascent. Also, rotation of the lower chuck about a vertical axis may be implemented.
  • Step S204 includes removing the bonding layer 11 after separating the second semiconductor substrate 20 and the bonding layer 11, as shown in FIG. 4(E).
  • the bonding layer 11 is removed by CMP (Chemical Mechanical Polishing) or the like. As a result, the thinned first semiconductor substrate 10 is exposed on the surface of the laminated substrate T. Next, as shown in FIG. 4(E).
  • the bonding layer 11 does not have to be removed if it does not affect subsequent processes. Also, the bonding layer 11 is not removed when it is used as a gettering layer, which will be described later.
  • the gettering layer is a layer that captures impurities such as heavy metals.
  • the method for manufacturing a laminated substrate includes steps S301 to S304, for example, as shown in FIG.
  • Step S301 includes forming a first device layer 16 on the surface of the thinned first semiconductor substrate 10, as shown in FIG. 6A.
  • the first device layer 16 includes, for example, a backside PDN (Power Delivery Network).
  • Step S302 includes facing and bonding the first device layer 16 and the second device layer 31 formed on the third semiconductor substrate 30, as shown in FIG. 6(B).
  • a second device layer 31 is formed on the third semiconductor substrate 30 before bonding with the first device layer 16 .
  • the third semiconductor substrate 30 is, for example, a silicon wafer, and the second device layer 31 includes, for example, a backside PDN logic circuit.
  • a device layer 32 is composed of the first device layer 16 and the second device layer 31 .
  • the surface of the first device layer 16 and the surface of the second device layer 31 may be activated by plasma or the like, and water or water vapor may be supplied.
  • water or water vapor may be supplied.
  • a covalent bond may be generated by a dehydration condensation reaction of a hydrogen bond.
  • step S303 the second semiconductor substrate 20 and the bonding layer 11 are separated, similar to step S203 in FIG.
  • a modified layer 15 is formed at the interface between the second semiconductor substrate 20 and the bonding layer 11 with a laser beam LB passing through the second semiconductor substrate 20 .
  • the modified layer 15 may be formed inside the bonding layer 11 .
  • FIG. 6D the second semiconductor substrate 20 and the bonding layer 11 are separated starting from the modified layer 15 formed at the interface between the second semiconductor substrate 20 and the bonding layer 11 .
  • step S304 the vias 17 are formed in the bonding layer 11 and the first semiconductor substrate 10 after the second semiconductor substrate 20 and the bonding layer 11 are separated, as shown in FIG. 6(E).
  • the via 17 is a through electrode formed through the bonding layer 11 and the first semiconductor substrate 10 . Note that the formation of the vias 17 (step S304) may be performed before the formation of the first device layer 16 (step S301).
  • the method for manufacturing a laminated substrate includes steps S401 to S404, for example, as shown in FIG.
  • Step S401 includes forming vias 18 in the thinned first semiconductor substrate 10 and forming a first device layer 16 on the surface of the first semiconductor substrate 10, as shown in FIG. 8A.
  • the via 18 is a through electrode formed through the first semiconductor substrate 10 .
  • the first device layer 16 includes, for example, a DRAM (Dynamic Random Access Memory). More specifically, the DRAM may be HBM (High Bandwidth Memory).
  • Step S402 includes facing and bonding the first device layer 16 and the carrier substrate 40, as shown in FIG. 8(B).
  • the carrier substrate 40 is temporarily bonded to the first device layer 16 using, for example, an adhesive (not shown).
  • a glass substrate, for example, is used as the carrier substrate 40 .
  • step S403 the second semiconductor substrate 20 and the bonding layer 11 are separated, similar to step S203 in FIG.
  • a modified layer 15 is formed at the interface between the second semiconductor substrate 20 and the bonding layer 11 with a laser beam LB passing through the second semiconductor substrate 20 .
  • the modified layer 15 may be formed inside the bonding layer 11 .
  • FIG. 8D the second semiconductor substrate 20 and the bonding layer 11 are separated starting from the modified layer 15 formed at the interface between the second semiconductor substrate 20 and the bonding layer 11 .
  • Step S404 includes forming a mask pattern on the surface of the bonding layer 11 after separating the second semiconductor substrate 20 and the bonding layer 11, and etching the bonding layer 11 using the mask pattern. Etching is, for example, dry etching. After etching the bonding layer 11, the mask pattern is removed. As a result, the via 18 is exposed as shown in FIG. 8(E).
  • FIG. 10A The method for manufacturing a laminated substrate includes steps S501 to S504, as shown in FIG. 9, for example.
  • a laminated substrate T shown in FIG. 10A is obtained by the process shown in FIG.
  • the laminated substrate T has the first semiconductor substrate 10, the device layer 32, the release layer 35, and the third semiconductor substrate 30 in this order.
  • the release layer 35 may include an oxide layer, similar to the bonding layer 11 .
  • the exfoliation layer 35 may include a nitride layer. It is also possible to form the modified layer 15 on the nitride layer.
  • the release layer 35 may have a multi-layer structure.
  • the laminated substrate T may further have a bonding layer 11 functioning as a gettering layer on the surface of the first semiconductor substrate 10 opposite to the device layer 32 .
  • the device layer 32 may include the first device layer 16 and the second device layer 31 as described above.
  • the first device layer 16 includes, for example, semiconductor memory.
  • the second device layer 31 includes, for example, semiconductor memory peripheral circuits (also called “peripherals”) or semiconductor memory input/output circuits (also called “IO”).
  • a die attach film (DAF: Die Attach Film) 33 is formed on the surface of the bonding layer 11 (the first semiconductor substrate 10 if there is no bonding layer 11). including.
  • the die attach film 33 is an adhesive sheet for die bonding.
  • the die attach film 33 is used for stacking semiconductor chips.
  • the die attach film 33 may be either conductive or insulating.
  • the die attach film 33 is obtained by applying a liquid material and drying it.
  • Step S502 includes dicing the bonding layer 11, the first semiconductor substrate 10, the device layer 32, and the separation layer 35, as shown in FIG. 10(C).
  • a groove 19 is formed through the bonding layer 11 , the first semiconductor substrate 10 , the device layer 32 and the separation layer 35 .
  • the die attach film 33 is formed in advance on the bonding layer 11 , the die attach film 33 is also diced, and the grooves 19 are also formed through the die attach film 33 .
  • the dicing method is, for example, laser dicing or blade dicing.
  • Laser dicing includes ablation using the laser beam LB2.
  • the die attach film 33, the bonding layer 11, the first semiconductor substrate 10, the device layer 32, and the release layer 35 absorb the laser beam LB2 to generate heat and sublimate or evaporate. As a result, grooves 19 are formed.
  • the controller may change the energy of the laser beam LB2 when dicing the first semiconductor substrate 10 and when dicing the device layer 32 and the peeling layer 35 .
  • an energy that can process silicon is set.
  • the energy is set so that the conductive film and the oxide film can be processed but silicon cannot be processed. Damage to the third semiconductor substrate 30 can be prevented when the device layer 32 and the separation layer 35 are processed.
  • step S503 the laminated substrate T is attached to the tape 51 arranged on the side opposite to the third semiconductor substrate 30, and mounted on the frame 52 via the tape 51.
  • the frame 52 is formed in an annular shape, and the tape 51 is attached to the frame 52 so as to cover the opening of the frame 52 .
  • a die attach film 33 is arranged between the bonding layer 11 (the first semiconductor substrate 10 if there is no bonding layer 11 ) and the tape 51 .
  • the die attach film 33 is formed in advance on the bonding layer 11 and the like in this embodiment, it may be adhered in advance to the surface of the tape 51 . In the latter case, steps S503 and S501 are performed simultaneously. In this case, the dicing of the die attach film 33 may be performed after step S504, which will be described later.
  • step S504 the third semiconductor substrate 30 and the separation layer 35 are separated, similar to step S203 in FIG.
  • the modified layer 15 is formed at the interface between the third semiconductor substrate 30 and the peeling layer 35 with a laser beam LB passing through the third semiconductor substrate 30 .
  • the modified layer 15 may be formed inside the release layer 35 .
  • FIG. 11C the third semiconductor substrate 30 and the separation layer 35 are separated starting from the modified layer 15 formed at the interface between the third semiconductor substrate 30 and the separation layer 35 . Even after peeling, the tape 51 can prevent scattering of the semiconductor chips. Semiconductor chips are picked up one by one.
  • the bonding layer 11 remains on the surface of the first semiconductor substrate 10 after the third semiconductor substrate 30 and the separation layer 35 are separated.
  • the remaining bonding layer 11 is used as a gettering layer that captures impurities such as heavy metals. Therefore, processing for forming a gettering layer is not required.
  • a device layer 32 is formed on the surface of a thick first semiconductor substrate 10, the device layer 32 is diced with a blade, a protective tape is attached to the device layer 32, and then the first semiconductor substrate 10 is ground. and thinned. The blade fully cuts the device layer 32 and half cuts the first semiconductor substrate 10 . Thereafter, by grinding the first semiconductor substrate 10 from the side opposite to the device layer 32, the first semiconductor substrate 10 is divided to obtain a plurality of semiconductor chips. After that, a gettering layer is formed on the ground surface of the first semiconductor substrate 10, a tape 51 is placed on the side opposite to the protective tape with the first semiconductor substrate 10 interposed therebetween, and the first semiconductor substrate 10 is obtained through the tape 51. 10 was attached to the frame 52, the protective tape was removed, and so on.
  • the first semiconductor substrate 10 is already thinned before forming the device layer 32 (see FIG. 4). (1) Since the first semiconductor substrate 10 is not ground after forming the device layer 32 unlike the conventional method, damage to the device layer 32 and the first semiconductor substrate 10 can be suppressed. Further, according to this embodiment, the device layer 32 and the first semiconductor substrate 10 are diced to obtain a plurality of semiconductor chips. Next, the first semiconductor substrate 10 is attached to the frame 52 via the tape 51 arranged on the side opposite to the third semiconductor substrate 30 . Furthermore, after that, the third semiconductor substrate 30 is removed by laser lift-off. The third semiconductor substrate 30 is harder than the conventional masking tape.
  • the semiconductor chip can be reinforced with the third semiconductor substrate 30, and damage to the semiconductor chip can be suppressed.
  • the bonding layer 11 remaining after the removal of the third semiconductor substrate 30 can be used as a gettering layer, eliminating the need for processing for forming a gettering layer. As described above, according to this embodiment, the productivity of semiconductor chips can be improved.
  • the laminated substrate T in which the bonding layer 11 is formed on the first semiconductor substrate 10 is prepared. good. Even in this case, the above effects (1) to (4) can be obtained, and the productivity of semiconductor chips can be improved.
  • the second semiconductor substrate 20 and the bonding layer 11 can be easily separated.
  • the substrate processing apparatus 100 has a loading/unloading section 101 , a transport section 110 , a laser processing section 120 , a dividing section 130 and a control section 140 .
  • the loading/unloading section 101 has a mounting section 102 on which the cassette C is mounted.
  • the cassette C accommodates a plurality of laminated substrates T shown in FIG. 2(A), for example.
  • the laminated substrate T includes a first semiconductor substrate 10 , a second semiconductor substrate 20 , and a bonding layer 11 that bonds the first semiconductor substrate 10 and the second semiconductor substrate 20 .
  • the number of mounting units 102 and the number of cassettes C are not limited to those shown in FIG.
  • the transport unit 110 is arranged next to the loading/unloading unit 101, the laser processing unit 120, and the dividing unit 130, and transports the laminated substrate T to these.
  • the transport unit 110 has a transport arm 111 that holds the laminated substrate T. As shown in FIG.
  • the transport arm 111 can move horizontally (both in the X-axis direction and the Y-axis direction) and vertically, and rotate about the vertical axis.
  • the laser processing unit 120 forms the modified layer 15 with the laser beam LB on the planned division surface for dividing the laminated substrate T in the thickness direction.
  • the laser processing unit 120 includes, for example, a stage 121 that holds the laminated substrate T, and an optical system 122 that irradiates the laminated substrate T held by the stage 121 with the laser beam LB.
  • the stage 121 is, for example, an XY ⁇ stage or an XYZ ⁇ stage.
  • Optical system 122 includes, for example, a condenser lens. The condensing lens converges the laser beam LB toward the laminated substrate T. As shown in FIG. Optical system 122 may further include a galvanometer scanner.
  • the dividing unit 130 divides the multilayer substrate T starting from the modified layer 15 formed on the surface to be divided.
  • the dividing section 130 includes, for example, an upper chuck 131 and a lower chuck 132 .
  • the upper chuck 131 holds the first semiconductor substrate 10 and the lower chuck 132 holds the second semiconductor substrate 20 .
  • the arrangement of the first semiconductor substrate 10 and the second semiconductor substrate 20 may be upside down.
  • the upper chuck 131 rises with respect to the lower chuck 132
  • the crack spreads planarly starting from the modified layer 15 and the multilayer substrate T is divided along the first dividing plane 12 and the like.
  • the downward movement of the lower chuck 132 may be performed.
  • rotation of the lower chuck 132 about the vertical axis may be performed.
  • the control unit 140 is, for example, a computer, and as shown in FIG. 12, includes a CPU (Central Processing Unit) 141 and a storage medium 142 such as a memory.
  • the storage medium 142 stores programs for controlling various processes executed in the substrate processing apparatus 100 .
  • the control unit 140 controls the operation of the substrate processing apparatus 100 by causing the CPU 141 to execute programs stored in the storage medium 142 .
  • the control unit 140 sets the intended division plane inside the first semiconductor substrate 10 .
  • the control unit 140 forms the modified layer 15 on the first dividing surface 12 and divides the first semiconductor substrate 10 starting from the formed modified layer 15 , thereby dividing the second semiconductor substrate through the bonding layer 11 .
  • the first semiconductor substrate 10 bonded with 20 is thinned.
  • the substrate processing apparatus 100 shown in FIG. 12 can be used in steps other than step S103 in FIG. 1.
  • step S203 in FIG. 3 can also be used for S504.
  • the division part 130 has the upper chuck 131 holding the second semiconductor substrate 20 and the lower chuck 132 holding the third semiconductor substrate 30 .
  • the modified layer 15 may be formed inside the bonding layer 11 .
  • the control unit 140 sets the planned split plane to the interface between the second semiconductor substrate 20 and the bonding layer 11, and divides the second semiconductor substrate starting from the modified layer 15 formed at the interface. 20 and the bonding layer 11 are peeled off.
  • the division part 130 has the upper chuck 131 holding the second semiconductor substrate 20 and the lower chuck 132 holding the carrier substrate 40 .
  • the control unit 140 sets the intended split plane to the interface between the third semiconductor substrate 30 and the separation layer 35, and divides the third semiconductor substrate starting from the modified layer 15 formed at the interface. 30 and the release layer 35 are peeled off.
  • the division part 130 has the upper chuck 131 holding the third semiconductor substrate 30 and the lower chuck 132 holding the tape 51 .
  • the modified layer 15 may be formed inside the release layer 35 .
  • the transport arm 111 of the transport unit 110 holds the laminated substrate T by holding the frame 52 shown in FIG.

Abstract

積層基板の製造方法は、下記（Ａ）～（Ｄ）を含む。（Ａ）第１半導体基板の表面に、酸化層を含む接合層を形成する。（Ｂ）前記接合層の前記酸化層と第２半導体基板を接触させ、前記接合層を介して前記第１半導体基板と前記第２半導体基板を接合する。（Ｃ）前記接合した後、前記第１半導体基板を厚み方向に分割する予定の第１分割予定面に、改質層をレーザー光線で形成する。（Ｄ）前記第１分割予定面に形成した改質層を起点に前記第１半導体基板を分割することで、前記接合層を介して前記第２半導体基板と接合された前記第１半導体基板を薄化する。

Description

積層基板の製造方法、及び基板処理装置
　本開示は、積層基板の製造方法、及び基板処理装置に関する。
　特許文献１及び２には、ＳＯＩ基板の製造方法が記載されている。特許文献１に記載の製造方法は、下記（ａ）～（ｆ）の段階を備える。（ａ）第１ウェハの所定深さに埋め込み酸化膜層を形成した後、前記第１ウェハ上に酸化膜を形成する。（ｂ）前記埋め込み酸化膜層より深い深さの前記第１ウェハに水素埋め込み層を形成する。（ｃ）前記酸化膜上に第２ウェハを接合させる。（ｄ）前記埋め込み酸化膜層と前記水素埋め込み層との間の第１ウェハが露出されるように、前記水素埋め込み層の下部の第１ウェハを除去する。（ｅ）前記埋め込み酸化膜層と前記酸化膜との間の第１ウェハが露出されるように、（ｄ）で露出された前記第１ウェハ及び前記埋め込み酸化膜層を順次に除去する。（ｆ）（ｅ）で露出された前記第１ウェハの所定厚みを除去する。
　特許文献２に記載の製造方法は、シリコン単結晶からなる活性層を形成するためのシリコン基板を用意し、シリコン基板の表面に埋込絶縁層を形成する。そして、埋込絶縁層を介して水素イオンを注入することで剥離用のイオン注入層を形成し、イオン注入層と埋込絶縁層の間にＡｒイオンなどを注入することでアモルファス層を形成する。そして、埋込絶縁層を介してシリコン基板と支持基板を貼り合せる。その後、加熱処理することでイオン注入層の場所でシリコン基板の一部をスマートカット法にて剥離させることで活性層を形成し、さらに加熱処理することでアモルファス層を多結晶化させてゲッタリングサイトとして機能する多結晶シリコン層を形成する。
日本国特開２００６－１７３５６８号公報 日本国特開２００９－２１８３８１号公報
　本開示の一態様は、半導体基板と酸化層と半導体層とをこの順番で含む積層基板の生産性を向上し、且つ酸化層と半導体基板の剥離性を向上する、技術を提供する。
　本開示の一態様に係る積層基板の製造方法は、下記（Ａ）～（Ｄ）を含む。（Ａ）第１半導体基板の表面に、酸化層を含む接合層を形成する。（Ｂ）前記接合層の前記酸化層と第２半導体基板を接触させ、前記接合層を介して前記第１半導体基板と前記第２半導体基板を接合する。（Ｃ）前記接合した後、前記第１半導体基板を厚み方向に分割する予定の第１分割予定面に、改質層をレーザー光線で形成する。（Ｄ）前記第１分割予定面に形成した改質層を起点に前記第１半導体基板を分割することで、前記接合層を介して前記第２半導体基板と接合された前記第１半導体基板を薄化する。
　本開示の一態様によれば、半導体基板と酸化層と半導体層とをこの順番で含む積層基板の生産性を向上し、且つ酸化層と半導体基板の剥離性を向上できる。
図１は、一実施形態に係る積層基板の製造方法を示すフローチャートである。 図２（Ａ）はＳ１０２の一例を示す断面図であり、図２（Ｂ）はＳ１０３の一例を示す断面図であり、図２（Ｃ）は図２（Ｂ）に続いてＳ１０３の一例を示す断面図である。 図３は、図１に続く処理の第１例を示すフローチャートである。 図４（Ａ）はＳ２０１の一例を示す断面図であり、図４（Ｂ）はＳ２０２の一例を示す断面図であり、図４（Ｃ）はＳ２０３の一例を示す断面図であり、図４（Ｄ）は図４（Ｃ）に続いてＳ２０３の一例を示す断面図であり、図４（Ｅ）はＳ２０４の一例を示す断面図である。 図５は、図１に続く処理の第２例を示すフローチャートである。 図６（Ａ）はＳ３０１の一例を示す断面図であり、図６（Ｂ）はＳ３０２の一例を示す断面図であり、図６（Ｃ）はＳ３０３の一例を示す断面図であり、図６（Ｄ）は図６（Ｃ）に続いてＳ３０３の一例を示す断面図であり、図６（Ｅ）はＳ３０４の一例を示す断面図である。 図７は、図１に続く処理の第３例を示すフローチャートである。 図８（Ａ）はＳ４０１の一例を示す断面図であり、図８（Ｂ）はＳ４０２の一例を示す断面図であり、図８（Ｃ）はＳ４０３の一例を示す断面図であり、図８（Ｄ）は図８（Ｃ）に続いてＳ４０３の一例を示す断面図であり、図８（Ｅ）はＳ４０４の一例を示す断面図である。 図９は、図３に続く処理の一例を示すフローチャートである。 図１０（Ａ）はＳ５０１の前に準備される積層基板の一例を示す断面図であり、図１０（Ｂ）はＳ５０１の一例を示す断面図であり、図１０（Ｃ）はＳ５０２の一例を示す断面図である。 図１１（Ａ）はＳ５０３の一例を示す断面図であり、図１１（Ｂ）はＳ５０４の一例を示す断面図であり、図１１（Ｃ）は図１１（Ｂ）に続いてＳ５０４の一例を示す断面図である。 図１２は、一実施形態に係る基板処理装置を示す平面図である。
　以下、本開示の実施形態について図面を参照して説明する。なお、各図面において同一の又は対応する構成には同一の符号を付し、説明を省略することがある。本明細書において、Ｘ軸方向、Ｙ軸方向、Ｚ軸方向は互いに垂直な方向である。Ｘ軸方向及びＹ軸方向は水平方向、Ｚ軸方向は鉛直方向である。
　図１及び図２を参照して、一実施形態に係る積層基板の製造方法について説明する。積層基板の製造方法は、例えば、図１に示すように、ステップＳ１０１～Ｓ１０７を含む。なお、積層基板の製造方法は、少なくともＳ１０１～Ｓ１０３を含めばよい。また、Ｓ１０４～Ｓ１０７の順番は図１の順番には限定されず、例えばＳ１０７の後でＳ１０６が実施されてもよい。
　ステップＳ１０１は、第１半導体基板１０の表面に接合層１１を形成することを含む。接合層１１は、酸化層１１ａを含む。酸化層１１ａは、例えば熱酸化法で形成される熱酸化層である。熱酸化法は、加熱した第１半導体基板１０の表面を酸素又は水蒸気に曝すことで、第１半導体基板１０の表面から内部に向けて酸化層１１ａを成長する。熱酸化法によれば、後述するＣＶＤ法などに比べて、緻密な酸化層１１ａが得られ、絶縁性に優れた酸化層１１ａが得られる。酸化層１１ａの厚みは、後述するレーザーリフトオフが容易に行えるように設定される。
　第１半導体基板１０は例えばシリコンウェハであり、酸化層１１ａは例えばシリコン酸化層である。なお、第１半導体基板１０は、シリコンウェハに限定されず、化合物半導体ウェハなどでもよい。また、酸化層１１ａは、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法又はＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などで形成されてもよい。
　ステップＳ１０２は、図２（Ａ）に示すように、接合層１１を介して第１半導体基板１０と第２半導体基板２０を接合することを含む。第２半導体基板２０の表面には酸化層等は形成されず、第２半導体基板２０と接合層１１の酸化層１１ａが直接に接触する。第２半導体基板２０は例えばシリコンウェハである。第１半導体基板１０と接合層１１と第２半導体基板２０とを含む積層基板Ｔが得られる。
　第１半導体基板１０と第２半導体基板２０の接合前に、第２半導体基板２０の表面と、接合層１１の酸化層１１ａの表面とは、プラズマなどで活性化されてもよく、更に水又は水蒸気の供給によって親水化されてもよい。接合時にＯＨ基同士の水素結合が生じる。また、水素結合の脱水縮合反応で共有結合が生じてもよい。液体の接着剤を使用せずに、固体同士を直接貼り合わせるので、接着剤の変形などによる位置ずれを防止できる。また、接着剤の厚みムラなどによる傾きの発生を防止できる。
　ステップＳ１０３は、第１半導体基板１０を薄化することを含む。先ず、図２（Ｂ）に示すように、第１半導体基板１０を厚み方向に分割する予定の第１分割予定面１２に、改質層１５をレーザー光線ＬＢで形成する。このとき、第１分割予定面１２の周縁に設定されるリング状の第２分割予定面１３にも、改質層１５をレーザー光線ＬＢで形成してもよい。
　レーザー光線ＬＢは、例えば、第１半導体基板１０の第２半導体基板２０とは反対側の表面から、第１半導体基板１０の内部に照射される。改質層１５は、点状に形成され、第１分割予定面１２と第２分割予定面１３に複数形成される。改質層１５の形成位置は、ガルバノスキャナ又はＸＹθステージを用いて移動される。改質層１５の形成時に、改質層１５同士をつなぐクラックも形成される。
　次に、図２（Ｃ）に示すように、第１分割予定面１２に形成した改質層１５を起点に第１半導体基板１０を分割することで、接合層１１を介して第２半導体基板２０と接合された第１半導体基板１０を薄化する。薄化した第１半導体基板１０と接合層１１と第２半導体基板２０とを含む積層基板Ｔが得られる。このとき、第２分割予定面１３に形成した改質層１５を起点に第１半導体基板１０を分割することで、第１半導体基板１０のベベルを除去してもよい。
　例えば、上チャック１３１が第１半導体基板１０を保持し、下チャック１３２が第２半導体基板２０を保持する。但し、第１半導体基板１０と第２半導体基板２０の配置は上下逆でもよく、上チャック１３１が第２半導体基板２０を保持し、下チャック１３２が第１半導体基板１０を保持してもよい。次に、上チャック１３１が下チャック１３２に対して上昇すると、改質層１５を起点にクラックが面状に広がり、第１半導体基板１０が第１分割予定面１２と第２分割予定面１３で分割される。
　なお、上チャック１３１の上昇の代わりに、又は上チャック１３１の上昇に加えて、下チャック１３２の下降が実施されてもよい。また、下チャック１３２の鉛直軸周りの回転が実施されてもよい。
　ステップＳ１０４～Ｓ１０７では、薄化した第１半導体基板１０に残る歪みを除去し、第１半導体基板１０の品質を向上する。後述するように、第１半導体基板１０の表面に形成される第１デバイス層の不良を低減できる。
　ステップＳ１０４では、薄化した第１半導体基板１０の表面を研削する。ステップＳ１０５では、薄化した第１半導体基板１０の表面をエッチングする。ステップＳ１０６では、薄化した第１半導体基板１０をアニールする。ステップＳ１０７では、薄化した第１半導体基板１０を研磨する。
　従来のようにスマートカット法で第１半導体基板を薄化する場合、第１半導体基板に水素イオンを注入する際に大量の電力を消費する。また、第１半導体基板に水素イオンを注入できる深さは最大でも１μｍ程度であり、薄化した第１半導体基板の厚みは最大でも１μｍ程度になる。従って、薄化した第１半導体基板に半導体層を上乗せすべく、エピタキシャル成長などの処理が必要になってしまう。また、第１半導体基板に水素イオンを注入する際に放射能が発生するので、放射能を遮蔽する特殊なチャンバーが必要になってしまう。
　本実施形態によれば、上記の通り、レーザー光線ＬＢで改質層１５を形成し、改質層１５を起点に第１半導体基板１０を分割することで、第１半導体基板１０を薄化する。レーザー光線ＬＢの照射は、水素イオンの注入に比べて、消費電力量を低減できる。また、改質層１５を形成する深さをレーザー光線ＬＢの集光位置などで制御でき、薄化した第１半導体基板１０の厚みが薄くなり過ぎるのを防止でき、エピタキシャル成長などの処理を省略できる。更に、レーザー光線ＬＢの照射は、水素イオンの注入とは異なり、放射能を発生させないので、放射能を遮蔽する特殊なチャンバーが不要である。従って、薄化した第１半導体基板１０と接合層１１と第２半導体基板２０とを含む積層基板Ｔの生産性を向上でき、積層基板Ｔの生産コストを低減できる。
　上記の通り、薄化した第１半導体基板１０と接合層１１と第２半導体基板２０とを含む積層基板Ｔが得られる。薄化した第１半導体基板１０の厚みは、第２半導体基板２０の厚みよりも薄い。第１半導体基板１０及び第２半導体基板２０の各々がシリコンウェハであり、接合層１１の酸化層１１ａがシリコン酸化層である場合、図１に示す製造方法で得られる積層基板Ｔは、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ　ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板である。
　詳しくは後述するが、本実施形態によれば、図３、図５及び図７に示すように、薄化した第１半導体基板１０の表面に第１デバイス層１６を形成する。第１デバイス層１６は、例えば半導体素子を含む。第１デバイス層１６を形成した後に、第２半導体基板２０を透過するレーザー光線ＬＢで改質層１５を形成する。接合層１１の酸化層１１ａはレーザー光線ＬＢの吸収率が高く、改質層１５は第２半導体基板２０と接合層１１の界面に形成される。なお、改質層１５は、接合層１１の内部に形成されてもよい。その後、改質層１５を起点に第２半導体基板２０と接合層１１を剥離する。酸化層１１ａを含む積層基板Ｔを利用すれば、第１デバイス層１６の種類に関係なく、レーザーリフトオフを実施できる。
　また、本実施形態によれば、接合層１１は、第２半導体基板２０ではなく、第１半導体基板１０に形成されたものである。従って、接合層１１は第１半導体基板１０とは強固に結合している。接合層１１と第１半導体基板１０の界面で剥離することなく、接合層１１と第２半導体基板２０とを剥離するので、剥離強度が低く、剥離が容易である。剥離した第２半導体基板２０は、新しい第１半導体基板１０に接合され、再利用される。
　次に、図３及び図４を参照して、図１に続く処理の第１例について説明する。積層基板の製造方法は、例えば、図３に示すように、ステップＳ２０１～Ｓ２０４を含む。ステップＳ２０１は、図４（Ａ）に示すように、薄化した第１半導体基板１０の表面に第１デバイス層１６を形成することを含む。第１デバイス層１６は、例えばイメージセンサを含む。イメージセンサは、例えば、ＢＳＩ（Ｂａｃｋ　Ｓｉｄｅ　Ｉｌｌｕｍｉｎａｔｉｏｎ）型である。
　ステップＳ２０２は、図４（Ｂ）に示すように、第１デバイス層１６と、第３半導体基板３０に形成された第２デバイス層３１とを向かい合わせて接合することを含む。第２デバイス層３１は、第１デバイス層１６と接合される前に第３半導体基板３０に形成される。第３半導体基板３０と第２デバイス層３１の間には、図１０（Ａ）に示すように剥離層３５が形成されていてもよい。第３半導体基板３０は例えばシリコンウェハであり、第２デバイス層３１は例えばイメージセンサのロジック回路を含む。第１デバイス層１６と第２デバイス層３１とで、デバイス層３２が構成される。
　第１デバイス層１６と第２デバイス層３１の接合前に、第１デバイス層１６の表面と第２デバイス層３１の表面とは、プラズマなどで活性化されてもよく、更に水又は水蒸気の供給によって親水化されてもよい。接合時にＯＨ基同士の水素結合が生じる。また、水素結合の脱水縮合反応で共有結合が生じてもよい。
　ステップＳ２０３は、第２半導体基板２０と接合層１１を剥離する。先ず、図４（Ｃ）に示すように、第２半導体基板２０を透過するレーザー光線ＬＢで、第２半導体基板２０と接合層１１の界面に改質層１５を形成する。接合層１１の酸化層１１ａはレーザー光線ＬＢの吸収率が高く、改質層１５は第２半導体基板２０と酸化層１１ａの界面に形成される。なお、改質層１５は、接合層１１の内部に形成されてもよい。
　次に、図４（Ｄ）に示すように、第２半導体基板２０と接合層１１の界面（又は接合層１１の内部）に形成した改質層１５を起点に第２半導体基板２０と接合層１１とを剥離する。例えば、不図示の上チャックが第２半導体基板２０を保持し、不図示の下チャックが第３半導体基板３０を保持する。但し、第２半導体基板２０と第３半導体基板３０の配置は上下逆でもよい。次に、上チャックが下チャックに対して上昇すると、改質層１５を起点にクラックが面状に広がり、第２半導体基板２０と接合層１１とが剥離される。
　なお、上チャックの上昇の代わりに、又は上チャックの上昇に加えて、下チャックの下降が実施されてもよい。また、下チャックの鉛直軸周りの回転が実施されてもよい。
　ステップＳ２０４は、図４（Ｅ）に示すように、第２半導体基板２０と接合層１１を剥離した後に、接合層１１を除去することを含む。接合層１１は、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）などによって除去される。その結果、薄化した第１半導体基板１０が積層基板Ｔの表面に露出する。
　なお、接合層１１は、後続のプロセスに影響しない場合、除去しなくてもよい。また、接合層１１は、後述するゲッタリング層として用いる場合、除去しない。ゲッタリング層は、重金属などの不純物を捕獲する層である。
　次に、図５及び図６を参照して、図１に続く処理の第２例について説明する。積層基板の製造方法は、例えば、図５に示すように、ステップＳ３０１～Ｓ３０４を含む。ステップＳ３０１は、図６（Ａ）に示すように、薄化した第１半導体基板１０の表面に第１デバイス層１６を形成することを含む。第１デバイス層１６は、例えばバックサイドＰＤＮ（Ｐｏｗｅｒ　Ｄｅｌｉｖｅｒｙ　Ｎｅｔｗｏｒｋ）を含む。
　ステップＳ３０２は、図６（Ｂ）に示すように、第１デバイス層１６と、第３半導体基板３０に形成された第２デバイス層３１とを向かい合わせて接合することを含む。第２デバイス層３１は、第１デバイス層１６と接合される前に第３半導体基板３０に形成される。第３半導体基板３０は例えばシリコンウェハであり、第２デバイス層３１は例えばバックサイドＰＤＮのロジック回路を含む。第１デバイス層１６と第２デバイス層３１とで、デバイス層３２が構成される。
　第１デバイス層１６と第２デバイス層３１の接合前に、第１デバイス層１６の表面と第２デバイス層３１の表面とは、プラズマなどで活性化されてもよく、更に水又は水蒸気の供給によって親水化されてもよい。接合時にＯＨ基同士の水素結合が生じる。また、水素結合の脱水縮合反応で共有結合が生じてもよい。
　ステップＳ３０３は、図３のステップＳ２０３と同様に、第２半導体基板２０と接合層１１を剥離する。先ず、図６（Ｃ）に示すように、第２半導体基板２０を透過するレーザー光線ＬＢで、第２半導体基板２０と接合層１１の界面に改質層１５を形成する。なお、改質層１５は、接合層１１の内部に形成してもよい。次に、図６（Ｄ）に示すように、第２半導体基板２０と接合層１１の界面に形成した改質層１５を起点に第２半導体基板２０と接合層１１とを剥離する。
　ステップＳ３０４は、図６（Ｅ）に示すように、第２半導体基板２０と接合層１１を剥離した後に、接合層１１と第１半導体基板１０にビア１７を形成する。ビア１７は、接合層１１と第１半導体基板１０を貫通して形成される貫通電極である。なお、ビア１７の形成（ステップＳ３０４）は、第１デバイス層１６の形成（ステップＳ３０１）の前に行われてもよい。
　次に、図７及び図８を参照して、図１に続く処理の第３例について説明する。積層基板の製造方法は、例えば、図７に示すように、ステップＳ４０１～Ｓ４０４を含む。ステップＳ４０１は、図８（Ａ）に示すように、薄化した第１半導体基板１０にビア１８を形成し、第１半導体基板１０の表面に第１デバイス層１６を形成することを含む。ビア１８は、第１半導体基板１０を貫通して形成される貫通電極である。第１デバイス層１６は、例えばＤＲＡＭ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を含む。ＤＲＡＭは、より詳細には、ＨＢＭ（Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）であってもよい。
　ステップＳ４０２は、図８（Ｂ）に示すように、第１デバイス層１６と、キャリア基板４０とを向かい合わせて接合することを含む。キャリア基板４０は、例えば図示しない接着剤などを用いて、一時的に第１デバイス層１６と接合される。キャリア基板４０としては、例えばガラス基板が用いられる。
　ステップＳ４０３は、図３のステップＳ２０３と同様に、第２半導体基板２０と接合層１１を剥離する。先ず、図８（Ｃ）に示すように、第２半導体基板２０を透過するレーザー光線ＬＢで、第２半導体基板２０と接合層１１の界面に改質層１５を形成する。なお、改質層１５は、接合層１１の内部に形成してもよい。次に、図８（Ｄ）に示すように、第２半導体基板２０と接合層１１の界面に形成した改質層１５を起点に第２半導体基板２０と接合層１１とを剥離する。
　ステップＳ４０４は、第２半導体基板２０と接合層１１を剥離した後に、接合層１１の表面にマスクパターンを形成し、マスクパターンを用いて接合層１１をエッチングすることを含む。エッチングは、例えばドライエッチングである。接合層１１をエッチングした後、マスクパターンは除去される。その結果、図８（Ｅ）に示すように、ビア１８が露出する。
　次に、図９～図１１を参照して、図３に続く処理の一例について説明する。積層基板の製造方法は、例えば、図９に示すように、ステップＳ５０１～Ｓ５０４を含む。図３に示す処理によって、図１０（Ａ）に示す積層基板Ｔが得られる。積層基板Ｔは、第１半導体基板１０と、デバイス層３２と、剥離層３５と、第３半導体基板３０と、をこの順で有する。剥離層３５は、接合層１１と同様に、酸化層を含んでもよい。また、剥離層３５は、窒化層を含んでもよい。窒化層に改質層１５を形成することも可能である。更に、剥離層３５は、複数層構造を有してもよい。また、積層基板Ｔは、第１半導体基板１０のデバイス層３２とは反対側の表面に、ゲッタリング層として機能させる接合層１１をさらに有してもよい。
　デバイス層３２は、上記の通り、第１デバイス層１６と、第２デバイス層３１と、を含んでもよい。第１デバイス層１６は、例えば、半導体メモリを含む。第２デバイス層３１は、例えば、半導体メモリの周辺回路（「ペリフェラル」とも呼ぶ。）又は半導体メモリの入出回路（「ＩＯ」とも呼ぶ。）などを含む。
　ステップＳ５０１は、図１０（Ｂ）に示すように、接合層１１（接合層１１が無い場合には第１半導体基板１０）の表面にダイアタッチフィルム（ＤＡＦ：Ｄｉｅ　Ａｔｔａｃｈ　Ｆｉｌｉｍ）３３を形成することを含む。ダイアタッチフィルム３３は、ダイボンディング用の接着シートである。ダイアタッチフィルム３３は、半導体チップの積層などに用いられる。ダイアタッチフィルム３３は、導電性、絶縁性のいずれでもよい。ダイアタッチフィルム３３は、液状の材料を塗布し、乾燥することで得られる。
　ステップＳ５０２は、図１０（Ｃ）に示すように、接合層１１と第１半導体基板１０とデバイス層３２と剥離層３５とをダイシングすることを含む。接合層１１と第１半導体基板１０とデバイス層３２と剥離層３５とを貫通する溝１９が形成される。接合層１１の上にダイアタッチフィルム３３が予め形成されている場合、ダイアタッチフィルム３３もダイシングされ、溝１９はダイアタッチフィルム３３をも貫通して形成される。ダイシング方法は、例えばレーザーダイシング、又はブレードダイシングなどである。
　レーザーダイシングすることは、レーザー光線ＬＢ２を用いてアブレーション加工することを含む。ダイアタッチフィルム３３と接合層１１と第１半導体基板１０とデバイス層３２と剥離層３５とは、レーザー光線ＬＢ２を吸収することで発熱し、昇華又は蒸発する。その結果、溝１９が形成される。
　制御部は、第1半導体基板１０をダイシングする際と、デバイス層３２及び剥離層３５をダイシングする際とで、レーザー光線ＬＢ２のエネルギーを変更してもよい。例えば、第１半導体基板１０を加工する時は、シリコンを加工できるエネルギーが設定される。一方、デバイス層３２及び剥離層３５を加工する時は、導電膜及び酸化膜を加工でき、且つシリコンを加工できないエネルギーが設定される。デバイス層３２及び剥離層３５を加工する際に、第３半導体基板３０の損傷を防止できる。
　ステップＳ５０３は、図１１（Ａ）に示すように、積層基板Ｔを、第３半導体基板３０とは反対側に配置したテープ５１と貼合し、テープ５１を介してフレーム５２に装着することを含む。フレーム５２は環状に形成され、テープ５１はフレーム５２の開口部を覆うようにフレーム５２に貼付される。
　接合層１１（接合層１１が無い場合には第１半導体基板１０）とテープ５１との間にはダイアタッチフィルム３３が配置される。なお、ダイアタッチフィルム３３は、本実施形態では接合層１１などに予め形成されるが、テープ５１の表面に予め貼付されていてもよい。後者の場合、ステップＳ５０３とステップＳ５０１とは同時に実施される。この場合、ダイアタッチフィルム３３のダイシングは、後述するステップＳ５０４の後に実施されてもよい。
　ステップＳ５０４は、図３のステップＳ２０３と同様に、第３半導体基板３０と剥離層３５を剥離する。先ず、図１１（Ｂ）に示すように、第３半導体基板３０を透過するレーザー光線ＬＢで、第３半導体基板３０と剥離層３５の界面に改質層１５を形成する。改質層１５は、剥離層３５の内部に形成してもよい。次に、図１１（Ｃ）に示すように、第３半導体基板３０と剥離層３５の界面に形成した改質層１５を起点に第３半導体基板３０と剥離層３５とを剥離する。剥離後も、テープ５１によって半導体チップの散乱を防止できる。半導体チップは、１つずつピックアップされる。
　第３半導体基板３０と剥離層３５を剥離した後に、接合層１１が第１半導体基板１０の表面に残る。残った接合層１１は、重金属などの不純物を捕獲するゲッタリング層として用いられる。従って、ゲッタリング層を形成する処理が不要である。
　従来、厚みの厚い第１半導体基板１０の表面にデバイス層３２を形成し、デバイス層３２をブレードでダイシングし、次いで、デバイス層３２に保護テープを貼付し、その後、第１半導体基板１０を研削し、薄化していた。ブレードは、デバイス層３２をフルカットすると共に、第１半導体基板１０をハーフカットする。その後、第１半導体基板１０をデバイス層３２とは反対側から研削することで、第１半導体基板１０が分割され、複数の半導体チップが得られる。その後、第１半導体基板１０の研削した面にゲッタリング層を形成すること、第１半導体基板１０を挟んで保護テープとは反対側にテープ５１を配置し、テープ５１を介して第１半導体基板１０をフレーム５２に装着すること、保護テープを除去すること、などが行われていた。
　本実施形態によれば、デバイス層３２を形成する前に、第１半導体基板１０を薄化済みである（図４参照）。（１）従来のように、デバイス層３２を形成した後に第１半導体基板１０を研削しないので、デバイス層３２及び第１半導体基板１０の損傷を抑制できる。また、本実施形態によれば、デバイス層３２及び第１半導体基板１０をダイシングし、複数の半導体チップを得る。次いで、第１半導体基板１０を、第３半導体基板３０とは反対側に配置したテープ５１を介してフレーム５２に装着する。更にその後、レーザーリフトオフで第３半導体基板３０を除去する。第３半導体基板３０は、従来の保護テープに比べて硬い。（２）第３半導体基板３０を除去するまで、第３半導体基板３０で半導体チップを補強でき、半導体チップの損傷を抑制できる。（３）従来とは異なり、保護テープの貼付及び除去が不要である。（４）第３半導体基板３０を除去した後に残った接合層１１をゲッタリング層として利用でき、ゲッタリング層を形成する処理が不要である。以上説明したように、本実施形態によれば、半導体チップの生産性を向上できる。
　なお、本実施形態では図１０（Ａ）に示すように接合層１１が第１半導体基板１０に形成された積層基板Ｔを準備したが、接合層１１は第２半導体基板２０に形成されてもよい。この場合であっても、上記（１）～（４）の効果が得られ、半導体チップの生産性を向上できる。なお、図１０（Ａ）に示すように接合層１１が第１半導体基板１０に形成された積層基板Ｔを準備する場合、（５）第２半導体基板２０と接合層１１を容易に剥離できる。
　次に、図１２等を参照して、図１のステップＳ１０３を実施する基板処理装置１００について説明する。基板処理装置１００は、搬入出部１０１と、搬送部１１０と、レーザー加工部１２０と、分割部１３０と、制御部１４０とを有する。
　搬入出部１０１は、カセットＣが載置される載置部１０２を有する。カセットＣは、例えば図２（Ａ）に示す積層基板Ｔを複数枚収容する。積層基板Ｔは、第１半導体基板１０と、第２半導体基板２０と、第１半導体基板１０と第２半導体基板２０を接合する接合層１１と、を含む。なお、載置部１０２の数、及びカセットＣの数は、図１２に示すものには限定されない。
　搬送部１１０は、搬入出部１０１、レーザー加工部１２０及び分割部１３０の隣に配置され、これらに対して積層基板Ｔを搬送する。搬送部１１０は、積層基板Ｔを保持する搬送アーム１１１を有する。搬送アーム１１１は、水平方向（Ｘ軸方向及びＹ軸方向の両方向）及び鉛直方向への移動、並びに鉛直軸を中心とする回転が可能である。
　レーザー加工部１２０は、図２（Ｂ）に示すように、積層基板Ｔを厚み方向に分割する予定の分割予定面に、改質層１５をレーザー光線ＬＢで形成する。レーザー加工部１２０は、例えば、積層基板Ｔを保持するステージ１２１と、ステージ１２１で保持された積層基板Ｔにレーザー光線ＬＢを照射する光学系１２２とを含む。ステージ１２１は、例えばＸＹθステージ又はＸＹＺθステージである。光学系１２２は、例えば集光レンズを含む。集光レンズは、レーザー光線ＬＢを積層基板Ｔに向けて集光する。光学系１２２は、更にガルバノスキャナを含んでもよい。
　分割部１３０は、図２（Ｃ）に示すように、分割予定面に形成した改質層１５を起点に積層基板Ｔを分割する。分割部１３０は、例えば、上チャック１３１と下チャック１３２とを含む。上チャック１３１が第１半導体基板１０を保持し、下チャック１３２が第２半導体基板２０を保持する。但し、第１半導体基板１０と第２半導体基板２０の配置は上下逆でもよい。次に、上チャック１３１が下チャック１３２に対して上昇すると、改質層１５を起点にクラックが面状に広がり、積層基板Ｔが第１分割予定面１２などで分割される。なお、上チャック１３１の上昇の代わりに、又は上チャック１３１の上昇に加えて、下チャック１３２の下降が実施されてもよい。また、下チャック１３２の鉛直軸周りの回転が実施されてもよい。
　制御部１４０は、例えばコンピュータであり、図１２に示すように、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１４１と、メモリなどの記憶媒体１４２とを備える。記憶媒体１４２には、基板処理装置１００において実行される各種の処理を制御するプログラムが格納される。制御部１４０は、記憶媒体１４２に記憶されたプログラムをＣＰＵ１４１に実行させることにより、基板処理装置１００の動作を制御する。
　制御部１４０は、分割予定面を第１半導体基板１０の内部に設定する。制御部１４０は、第１分割予定面１２に改質層１５を形成し、形成した改質層１５を起点に第１半導体基板１０を分割することで、接合層１１を介して第２半導体基板２０と接合された第１半導体基板１０を薄化する。
　なお、図１２に示す基板処理装置１００は、図１のステップＳ１０３以外にも使用可能であり、例えば、図３のステップＳ２０３、図５のステップＳ３０３、図７のステップＳ４０３、及び図９のステップＳ５０４などにも使用可能である。
　制御部１４０は、図３のステップＳ２０３又は図５のステップＳ３０３を実施する場合、分割予定面を第２半導体基板２０と接合層１１の界面に設定し、その界面に形成した改質層１５を起点に第２半導体基板２０と接合層１１を剥離する。この場合、分割部１３０は、上チャック１３１が第２半導体基板２０を保持し、下チャック１３２が第３半導体基板３０を保持する。改質層１５は、接合層１１の内部に形成してもよい。
　制御部１４０は、図７のステップＳ４０３を実施する場合、分割予定面を第２半導体基板２０と接合層１１の界面に設定し、その界面に形成した改質層１５を起点に第２半導体基板２０と接合層１１を剥離する。この場合、分割部１３０は、上チャック１３１が第２半導体基板２０を保持し、下チャック１３２がキャリア基板４０を保持する。
　制御部１４０は、図９のステップＳ５０４を実施する場合、分割予定面を第３半導体基板３０と剥離層３５の界面に設定し、その界面に形成した改質層１５を起点に第３半導体基板３０と剥離層３５を剥離する。この場合、分割部１３０は、上チャック１３１が第３半導体基板３０を保持し、下チャック１３２がテープ５１を保持する。改質層１５は、剥離層３５の内部に形成してもよい。また、搬送部１１０の搬送アーム１１１は、図１１に示すフレーム５２を保持することで、積層基板Ｔを保持する。
　以上、本開示に係る積層基板の製造方法、及び基板処理装置の実施形態等について説明したが、本開示は上記実施形態等に限定されない。特許請求の範囲に記載された範疇内において、各種の変更、修正、置換、付加、削除、及び組み合わせが可能である。それらについても当然に本開示の技術的範囲に属する。
　本出願は、２０２１年３月９日に日本国特許庁に出願した特願２０２１－０３７１８９号に基づく優先権を主張するものであり、特願２０２１－０３７１８９号の全内容を本出願に援用する。
１０　第１半導体基板
１１　接合層
１１ａ　酸化層
１２　第１分割予定面
１５　改質層
２０　第２半導体基板

Claims (15)

  1. 　第１半導体基板の表面に、酸化層を含む接合層を形成することと、
    　前記接合層の前記酸化層と第２半導体基板を接触させ、前記接合層を介して前記第１半導体基板と前記第２半導体基板を接合することと、
    　前記接合した後、前記第１半導体基板を厚み方向に分割する予定の第１分割予定面に、改質層をレーザー光線で形成することと、
    　前記第１分割予定面に形成した改質層を起点に前記第１半導体基板を分割することで、前記接合層を介して前記第２半導体基板と接合された前記第１半導体基板を薄化することと、
    　を含む、積層基板の製造方法。
  2. 　前記第１分割予定面の周縁に設定されるリング状の第２分割予定面に、改質層をレーザー光線で形成することと、
    　前記第１分割予定面と前記第２分割予定面に形成した改質層を起点に前記第１半導体基板を分割することで、前記接合層を介して前記第２半導体基板と接合された前記第１半導体基板を薄化すると共に、前記第１半導体基板のベベルを除去することと、
    　を含む、請求項１に記載の積層基板の製造方法。
  3. 　前記接合層の前記酸化層は、前記第１半導体基板の表面を熱酸化することで形成される熱酸化層である、請求項１又は２に記載の積層基板の製造方法。
  4. 　前記第１半導体基板及び前記第２半導体基板の各々がシリコンウェハであり、前記接合層の前記酸化層がシリコン酸化層である、請求項１～３のいずれか１項に記載の積層基板の製造方法。
  5. 　前記薄化した前記第１半導体基板の表面に第１デバイス層を形成することと、
    　前記第１デバイス層を形成した後に、前記第２半導体基板を透過するレーザー光線で、前記第２半導体基板と前記接合層の界面又は前記接合層の内部に改質層を形成することと、
    　前記第２半導体基板と前記接合層の界面又は前記接合層の内部に形成した改質層を起点に前記第２半導体基板と前記接合層を剥離することと、
    　を含む、請求項１～４のいずれか１項に記載の積層基板の製造方法。
  6. 　前記第１デバイス層を形成した後、前記第２半導体基板と前記接合層の界面又は前記接合層の内部に改質層を形成する前に、前記第１デバイス層と、第３半導体基板に形成された第２デバイス層とを向かい合わせて接合すること、を含む、請求項５に記載の積層基板の製造方法。
  7. 　前記第２半導体基板と前記接合層を剥離した後に、前記接合層を除去することを含む、請求項６に記載の積層基板の製造方法。
  8. 　前記第２半導体基板と前記接合層を剥離した後に、又は前記第１デバイス層を形成する前に、前記接合層と前記第１半導体基板にビアを形成することを含む、請求項６に記載の積層基板の製造方法。
  9. 　前記第１デバイス層を形成した後、前記第２半導体基板と前記接合層の界面又は前記接合層の内部に改質層を形成する前に、前記第１デバイス層と、キャリア基板とを向かい合わせて接合すること、を含む、請求項５に記載の積層基板の製造方法。
  10. 　前記第２半導体基板と前記接合層を剥離した後に、前記接合層の表面にマスクパターンを形成し、マスクパターンを用いて前記接合層をエッチングすることを含む、請求項９に記載の積層基板の製造方法。
  11. 　前記第３半導体基板と前記第２デバイス層との間には、剥離層が形成されており、
    　前記第２半導体基板と前記接合層を剥離した後に、前記第１半導体基板と前記第１デバイス層と前記第２デバイス層と前記剥離層とをダイシングすることと、
    　前記ダイシングした後に、前記第１半導体基板を、前記第３半導体基板とは反対側に配置したテープを介してフレームに装着することと、
    　前記第１半導体基板を前記フレームに装着した後、前記第３半導体基板を透過するレーザー光線を前記剥離層に照射し、前記第３半導体基板と前記剥離層の界面又は前記剥離層の内部に改質層を形成することと、
    　前記第３半導体基板と前記剥離層の界面又は前記剥離層の内部に形成した改質層を起点に前記第３半導体基板と前記剥離層を剥離することと、
    　を含む、請求項６又は７に記載の積層基板の製造方法。
  12. 　第１半導体基板と、前記第１半導体基板の表面に形成された接合層と、前記接合層を介して前記第１半導体基板と接合された第２半導体基板とを含む積層基板であって、前記接合層が前記第２半導体基板に接する酸化層を含む積層基板を搬送する搬送部と、
    　前記積層基板を厚み方向に分割する予定の第１分割予定面に、改質層をレーザー光線で形成するレーザー加工部と、
    　前記第１分割予定面に形成した改質層を起点に前記積層基板を分割する分割部と、
    　前記搬送部と前記レーザー加工部と前記分割部を制御する制御部と、
    　を備え、
    　前記制御部は、前記第１分割予定面を前記第１半導体基板の内部に設定し、前記第１分割予定面に改質層を形成し、形成した改質層を起点に前記第１半導体基板を分割することで、前記接合層を介して前記第２半導体基板と接合された前記第１半導体基板を薄化する、基板処理装置。
  13. 　前記制御部は、前記第１分割予定面の周縁に設定されるリング状の第２分割予定面に、改質層をレーザー光線で形成することと、前記第１分割予定面と前記第２分割予定面に形成した改質層を起点に前記第１半導体基板を分割することで、前記接合層を介して前記第２半導体基板と接合された前記第１半導体基板を薄化すると共に、前記第１半導体基板のベベルを除去することと、を実施する、請求項１２に記載の基板処理装置。
  14. 　前記接合層の前記酸化層は、前記第１半導体基板の表面を熱酸化することで形成された熱酸化層である、請求項１２又は１３に記載の基板処理装置。
  15. 　前記第１半導体基板及び前記第２半導体基板の各々がシリコンウェハであり、前記接合層の前記酸化層がシリコン酸化層である、請求項１２～１４のいずれか１項に記載の基板処理装置。
PCT/JP2022/007959 2021-03-09 2022-02-25 積層基板の製造方法、及び基板処理装置 WO2022190908A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2023505288A JPWO2022190908A1 (ja) 2021-03-09 2022-02-25
KR1020237033854A KR20230154934A (ko) 2021-03-09 2022-02-25 적층 기판의 제조 방법 및 기판 처리 장치
CN202280018447.4A CN116941013A (zh) 2021-03-09 2022-02-25 层叠基板的制造方法和基板处理装置

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-037189 2021-03-09
JP2021037189 2021-03-09

Publications (1)

Publication Number Publication Date
WO2022190908A1 true WO2022190908A1 (ja) 2022-09-15

Family

ID=83226816

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/007959 WO2022190908A1 (ja) 2021-03-09 2022-02-25 積層基板の製造方法、及び基板処理装置

Country Status (4)

Country Link
JP (1) JPWO2022190908A1 (ja)
KR (1) KR20230154934A (ja)
CN (1) CN116941013A (ja)
WO (1) WO2022190908A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038932A (ja) * 2010-08-06 2012-02-23 Sumco Corp 半導体ウェーハの薄厚化方法および貼り合せウェーハの製造方法
JP2013089720A (ja) * 2011-10-17 2013-05-13 Shin Etsu Handotai Co Ltd 剥離ウェーハの再生加工方法
US20180118562A1 (en) * 2015-04-09 2018-05-03 Siltectra Gmbh Method for the low-loss production of multi-component wafers
WO2020213479A1 (ja) * 2019-04-19 2020-10-22 東京エレクトロン株式会社 処理装置及び処理方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006173568A (ja) 2004-12-14 2006-06-29 Korea Electronics Telecommun Ｓｏｉ基板の製造方法
JP2009218381A (ja) 2008-03-11 2009-09-24 Denso Corp ＳＯＩ（Ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）基板の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038932A (ja) * 2010-08-06 2012-02-23 Sumco Corp 半導体ウェーハの薄厚化方法および貼り合せウェーハの製造方法
JP2013089720A (ja) * 2011-10-17 2013-05-13 Shin Etsu Handotai Co Ltd 剥離ウェーハの再生加工方法
US20180118562A1 (en) * 2015-04-09 2018-05-03 Siltectra Gmbh Method for the low-loss production of multi-component wafers
WO2020213479A1 (ja) * 2019-04-19 2020-10-22 東京エレクトロン株式会社 処理装置及び処理方法

Also Published As

Publication number Publication date
CN116941013A (zh) 2023-10-24
KR20230154934A (ko) 2023-11-09
JPWO2022190908A1 (ja) 2022-09-15

Similar Documents

Publication Publication Date Title
KR100565392B1 (ko) 반도체 장치의 제조 방법 및 반도체 장치의 제조 장치
JP2024515032A (ja) 担体の直接接合及び剥離
US7696065B2 (en) Method of manufacturing a semiconductor device by forming separation regions which do not extend to the peripherals of a substrate, and structures thereof
US8372728B2 (en) Process for fabricating a multilayer structure with trimming using thermo-mechanical effects
KR100279194B1 (ko) 반도체 기판의 처리 방법
JP5128897B2 (ja) ウエーハの分割方法
JP2023073458A (ja) 半導体装置の製造方法
JP5245380B2 (ja) Ｓｏｉウェーハの製造方法
JP2010538459A (ja) 熱処理を用いる剥離プロセスにおける半導体ウエハの再使用
JP2011103409A (ja) ウェーハ貼り合わせ方法
WO2019009123A1 (ja) 基板処理方法及び基板処理システム
JP2017112158A (ja) 半導体装置の製造方法
JP2009105298A (ja) 半導体デバイスの製造方法
JP7330284B2 (ja) チップ付き基板の製造方法、及び基板処理装置
WO2022190908A1 (ja) 積層基板の製造方法、及び基板処理装置
WO2022190914A1 (ja) 半導体チップの製造方法、及び基板処理装置
JP2003234455A (ja) 電子デバイスの製造方法、電子デバイスおよび電子デバイス装置
JP2007242699A (ja) 半導体素子の製造方法及び半導体基板
TW202347911A (zh) 疊層基板之製造方法及基板處理裝置
WO2023032833A1 (ja) 基板処理方法及び基板処理装置
JP4581349B2 (ja) 貼合せｓｏｉウェーハの製造方法
KR20080025310A (ko) 접합 웨이퍼의 제조 방법
CN110534423B (zh) 半导体器件及其制作方法
US20230142902A1 (en) Trim free wafer bonding methods and devices
US20230223264A1 (en) Method for manufacturing semiconductor structure and semiconductor structure

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22766867

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2023505288

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 202280018447.4

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 18549616

Country of ref document: US

ENP Entry into the national phase

Ref document number: 20237033854

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 1020237033854

Country of ref document: KR

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22766867

Country of ref document: EP

Kind code of ref document: A1