JP7330284B2 - チップ付き基板の製造方法、及び基板処理装置 - Google Patents

チップ付き基板の製造方法、及び基板処理装置 Download PDF

Info

Publication number
JP7330284B2
JP7330284B2 JP2021554128A JP2021554128A JP7330284B2 JP 7330284 B2 JP7330284 B2 JP 7330284B2 JP 2021554128 A JP2021554128 A JP 2021554128A JP 2021554128 A JP2021554128 A JP 2021554128A JP 7330284 B2 JP7330284 B2 JP 7330284B2
Authority
JP
Japan
Prior art keywords
substrate
chips
bonding
bonded
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021554128A
Other languages
English (en)
Other versions
JPWO2021084902A1 (ja
JPWO2021084902A5 (ja
Inventor
隼斗 田之上
康隆 溝本
陽平 山下
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of JPWO2021084902A1 publication Critical patent/JPWO2021084902A1/ja
Publication of JPWO2021084902A5 publication Critical patent/JPWO2021084902A5/ja
Application granted granted Critical
Publication of JP7330284B2 publication Critical patent/JP7330284B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67115—Apparatus for thermal treatment mainly by radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67121—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67703—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/677—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations
    • H01L21/67703—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations
    • H01L21/67721—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for conveying, e.g. between different workstations between different workstations the substrates to be conveyed not being semiconductor wafers or large planar substrates, e.g. chips, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/799—Apparatus for disconnecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/98—Methods for disconnecting semiconductor or solid-state bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68309—Auxiliary support including alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/7999—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto for disconnecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Laser Beam Processing (AREA)
  • Dicing (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Description

本開示は、チップ付き基板の製造方法、及び基板処理装置に関する。
特許文献１の図２０には、チップオンウェハの製造工程が図示されている。この製造工程では、複数の第２メモリチップが形成されたベースウェハに対し、個片化された第１メモリチップを１つずつ接合する。
日本国特開２０１５－４６５６９号公報
本開示の一態様は、チップと基板との接合不良を抑制できる、技術を提供する。
本開示の一態様に係るチップ付き基板の製造方法は、
複数のチップと、複数の前記チップが一時的に接合された第１基板と、複数の前記チップを介して前記第１基板に接合された第２基板とを含む積層基板を準備することと、
前記第１基板及び前記第２基板に接合された複数の前記チップを、第３基板のデバイス層を含む片面に接合すべく、前記第１基板から分離することと、
を有する。
複数の前記チップと前記第１基板との分離は、前記第１基板を厚み方向に分割する予定の分割面にレーザー光線で複数の改質層を形成することと、複数の前記改質層を起点に前記第１基板を分割することと、を含む。
本開示の一態様によれば、チップと基板との接合不良を抑制できる。
図１は、一実施形態に係るチップ付き基板の製造方法を示すフローチャートである。 図２は、図１のＳ１の詳細を示すフローチャートである。 図３は、図１のＳ６の詳細を示すフローチャートである。 図４Ａは、図１のＳ１の途中の状態を示す断面図である。 図４Ｂは、図１のＳ１の完了時の状態を示す断面図である。 図４Ｃは、図１のＳ２の完了時の状態を示す断面図である。 図４Ｄは、図１のＳ３の完了時の状態を示す断面図である。 図４Ｅは、図１のＳ４の途中の状態を示す断面図である。 図４Ｆは、図１のＳ４の完了時の状態を示す断面図である。 図４Ｇは、図１のＳ５の完了時の状態を示す断面図である。 図４Ｈは、図１のＳ６に含まれる、図３のＳ６１の完了時の状態を示す断面図である。 図４Ｉは、図１のＳ６に含まれる、図３のＳ６２の完了時の状態を示す断面図である。 図４Ｊは、図１のＳ６に含まれる、図３のＳ６３の完了時の状態を示す断面図である。 図４Ｋは、図１のＳ７の完了時の状態を示す断面図である。 図５は、一実施形態に係る基板処理装置を示す平面図である。
以下、本開示の実施形態について図面を参照して説明する。なお、各図面において同一の又は対応する構成には同一の符号を付し、説明を省略することがある。
チップ付き基板の製造方法は、例えば図１に示すＳ１～Ｓ７を有する。図１のＳ１は、例えば図２に示すＳ１１～Ｓ１４を有する。また、図１に示すＳ６は、例えば図３に示すＳ６１～Ｓ６３を有する。
先ず、図１のＳ１では、図４Ａ及び図４Ｂに示すように、第１基板１とチップ２Ａ、２Ｂとを接合する。図１のＳ１に含まれる、図２のＳ１１では、第１基板１とチップ２Ａ、２Ｂを準備する。
第１基板１は、例えば、シリコンウェハ１１と、吸収層１２と、接合層１３とを有する。なお、吸収層１２は後述するように接合層１３を兼ねてもよく、第１基板１はシリコンウェハ１１と吸収層１２とを有すればよい。
吸収層１２は、シリコンウェハ１１とチップ２Ａ、２Ｂとの間に配置される。詳しくは後述するが図４Ｈに示すレーザー光線ＬＢ２は、シリコンウェハ１１を通り、吸収層１２で吸収される。レーザー光線ＬＢ２が、吸収層１２で吸収され、チップ２Ａ、２Ｂに当らないので、チップ２Ａ、２Ｂの破損を抑制できる。吸収層１２は、例えばシリコン酸化層であり、熱酸化法、又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｏｎ）法などで形成される。
なお、吸収層１２は、チップ２Ａ、２Ｂの破損を抑制できる程度に、レーザー光線ＬＢ２を吸収できればよく、シリコン窒化層、又はシリコン炭窒化層などであってもよい。シリコン窒化層は、熱窒化法、又はＣＶＤ法などで形成される。シリコン炭窒化層はＣＶＤ法などで形成される。
接合層１３は、図４Ａに示すように吸収層１２とチップ２Ａ、２Ｂとの間に配置され、チップ２Ａ、２Ｂに接触する。接合層１３は、例えば、シリコン酸化層などの絶縁層である。接合層１３は、吸収層１２とは異なる材質でもよいし、同じ材質でもよい。後者の場合、吸収層１２が接合層１３を兼ねてもよい。
接合層１３は、チップ２Ａ、２Ｂとの接合面１４に、アライメント用マーク１５を含む。アライメント用マーク１５は、カメラなどで撮像され、チップ２Ａ、２Ｂの位置制御に用いられる。なお、アライメント用マーク１５の位置は、接合層１３の接合面１４には限定されず、例えば吸収層１２、又は吸収層１２と接合層１３の間でもよい。
一方、チップ２Ａは、シリコンウェハ２１Ａと、デバイス層２２Ａとを有する。デバイス層２２Ａは、シリコンウェハ２１Ａの表面に形成される。デバイス層２２Ａは、半導体素子、回路、又は端子などを含む。デバイス層２２Ａの形成後、シリコンウェハ２１Ａが複数のチップ２Ａに個片化される。
チップ２Ｂは、チップ２Ａと同様に、シリコンウェハ２１Ｂと、デバイス層２２Ｂとを有する。デバイス層２２Ｂはデバイス層２２Ａとは異なる機能を有し、チップ２Ａとチップ２Ｂとは異なる厚みを有する。デバイス層２２Ｂの形成後、シリコンウェハ２１Ｂが複数のチップ２Ｂに個片化される。
図１のＳ１に含まれる、図２のＳ１２では、第１基板１の接合面１４をプラズマなどで表面改質する。具体的には、接合面１４のＳｉＯ２の結合を切断し、Ｓｉの未結合手を形成し、接合面１４の親水化を可能にする。
例えば減圧雰囲気下において処理ガスである酸素ガスが励起されてプラズマ化され、イオン化される。酸素イオンが接合面１４に照射され、接合面１４が改質される。処理ガスは、酸素ガスには限定されず、例えば窒素ガスなどでもよい。
上記Ｓ１２では、第１基板１の接合面１４のみならず、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂも、表面改質してもよい。第１基板１の接合面１４と、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂとの少なくとも一方が表面改質される。
図１のＳ１に含まれる、図２のＳ１３では、第１基板１の接合面１４を親水化する。例えば、スピンチャックで第１基板１を保持し、スピンチャックと共に回転する第１基板１の接合面１４にＤＩＷ（脱イオン水）などの純水を供給する。接合面１４のＳｉの未結合手にＯＨ基が付き、接合面１４が親水化される。
上記Ｓ１３では、第１基板１の接合面１４のみならず、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂも、親水化してもよい。第１基板１の接合面１４と、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂとの少なくとも一方が親水化される。
図１のＳ１に含まれる、図２のＳ１４では、チップ２Ａ、２Ｂを、１つずつ、第１基板１の接合面１４に一時的に接合する。チップ２Ａ、２Ｂは、デバイス層２２Ａ、２２Ｂを第１基板１に向けた状態で、第１基板１に接合される。
チップ２Ａ、２Ｂと第１基板１とは、ファンデルワールス力（分子間力）及びＯＨ基同士の水素結合などで接合される。その後、接合強度を高めるべく、加熱処理が実施されてもよい。加熱処理によって、脱水反応が生じる。液体の接着剤を使用せずに、固体同士を直接貼り合わせるので、接着剤の変形などによる位置ずれと、接着剤の厚みムラなどによる傾きの発生とを防止できる。
ところで、上記特許文献１では、本開示の技術とは異なり、第１基板１にチップ２Ａ、２Ｂを一時的に接合するステップを踏むことなく、後述の第３基板６にチップ２Ａ、２Ｂを永久的に接合する。それゆえ、接合時に、気泡や異物の噛み込みを抑制することと、位置制御を精度良く実施することの両方が同時に求められる。
上記特許文献１のようにチップ２Ａ、２Ｂを１つずつ第３基板６に接合する場合、接合時の気泡の噛み込みを抑制するには、チップ２Ａ、２Ｂを１つずつ変形させればよい。チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂは、下に凸の曲面に変形され、中心から周縁に向けて徐々に第３基板６と接合され、最終的に平坦面に戻る。
チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂを下に凸の曲面に変形させることは、チップ２Ａ、２Ｂのそれぞれの周縁を固定し、チップ２Ａ、２Ｂのそれぞれの中心を押下げることを含む。但し、チップ２Ａ、２Ｂの個々のサイズは小さいので、固定個所と押下個所との間隔が狭い。それゆえ、チップ２Ａ、２Ｂを１つずつ変形させるのは困難である。
本実施形態によれば、チップ２Ａ、２Ｂは、第１基板１に一時的に接合され、後で第１基板１から分離される。それゆえ、チップ２Ａ、２Ｂと第１基板１との接合時に気泡が噛み込んでも問題にはならない。従って、上記Ｓ１４では、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂを平坦面のまま、第１基板１の接合面１４に接合できる。チップ２Ａ、２Ｂを変形させないので、チップ２Ａ、２Ｂの位置制御の精度を向上でき、チップ２Ａ、２Ｂを目的の位置に正確に置くことができる。
また、本実施形態によれば、チップ２Ａ、２Ｂは、第１基板１に一時的に接合され、後で第１基板１から分離される。それゆえ、チップ２Ａ、２Ｂと第１基板１との接合時にパーティクルが噛み込んでも問題にはならない。従って、第１基板１の接合面１４、及びチップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂは、接合に支障をきたさない程度に、汚れていてもよい。要求される清浄度が低くて済む。
次に、図１のＳ２では、図４Ｃに示すように、複数のチップ２Ａ、２Ｂを薄化し、厚みを均一化する。図４Ｃにおいて、二点鎖線はＳ２の直前の状態を、実線はＳ２の完了時の状態を示す。チップ２Ａ、２Ｂのうち、シリコンウェハ２１Ａ、２１Ｂが薄化され、デバイス層２２Ａ、２２Ｂは薄化されない。薄化は、研削加工、又はレーザー加工を含む。
次に、図１のＳ３では、図４Ｄに示すように、チップ２Ａ、２Ｂの表面に、接合層３を形成する。接合層３は、第１基板１の接合層１３と同様に、シリコン酸化層などの絶縁層であり、ＣＶＤ法などで形成される。チップ２Ａ、２Ｂ同士は間隔をおいて配置され、接合層３の下地面は凹凸を有するので、接合層３の表面も凹凸を有する。
次に、図１のＳ４では、図４Ｅ及び図４Ｆに示すように、接合層３の表面を平坦化する。接合層３は、シリコン酸化層などであり、高い硬度を有するので、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの研磨は、平坦化に時間を要する。
そこで、先ず、図４Ｅに示すように、接合層３の凸部３１にレーザー光線ＬＢ１を照射する。凸部３１は、レーザー光線ＬＢ１を吸収し、固相から気相に状態変化し飛散するか、又は固相のまま飛散する。なお、レーザー光線ＬＢ１は、接合層３の凹部３２にも照射されてもよい。凹部３２の照射強度が凸部３１の照射強度よりも低ければ、接合層３の表面を平坦化できる。
レーザー光線ＬＢ１の照射点は、ガルバノスキャナ又はＸＹθステージによって移動される。ガルバノスキャナは、レーザー光線ＬＢ１を移動させる。ＸＹθステージは、第１基板１を、水平方向（Ｘ軸方向及びＹ軸方向）に移動させ、鉛直軸周りに回転させる。ＸＹθステージの代わりに、ＸＹＺθステージが用いられてもよい。
続いて、図４Ｆに示すように、接合層３の表面を、ＣＭＰなどで更に平坦化する。ＣＭＰの前に凸部３１を選択的に除去済みであるので、ＣＭＰの後に接合層３の表面に残るうねりを低減できる。
次に、図１のＳ５では、図４Ｇに示すように、チップ２Ａ、２Ｂと第２基板５を接合する。第２基板５は、接合層３の平坦化された表面に接触し、接合層３を介してチップ２Ａ、２Ｂと接合される。
第２基板５は、例えば、シリコンウェハ５１と、接合層５３とを有する。接合層５３は、第１基板１の接合層１３と同様に、シリコン酸化層などの絶縁層であり、ＣＶＤ法などで形成される。
第２基板５の接合面５４と、接合層３の接合面３４との少なくとも一方には、接合前に、表面改質及び親水化が施されてもよい。第２基板５と接合層３とは、ファンデルワールス力（分子間力）及びＯＨ基同士の水素結合などで接合される。液体の接着剤を使用せずに、固体同士を直接貼り合わせるので、接着剤の変形などによる位置ずれを防止できる。また、接着剤の厚みムラなどによる傾きの発生を防止できる。
第２基板５は、その接合面５４を下に向けて、接合層３を介して第１基板１に接合される。つまり、基板同士が貼り合わされる。その際、第２基板５の接合面５４は、気泡の噛み込みを防止すべく、下に凸の曲面に変形され、中心から周縁に向けて徐々に接合され、最終的に平坦面に戻る。
第２基板５の変形は、第２基板５の周縁を固定し、第２基板５の中心を押下することで実現できる。第２基板５を変形させる場合、チップ２Ａ、２Ｂを１つずつ変形させる場合に比べて、固定個所と押下個所との間隔が広いので、変形が容易である。変形が容易であるのは、基板同士の貼り合わせだからである。
なお、第２基板５と第１基板１の配置は逆でもよく、第２基板５が第１基板１の下方に配置されてもよく、第２基板５の接合面５４は上向きであってもよい。この場合、第２基板５の接合面５４は、気泡の噛み込みを防止すべく、上に凸の曲面に変形され、中心から周縁に向けて徐々に接合され、最終的に平坦面に戻る。
なお、第２基板５と第１基板１の接合は、中心から周縁に向けて徐々に実施するべく、最初に第２基板５を曲げ変形させるが、最初に第１基板１を曲げ変形させてもよい。この場合も、基板同士が貼り合わされる。但し、第１基板１を平坦に保持し、チップ２Ａ、２Ｂを平坦に保持することが、チップ２Ａ、２Ｂの保護の観点からは好ましい。
次に、図１のＳ６では、図４Ｈ、図４Ｉ及び図４Ｊに示すように、チップ２Ａ、２Ｂを第１基板１から分離する。図１のＳ６に含まれる、図３のＳ６１では、図４Ｈに示すように、第１基板１を厚み方向に分割する予定の分割面Ｄに、レーザー光線ＬＢ２で複数の改質層Ｍを形成する。改質層Ｍは、点状に形成され、例えば集光点又は集光点よりも上方に形成される。
レーザー光線ＬＢ２は、第１基板１のシリコンウェハ１１を通り、第１基板１の吸収層１２に改質層Ｍを形成する。吸収層１２は、シリコンウェハ１１とチップ２Ａ、２Ｂとの間に配置され、レーザー光線ＬＢ２を吸収する。レーザー光線ＬＢ２がチップ２Ａ、２Ｂにほとんど当らないので、チップ２Ａ、２Ｂの破損を抑制できる。
レーザー光線ＬＢ２は、シリコンウェハ１１を透過し、吸収層１２で吸収されるべく、例えば８．８μｍ～１１μｍの波長を有する。レーザー光線ＬＢ２の光源は、例えばＣＯ２レーザーである。ＣＯ２レーザーの波長は、約９．３μｍである。レーザー光線ＬＢ２は、パルス発振される。
改質層Ｍの形成位置は、ガルバノスキャナ又はＸＹθステージによって移動される。ガルバノスキャナは、レーザー光線ＬＢ２を移動させる。ＸＹθステージは、第１基板１を、水平方向（Ｘ軸方向及びＹ軸方向）に移動させ、鉛直軸周りに回転させる。ＸＹθステージの代わりに、ＸＹＺθステージが用いられてもよい。
改質層Ｍは、第１基板１の周方向及び径方向に間隔をおいて複数形成される。改質層Ｍの形成時に、改質層Ｍ同士をつなぐクラックＣＲも形成される。
図１のＳ６に含まれる、図３のＳ６２では、図４Ｉに示すように、改質層Ｍを起点に第１基板１を分割する。先ず、上チャック１３１が第１基板１を保持し、下チャック１３２が第２基板５を保持する。但し、第１基板１と第２基板５の配置は上下逆でもよく、上チャック１３１が第２基板５を保持し、下チャック１３２が第１基板１を保持してもよい。次に、上チャック１３１が下チャック１３２に対して上昇すると、改質層Ｍを起点にクラックＣＲが面状に広がり、第１基板１が分割面Ｄにて分割される。
上記Ｓ６２では、上チャック１３１の上昇と共に、上チャック１３１の鉛直軸周りの回転を実施してもよい。第１基板１を分割面Ｄでねじ切ることができる。なお、上チャック１３１の上昇の代わりに、又は上チャック１３１の上昇に加えて、下チャック１３２の下降が実施されてもよい。また、下チャック１３２の鉛直軸周りの回転が実施されてもよい。
図１のＳ６に含まれる、図３のＳ６３では、図４Ｊに示すように、チップ２Ａ、２Ｂに付着する第１基板１の残留物１６をＣＭＰなどによって除去する。残留物１６は、吸収層１２の一部と、接合層１３とを含む。残留物１６の除去後、チップ２Ａ、２Ｂのデバイス層２２Ａ、２２Ｂが再び露出する。
次に、図１のＳ７では、図４Ｋに示すように、チップ２Ａ、２Ｂを、第２基板５に接合した状態で、第３基板６のデバイス層６２を含む片面６４に接合する。第３基板６は、シリコンウェハ６１と、デバイス層６２とを含む。
デバイス層６２は、シリコンウェハ６１の表面に形成される。デバイス層６２は、半導体素子、回路、又は端子などを含み、チップ２Ａ、２Ｂのデバイス層２２Ａ、２２Ｂと電気的に接続される。
第３基板６の接合面６４と、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂとの少なくとも一方には、接合前に、表面改質及び親水化が施されてもよい。第３基板６とチップ２Ａ、２Ｂとは、ファンデルワールス力（分子間力）及びＯＨ基同士の水素結合などで接合される。液体の接着剤を使用せずに、固体同士を直接貼り合わせるので、接着剤の変形などによる位置ずれを防止できる。また、接着剤の厚みムラなどによる傾きの発生を防止できる。
第３基板６は、その接合面６４を下に向けて、チップ２Ａ、２Ｂを介して第２基板５に接合される。つまり、基板同士が貼り合わされる。その際、第３基板６の接合面６４は、気泡の噛み込みを防止すべく、下に凸の曲面に変形され、中心から周縁に向けて徐々に接合され、最終的に平坦面に戻る。
第３基板６の変形は、第３基板６の周縁を固定し、第３基板６の中心を押下することで実現できる。第３基板６を変形させる場合、チップ２Ａ、２Ｂを１つずつ変形させる場合に比べて、固定個所と押下個所との間隔が広いので、変形が容易である。変形が容易であるのは、基板同士の貼り合わせだからである。
なお、第３基板６と第２基板５の配置は逆でもよく、第３基板６が第２基板５の下方に配置されてもよく、第３基板６の接合面６４は上向きであってもよい。この場合、第３基板６の接合面６４は、気泡の噛み込みを防止すべく、上に凸の曲面に変形され、中心から周縁に向けて徐々に接合され、最終的に平坦面に戻る。この場合も、基板同士が貼り合わされる。
なお、第３基板６と第２基板５の接合は、中心から周縁に向けて徐々に実施するべく、最初に第３基板６を曲げ変形させるが、最初に第２基板５を曲げ変形させてもよい。この場合も、基板同士が貼り合わされる。
上記Ｓ７によって、チップ付き基板７が得られる。チップ付き基板７は、第３基板６と複数のチップ２Ａ、２Ｂを含む。チップ付き基板７は、更に第２基板５を含む。なお、第２基板５はチップ２Ａ、２Ｂから分離されてもよく、チップ付き基板７は第３基板６とチップ２Ａ、２Ｂを含めばよい。
以上説明したように、本実施形態によれば、チップ付き基板７を得るのに、複数のチップ２Ａ、２Ｂを１つずつ第３基板６の片面に接合するのではなく、先ずは第１基板１の片面に一時的に接合する。この段階での気泡の噛み込みは問題にはならないので、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂを、平坦面のまま、第１基板１の接合面１４に接合できる。チップ２Ａ、２Ｂを無理に変形させずに済むので、チップ２Ａ、２Ｂの位置制御の精度を向上でき、チップ２Ａ、２Ｂを目的の位置に正確に置くことができる。
その後、第１基板１に接合された複数のチップ２Ａ、２Ｂを、第２基板５の第１基板１との対向面に接合する。続いて、第１基板１及び第２基板５に接合された複数のチップ２Ａ、２Ｂを、第１基板１から分離する。次に、第１基板１から分離した複数のチップ２Ａ、２Ｂを、第２基板５に接合した状態で、第３基板６のデバイス層６２を含む片面６４に接合する。
その際、第３基板６の接合面６４は、気泡の噛み込みを防止すべく、下に凸の曲面に変形され、中心から周縁に向けて徐々に接合され、最終的に平坦面に戻る。第３基板６を変形させることは、チップ２Ａ、２Ｂを１つずつ変形させることに比べて容易である。基板同士の貼り合わせだからである。それゆえ、上記特許文献１のように第１基板１にチップ２Ａ、２Ｂを一時的に接合するステップを踏むことなく、第３基板６にチップ２Ａ、２Ｂを永久的に接合する場合に比べて、気泡の噛み込みが無く、位置精度も良好な、チップ付き基板７が得られる。
次に、図５等を参照して、図３のＳ６１及びＳ６２を実施する基板処理装置１００について説明する。図５において、Ｘ軸方向、Ｙ軸方向及びＺ軸方向は互いに垂直な方向であって、Ｘ軸方向及びＹ軸方向は水平方向、Ｚ軸方向は鉛直方向である。基板処理装置１００は、搬入出部１０１と、搬送部１１０と、レーザー加工部１２０と、分割部１３０と、制御部１４０とを有する。
搬入出部１０１は、カセットＣが載置される載置部１０２を有する。カセットＣは、図４Ｇ等に示す積層基板８を、鉛直方向に間隔をおいて複数枚収容する。積層基板８は、複数のチップ２Ａ、２Ｂと、第１基板１と、第２基板５とを含む。積層基板８は、図４Ｉに示すように、分割面Ｄにて第１分割体８１と第２分割体８２とに分割される。その後、第１分割体８１と第２分割体８２とは、別々に、カセットＣに収容される。第１分割体８１は、シリコンウェハ１１を含み、基板処理装置１００の外部に搬出された後、再び、新しい第１基板１として再利用可能である。一方、第２分割体８２は、チップ２Ａ、２Ｂを含み、基板処理装置１００の外部に搬出された後、図３のＳ６３、及び図１のＳ７等に供される。なお、載置部１０２の数、及びカセットＣの数は、図５に示すものには限定されない。
搬送部１１０は、搬入出部１０１、レーザー加工部１２０及び分割部１３０の隣に配置され、これらに対して積層基板８等を搬送する。搬送部１１０は、積層基板８等を保持する保持機構を有する。保持機構は、水平方向（Ｘ軸方向及びＹ軸方向の両方向）及び鉛直方向への移動、並びに鉛直軸を中心とする回転が可能である。
レーザー加工部１２０は、図４Ｈに示すように、第１基板１を厚み方向に分割する予定の分割面Ｄにレーザー光線ＬＢ２で複数の改質層Ｍを形成する。改質層Ｍは、点状に形成され、例えば集光点又は集光点の上方に形成される。レーザー加工部１２０は、例えば、第１基板１を保持するステージ１２１と、ステージ１２１で保持された第１基板１にレーザー光線ＬＢ２を照射する光学系１２２とを含む。ステージ１２１は、例えばＸＹθステージ又はＸＹＺθステージである。光学系１２２は、例えば集光レンズを含む。集光レンズは、レーザー光線ＬＢ２を第１基板１に向けて集光する。光学系１２２は、更にガルバノスキャナを含んでもよい。
分割部１３０は、図４Ｉに示すように、改質層Ｍを起点に第１基板１を分割する。分割部１３０は、例えば、上チャック１３１と下チャック１３２とを含む。上チャック１３１が第１基板１を保持し、下チャック１３２が第２基板５を保持する。但し、第１基板１と第２基板５の配置は上下逆でもよい。次に、上チャック１３１が下チャック１３２に対して上昇すると、改質層Ｍを起点にクラックＣＲが面状に広がり、第１基板１が分割面Ｄにて分割される。言い換えると、積層基板８が分割面Ｄにて第１分割体８１と第２分割体８２とに分割される。上チャック１３１の上昇と共に、上チャック１３１の鉛直軸周りの回転を実施してもよい。第１基板１を分割面Ｄでねじ切ることができる。
制御部１４０は、例えばコンピュータであり、図５に示すように、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）１４１と、メモリなどの記憶媒体１４２とを備える。記憶媒体１４２には、基板処理装置１００において実行される各種の処理を制御するプログラムが格納される。制御部１４０は、記憶媒体１４２に記憶されたプログラムをＣＰＵ１４１に実行させることにより、基板処理装置１００の動作を制御する。また、制御部１４０は、入力インターフェース１４３と、出力インターフェース１４４とを備える。制御部１４０は、入力インターフェース１４３で外部からの信号を受信し、出力インターフェース１４４で外部に信号を送信する。
上記プログラムは、例えばコンピュータによって読み取り可能な記憶媒体に記憶され、その記憶媒体から制御部１４０の記憶媒体１４２にインストールされる。コンピュータによって読み取り可能な記憶媒体としては、例えば、ハードディスク（ＨＤ）、フレキシブルディスク（ＦＤ）、コンパクトディスク（ＣＤ）、マグネットオプティカルデスク（ＭＯ）、メモリーカードなどが挙げられる。なお、プログラムは、インターネットを介してサーバからダウンロードされ、制御部１４０の記憶媒体１４２にインストールされてもよい。
以上、本開示に係るチップ付き基板の製造方法、及び基板処理装置の実施形態について説明したが、本開示は上記実施形態などに限定されない。特許請求の範囲に記載された範疇内において、各種の変更、修正、置換、付加、削除、及び組み合わせが可能である。それらについても当然に本開示の技術的範囲に属する。
本出願は、２０１９年１０月２９日に日本国特許庁に出願した特願２０１９－１９６３８６号に基づく優先権を主張するものであり、特願２０１９－１９６３８６号の全内容を本出願に援用する。
１ 第１基板
１１ シリコンウェハ
１２ 吸収層
１６ 残留物
２Ａ、２Ｂ チップ
３ 接合層
５ 第２基板
６ 第３基板
７ チップ付き基板
８ 積層基板
１００ 基板処理装置
１１０ 搬送部
１２０ レーザー加工部
１３０ 分割部
ＬＢ２ レーザー光線
Ｄ 分割面
Ｍ 改質層

Claims (16)

  1. 複数のチップと、複数の前記チップが一時的に接合された第１基板と、複数の前記チップを介して前記第１基板に接合された第２基板とを含む積層基板を準備することと、
    前記第１基板及び前記第２基板に接合された複数の前記チップを、第３基板のデバイス層を含む片面に接合すべく、前記第１基板から分離することと、
    を有する、チップ付き基板の製造方法であって、
    複数の前記チップと前記第１基板との分離は、前記第１基板を厚み方向に分割する予定の分割面にレーザー光線で複数の改質層を形成することと、複数の前記改質層を起点に前記第１基板を分割することと、を含む、チップ付き基板の製造方法。
  2. 前記第１基板は、シリコンウェハと、前記シリコンウェハと前記チップとの間にて前記レーザー光線を吸収する吸収層とを含み、
    前記レーザー光線は、前記シリコンウェハを通り、前記吸収層に前記改質層を形成する、請求項１に記載のチップ付き基板の製造方法。
  3. 前記吸収層は、シリコン酸化層である、請求項２に記載のチップ付き基板の製造方法。
  4. 前記レーザー光線の波長は、８．８μｍ～１１μｍである、請求項１～３のいずれか１項に記載のチップ付き基板の製造方法。
  5. 複数の前記チップと前記第１基板との分離は、前記第１基板の前記分割面での分割後に、前記チップに付着する前記第１基板の残留物を除去することを更に含む、請求項１～４のいずれか１項に記載のチップ付き基板の製造方法。
  6. 前記第１基板から分離した複数の前記チップを、前記第２基板に接合した状態で、前記第３基板の前記デバイス層を含む片面に接合することを更に有する、請求項１～５のいずれか１項に記載のチップ付き基板の製造方法。
  7. 複数の前記チップを、１つずつ、前記第１基板の片面に一時的に接合することと、
    前記第１基板に接合された複数の前記チップを、前記第２基板の前記第１基板との対向面に接合することと、
    を更に有する、請求項１～６のいずれか１項に記載のチップ付き基板の製造方法。
  8. 複数のチップと、複数の前記チップが一時的に接合された第１基板と、複数の前記チップを介して前記第１基板に接合された第２基板とを含む積層基板を準備することと、
    前記第１基板及び前記第２基板に接合された複数の前記チップを、第３基板のデバイス層を含む片面に接合すべく、前記第１基板から分離することと、
    を有する、チップ付き基板の製造方法であって、
    複数の前記チップを、１つずつ、前記第１基板の片面に一時的に接合することと、
    前記第１基板に接合された複数の前記チップを、前記第２基板の前記第１基板との対向面に接合することと、
    を更に有する、チップ付き基板の製造方法。
  9. 複数のチップを、１つずつ、第１基板の片面に一時的に接合することと、
    前記第１基板に接合された複数の前記チップを、第２基板の前記第１基板との対向面に接合することと、
    前記第１基板及び前記第２基板に接合された複数の前記チップを、前記第１基板から分離することと、
    前記第１基板から分離した複数の前記チップを、前記第２基板に接合した状態で、第３基板のデバイス層を含む片面に接合することと、
    を有する、チップ付き基板の製造方法。
  10. 複数の前記チップと前記第１基板との接合後、複数の前記チップと前記第２基板との接合前に、複数の前記チップを薄化し、厚みを均一化することを更に有する、請求項７～９のいずれか１項に記載のチップ付き基板の製造方法。
  11. 複数の前記チップの薄化後、複数の前記チップと前記第２基板との接合前に、前記チップと前記第２基板とを接合する接合層を、前記チップの表面に形成することを更に有する、請求項１０に記載のチップ付き基板の製造方法。
  12. 前記接合層の形成後、複数の前記チップと前記第２基板の接合前に、前記接合層の前記第２基板との接触面を平坦化することを更に有する、請求項１１に記載のチップ付き基板の製造方法。
  13. 複数のチップと、複数の前記チップが一時的に接合された第１基板と、複数の前記チップを介して前記第１基板に接合された第２基板とを含む積層基板を搬送する搬送部と、
    前記第１基板を厚み方向に分割する予定の分割面にレーザー光線で複数の改質層を形成するレーザー加工部と、
    複数の前記改質層を起点に前記第１基板を分割する分割部とを有する、基板処理装置。
  14. 前記第１基板は、シリコンウェハと、前記シリコンウェハと前記チップとの間にて前記レーザー光線を吸収する吸収層とを含み、
    前記レーザー光線は、前記シリコンウェハを通り、前記吸収層に前記改質層を形成する、請求項１３に記載の基板処理装置。
  15. 前記吸収層は、シリコン酸化層である、請求項１４に記載の基板処理装置。
  16. 前記レーザー加工部は、前記レーザー光線の光源であるＣＯ２レーザーを含む、請求項１４又は１５に記載の基板処理装置。
JP2021554128A 2019-10-29 2020-09-03 チップ付き基板の製造方法、及び基板処理装置 Active JP7330284B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019196386 2019-10-29
JP2019196386 2019-10-29
PCT/JP2020/033410 WO2021084902A1 (ja) 2019-10-29 2020-09-03 チップ付き基板の製造方法、及び基板処理装置

Publications (3)

Publication Number Publication Date
JPWO2021084902A1 JPWO2021084902A1 (ja) 2021-05-06
JPWO2021084902A5 JPWO2021084902A5 (ja) 2022-06-27
JP7330284B2 true JP7330284B2 (ja) 2023-08-21

Family

ID=75714631

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021554128A Active JP7330284B2 (ja) 2019-10-29 2020-09-03 チップ付き基板の製造方法、及び基板処理装置

Country Status (6)

Country Link
US (1) US20220406603A1 (ja)
JP (1) JP7330284B2 (ja)
KR (1) KR20220091511A (ja)
CN (1) CN114586135A (ja)
TW (1) TW202135276A (ja)
WO (1) WO2021084902A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2022255189A1 (ja) * 2021-06-03 2022-12-08
JPWO2023032833A1 (ja) * 2021-09-06 2023-03-09

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004288689A (ja) 2003-03-19 2004-10-14 Matsushita Electric Ind Co Ltd 電子部品製造方法および電子部品の集合体の製造方法
JP2015046569A (ja) 2013-07-31 2015-03-12 マイクロン テクノロジー， インク． 半導体装置の製造方法
WO2018003602A1 (ja) 2016-06-28 2018-01-04 リンテック株式会社 整列治具、整列方法及び転着方法
WO2018157937A1 (de) 2017-03-02 2018-09-07 Ev Group E. Thallner Gmbh Verfahren und vorrichtung zum bonden von chips
US20190035688A1 (en) 2017-07-26 2019-01-31 Ultra Display Technology Corp. Method of batch transferring micro semiconductor structures
US20190081200A1 (en) 2017-09-13 2019-03-14 PlayNitride Inc. Method of manufacturing micro light-emitting element array, transfer carrier, and micro light-emitting element array
WO2019098102A1 (ja) 2017-11-16 2019-05-23 リンテック株式会社 半導体装置の製造方法
US20190276308A1 (en) 2016-12-12 2019-09-12 Xiamen San'an Optoelectronics Co., Ltd. Transfer system and transfer method for microelements, manufacturing method for microelement device and microelement device made therefrom, and electronic apparatus including the microelement device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04340251A (ja) * 1991-02-07 1992-11-26 Fujitsu Ltd 半導体装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004288689A (ja) 2003-03-19 2004-10-14 Matsushita Electric Ind Co Ltd 電子部品製造方法および電子部品の集合体の製造方法
JP2015046569A (ja) 2013-07-31 2015-03-12 マイクロン テクノロジー， インク． 半導体装置の製造方法
WO2018003602A1 (ja) 2016-06-28 2018-01-04 リンテック株式会社 整列治具、整列方法及び転着方法
US20190276308A1 (en) 2016-12-12 2019-09-12 Xiamen San'an Optoelectronics Co., Ltd. Transfer system and transfer method for microelements, manufacturing method for microelement device and microelement device made therefrom, and electronic apparatus including the microelement device
WO2018157937A1 (de) 2017-03-02 2018-09-07 Ev Group E. Thallner Gmbh Verfahren und vorrichtung zum bonden von chips
US20190035688A1 (en) 2017-07-26 2019-01-31 Ultra Display Technology Corp. Method of batch transferring micro semiconductor structures
US20190081200A1 (en) 2017-09-13 2019-03-14 PlayNitride Inc. Method of manufacturing micro light-emitting element array, transfer carrier, and micro light-emitting element array
WO2019098102A1 (ja) 2017-11-16 2019-05-23 リンテック株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20220406603A1 (en) 2022-12-22
KR20220091511A (ko) 2022-06-30
JPWO2021084902A1 (ja) 2021-05-06
TW202135276A (zh) 2021-09-16
WO2021084902A1 (ja) 2021-05-06
CN114586135A (zh) 2022-06-03

Similar Documents

Publication Publication Date Title
JP7109537B2 (ja) 基板処理システム及び基板処理方法
JP4769429B2 (ja) 半導体装置の製造方法
JP2022097506A (ja) 基板処理システム、基板処理方法及びコンピュータ記憶媒体
KR102656400B1 (ko) 기판 처리 시스템 및 기판 처리 방법
JP7330284B2 (ja) チップ付き基板の製造方法、及び基板処理装置
JP6956788B2 (ja) 基板処理方法及び基板処理システム
KR20080055505A (ko) 웨이퍼 후면 액상접착제 도포를 이용한 반도체 패키지 제조용 인라인 시스템
WO2019142708A1 (ja) 基板処理装置、および基板処理方法
WO2020012986A1 (ja) 基板処理システム及び基板処理方法
WO2021039405A1 (ja) 接合装置、接合システム、及び接合方法
WO2020202976A1 (ja) レーザー加工装置、基板処理システム、レーザー加工方法、および基板処理方法
JP7365827B2 (ja) 接合システム、および接合方法
WO2019146424A1 (ja) 基板処理装置、および基板処理方法
JP6929452B2 (ja) 基板処理システム、および基板処理方法
WO2022163425A1 (ja) チップ付き基板の製造方法、及び基板処理装置
WO2021024770A1 (ja) 基板処理方法、及び基板処理装置
WO2022255189A1 (ja) 基板処理方法
JP7285151B2 (ja) 支持体剥離方法及び支持体剥離システム
WO2023032833A1 (ja) 基板処理方法及び基板処理装置
WO2019031374A1 (ja) 基板処理方法
WO2022190914A1 (ja) 半導体チップの製造方法、及び基板処理装置
WO2022190908A1 (ja) 積層基板の製造方法、及び基板処理装置
WO2022153886A1 (ja) 基板処理装置、基板処理方法及び基板製造方法
KR20230130075A (ko) 기판 처리 장치 및 기판 처리 방법
JP2020136329A (ja) 積層半導体装置を製造する製造方法、トリミングする領域の大きさを決定する決定方法、電極を形成する位置を決定する決定方法、積層半導体装置を製造する製造システム、トリミング装置、および積層装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220419

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230509

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230626

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230711

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230808

R150 Certificate of patent or registration of utility model

Ref document number: 7330284

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150