WO2022163425A1 - チップ付き基板の製造方法、及び基板処理装置 - Google Patents

チップ付き基板の製造方法、及び基板処理装置 Download PDF

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silicon wafer
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義久 松原
義弘 堤
陽平 山下
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東京エレクトロン株式会社
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    • H01L25/0657—Stacked arrangements of devices

Definitions

  • the present disclosure relates to a method for manufacturing a substrate with chips and a substrate processing apparatus.
  • FIG. 20 of Patent Document 1 illustrates the chip-on-wafer manufacturing process.
  • the singulated first memory chips are bonded one by one to the base wafer on which the plurality of second memory chips are formed.
  • One aspect of the present disclosure provides a technique for reusing an alignment mark used for alignment when bonding a chip and a substrate or for measuring misalignment after bonding.
  • a method for manufacturing a substrate with a chip includes the following (A) to (B).
  • the first substrate separated from the chip includes an alignment mark used for alignment when bonding the chip and the first substrate or for measuring misalignment after bonding.
  • alignment marks can be reused.
  • FIG. 1 is a flow chart showing a method for manufacturing a chip-equipped substrate according to one embodiment.
  • FIG. 2 is a flow chart showing details of S1 in FIG.
  • FIG. 3 is a flow chart showing the details of S6 in FIG.
  • FIG. 4 is a cross-sectional view showing a state in the middle of S1 in FIG.
  • FIG. 5 is a cross-sectional view showing the state when S1 in FIG. 1 is completed.
  • FIG. 6 is a cross-sectional view showing the state when S2 in FIG. 1 is completed.
  • FIG. 7 is a cross-sectional view showing the state when S3 in FIG. 1 is completed.
  • FIG. 8 is a cross-sectional view showing a state in the middle of S4 in FIG.
  • FIG. 9 is a cross-sectional view showing the state when S4 in FIG. 1 is completed.
  • FIG. 10 is a cross-sectional view showing the state when S5 in FIG. 1 is completed.
  • FIG. 11 is a sectional view showing the state at the completion of S61 of FIG. 3 included in S6 of FIG.
  • FIG. 12 is a sectional view showing the state at the completion of S62 of FIG. 3 included in S6 of FIG.
  • FIG. 13 is a cross-sectional view showing the state at the completion of S63 of FIG. 3 included in S6 of FIG.
  • FIG. 14 is a cross-sectional view showing the state when S7 in FIG. 1 is completed.
  • FIG. 15A is a cross-sectional view showing an example of the first step of the Ge film formation method.
  • FIG. 15B is a cross-sectional view showing an example of the second step of the Ge film formation method.
  • FIG. 15C is a cross-sectional view showing an example of the third step of the Ge film formation method.
  • FIG. 15D is a cross-sectional view showing an example of the fourth step of the Ge film formation method.
  • FIG. 15E is a cross-sectional view showing an example of the fifth step of the Ge film formation method.
  • FIG. 15F is a cross-sectional view showing an example of the sixth step of the Ge film formation method.
  • FIG. 16 is a diagram showing an example of transmittance of a SiGe film.
  • FIG. 17A is a cross-sectional view showing an example of the first step of the method for forming a metal silicide film.
  • FIG. 17B is a cross-sectional view showing an example of the second step of the method for forming a metal silicide film.
  • FIG. 17C is a cross-sectional view showing an example of the third step of the method for forming a metal silicide film.
  • FIG. 17D is a cross-sectional view showing an example of the fourth step of the method for forming a metal silicide film.
  • FIG. 17E is a cross-sectional view showing an example of the fifth step of the method for forming a metal silicide film.
  • FIG. 17F is a cross-sectional view showing an example of the sixth step of the method for forming a metal silicide film.
  • FIG. 17G is a cross-sectional view showing an example of the seventh step of the method for forming a metal silicide film.
  • FIG. 18 is a diagram showing an example of absorptivity of a metal silicide film.
  • FIG. 19A is a cross-sectional view showing an example of the first step of the AlN film formation method.
  • FIG. 19B is a cross-sectional view showing an example of the second step of the AlN film formation method.
  • FIG. 19C is a cross-sectional view showing an example of the third step of the AlN film formation method.
  • FIG. 19D is a cross-sectional view showing an example of the fourth step of the AlN film formation method.
  • FIG. 19E is a cross-sectional view showing an example of the fifth step of the AlN film formation method.
  • FIG. 19F is a cross-sectional view showing an example of the sixth step of the AlN film formation method.
  • FIG. 19G is a cross-sectional view showing an example of the seventh step of the AlN film formation method.
  • FIG. 20 is a diagram showing an example of the transmittance of an AlN film.
  • FIG. 21 is a plan view showing a substrate processing apparatus according to one embodiment.
  • a method for manufacturing a substrate with a chip includes S1 to S7 shown in FIG. 1, for example.
  • S1 in FIG. 1 has S11 to S14 shown in FIG. 2, for example.
  • S6 shown in FIG. 1 has S61 to S63 shown in FIG. 3, for example.
  • the first substrate 1 has, for example, a silicon wafer 11, an absorption layer 12, and a bonding layer 13.
  • the absorption layer 12 may also serve as the bonding layer 13 as will be described later, and the first substrate 1 may have the silicon wafer 11 and the absorption layer 12 .
  • a compound semiconductor wafer may be used instead of the silicon wafer 11 .
  • Compound semiconductor wafers are not particularly limited, but are, for example, GaAs wafers, SiC wafers, GaN wafers, InP wafers, or AlN wafers.
  • the absorption layer 12 is arranged between the silicon wafer 11 and the chips 2A, 2B. Although details will be described later, as shown in FIG. 11, the laser beam LB2 passes through the silicon wafer 11 and is absorbed by the absorption layer 12 . Since the laser beam LB2 is absorbed by the absorption layer 12 and does not hit the chips 2A and 2B, damage to the chips 2A and 2B can be suppressed.
  • the absorption layer 12 is, for example, a silicon oxide layer, and is formed by a thermal oxidation method, a CVD (Chemical Vapor Deposition) method, or the like.
  • the absorption layer 12 may be a silicon nitride layer, a silicon carbonitride layer, or the like as long as it can absorb the laser beam LB2 to an extent that damage to the chips 2A and 2B can be suppressed.
  • the silicon nitride layer is formed by thermal nitridation, CVD, or the like.
  • the silicon carbonitride layer is formed by a CVD method or the like.
  • the bonding layer 13 is arranged between the absorbing layer 12 and the chips 2A and 2B as shown in FIG. 4 and contacts the chips 2A and 2B.
  • the bonding layer 13 is, for example, an insulating layer such as a silicon oxide layer.
  • the bonding layer 13 may be made of a material different from that of the absorbing layer 12, or may be made of the same material. In the latter case, the absorption layer 12 may also serve as the bonding layer 13 .
  • the first substrate 1 includes alignment marks 15 .
  • the alignment mark 15 is used for alignment during bonding between the first substrate 1 and the chips 2A and 2B, or for measurement of positional deviation after bonding.
  • Alignment marks 15 may be used for both alignment and misalignment measurement.
  • the measurement result of the positional deviation after bonding is used, for example, for alignment when bonding the first substrate 1 and the chip after the next time.
  • the measurement result of the positional deviation after bonding may be used for quality control such as discrimination of defective products.
  • the alignment mark 15 is formed between the silicon wafer 11 and the absorption layer 12, as shown in FIG. 12, and is formed on the side opposite to the chips 2A and 2B with respect to the dividing plane D.
  • the silicon wafer 11 can be separated from the chips 2A and 2B.
  • Alignment marks 15 are attached to the silicon wafer 11 separated from the chips 2A and 2B. Therefore, when the silicon wafer 11 is reused, the alignment mark 15 can be reused without having to re-form the alignment mark 15 .
  • the alignment mark 15 absorbs infrared rays used for imaging the alignment mark 15 .
  • the infrared camera captures an image of the alignment mark 15 by receiving infrared rays that have passed through the silicon wafer 11 .
  • the wavelength of the infrared rays used for imaging is, for example, 1000 nm to 2000 nm, different from the wavelength of the laser beam LB2.
  • the alignment mark 15 has an absorptance of infrared rays used for imaging the alignment mark 15, for example, 45% or more and 100% or less, preferably 50% or more and 100% or less, more preferably 60% or more and 100% or less. .
  • the alignment mark 15 transmits the laser beam LB2, as shown in FIG.
  • the laser beam LB2 is transmitted through the silicon wafer 11 and the alignment marks 15 and forms a modified layer M in the absorption layer 12 .
  • the modified layer M is formed by the absorption layer 12 absorbing the laser beam LB2.
  • a plurality of modified layers M are formed on the dividing surface D. As shown in FIG. Division is performed with a plurality of modified layers M as starting points.
  • the wavelength of the laser beam LB2 is, for example, 8800 nm to 11000 nm.
  • the alignment mark 15 has a transmittance of the laser beam LB2 of, for example, 45% or more and 100% or less, preferably 50% or more and 100% or less, and more preferably 60% or more and 100% or less.
  • the alignment mark 15 is made of a material that absorbs infrared rays used for imaging the alignment mark 15 and that transmits the laser beam LB2.
  • the alignment mark 15 includes, for example, a Ge film, a SiGe film, a metal silicide film, or an AlN film.
  • the Ge film or the like absorbs the infrared rays for imaging and transmits the laser beam LB2.
  • the SiO 2 film transmits infrared rays for imaging and absorbs the laser beam LB2.
  • the metal film can absorb infrared rays for imaging, it also absorbs the laser beam LB2. A method of forming the alignment mark 15 will be described later.
  • the chip 2A has a silicon wafer 21A and a device layer 22A.
  • the device layer 22A is formed on the surface of the silicon wafer 21A.
  • the device layer 22A includes semiconductor elements, circuits, terminals, or the like. After forming the device layer 22A, the silicon wafer 21A is singulated into a plurality of chips 2A.
  • the chip 2B like the chip 2A, has a silicon wafer 21B and a device layer 22B.
  • the device layer 22B has a function different from that of the device layer 22A, and has a thickness different from that of the chip 2A and chip 2B.
  • the silicon wafer 21B is singulated into a plurality of chips 2B.
  • the bonding surface 14 of the first substrate 1 is surface-modified by plasma or the like. Specifically, the SiO 2 bond on the joint surface 14 is cut to form a dangling bond of Si, thereby making the joint surface 14 hydrophilic.
  • oxygen gas which is a processing gas
  • the bonding surface 14 is irradiated with oxygen ions to modify the bonding surface 14 .
  • the processing gas is not limited to oxygen gas, and may be, for example, nitrogen gas.
  • the bonding surface 14 of the first substrate 1 may be surface-modified. At least one of the bonding surface 14 of the first substrate 1 and the bonding surfaces 24A and 24B of the chips 2A and 2B is surface-modified.
  • the bonding surface 14 of the first substrate 1 is hydrophilized.
  • the first substrate 1 is held by a spin chuck, and pure water such as DIW (deionized water) is supplied to the bonding surface 14 of the first substrate 1 rotating together with the spin chuck.
  • An OH group is attached to a dangling bond of Si on the bonding surface 14, and the bonding surface 14 is made hydrophilic.
  • the joint surface 14 of the first substrate 1 may be made hydrophilic. At least one of the bonding surface 14 of the first substrate 1 and the bonding surfaces 24A and 24B of the chips 2A and 2B is hydrophilized.
  • the chips 2A and 2B are temporarily bonded to the bonding surface 14 of the first substrate 1 one by one. Chips 2A and 2B are bonded to first substrate 1 with device layers 22A and 22B facing first substrate 1 .
  • the chips 2A and 2B and the first substrate 1 are joined by van der Waals forces (intermolecular forces) and hydrogen bonds between OH groups. After that, heat treatment may be performed in order to increase the bonding strength.
  • the heat treatment causes a dehydration reaction. Since the solids are directly attached to each other without using a liquid adhesive, it is possible to prevent misalignment due to deformation of the adhesive and inclination due to uneven thickness of the adhesive.
  • the chips 2A and 2B are permanently attached to the third substrate 6 to be described later without taking the step of temporarily bonding the chips 2A and 2B to the first substrate 1. joints effectively. Therefore, at the time of joining, it is required to simultaneously suppress entrapment of air bubbles and foreign matter and to perform position control with high accuracy.
  • the chips 2A and 2B When the chips 2A and 2B are bonded one by one to the third substrate 6 as in Patent Document 1, the chips 2A and 2B should be deformed one by one in order to suppress the entrapment of air bubbles during bonding. .
  • the bonding surfaces 24A and 24B of the chips 2A and 2B are deformed into curved surfaces convex downward, are gradually bonded to the third substrate 6 from the center toward the periphery, and finally return to flat surfaces.
  • Transforming the joint surfaces 24A, 24B of the chips 2A, 2B into curved surfaces that are convex downward includes fixing the respective peripheral edges of the chips 2A, 2B and pressing down the respective centers of the chips 2A, 2B.
  • the individual chips 2A and 2B are small in size, the distance between the fixing point and the pressed point is narrow. Therefore, it is difficult to deform chips 2A and 2B one by one.
  • the chips 2A, 2B are temporarily bonded to the first substrate 1 and separated from the first substrate 1 later. Therefore, even if the chips 2A, 2B and the first substrate 1 are joined together, even if air bubbles get into the chips, there is no problem. Therefore, in S14, the bonding surfaces 24A and 24B of the chips 2A and 2B can be bonded to the bonding surface 14 of the first substrate 1 while maintaining the flat surfaces. Since the chips 2A and 2B are not deformed, the accuracy of the position control of the chips 2A and 2B can be improved, and the chips 2A and 2B can be accurately placed at the target positions.
  • the chips 2A and 2B are temporarily bonded to the first substrate 1 and separated from the first substrate 1 later. Therefore, even if particles are caught when chips 2A, 2B and first substrate 1 are joined together, no problem arises. Therefore, the bonding surface 14 of the first substrate 1 and the bonding surfaces 24A and 24B of the chips 2A and 2B may be dirty to the extent that bonding is not hindered. Requires less cleanliness.
  • the multiple chips 2A and 2B are thinned to have a uniform thickness.
  • the two-dot chain line indicates the state immediately before S2, and the solid line indicates the state upon completion of S2.
  • silicon wafers 21A, 21B are thinned, and device layers 22A, 22B are not thinned. Thinning includes grinding or laser processing.
  • a bonding layer 3 is formed on the surfaces of the chips 2A and 2B.
  • the bonding layer 3 is an insulating layer such as a silicon oxide layer, and is formed by the CVD method or the like. Since the chips 2A and 2B are spaced apart from each other and the base surface of the bonding layer 3 has unevenness, the surface of the bonding layer 3 also has unevenness.
  • the surface of the bonding layer 3 is flattened. Since the bonding layer 3 is a silicon oxide layer or the like and has high hardness, polishing such as CMP (Chemical Mechanical Polishing) takes time for flattening.
  • CMP Chemical Mechanical Polishing
  • the projections 31 of the bonding layer 3 are irradiated with a laser beam LB1.
  • the convex portion 31 absorbs the laser beam LB1, changes its state from a solid phase to a gas phase, and scatters, or scatters while remaining in the solid phase.
  • the laser beam LB ⁇ b>1 may also irradiate the concave portion 32 of the bonding layer 3 . If the irradiation intensity of the concave portions 32 is lower than the irradiation intensity of the convex portions 31, the surface of the bonding layer 3 can be planarized.
  • the irradiation point of the laser beam LB1 is moved by a galvanometer scanner or an XY ⁇ stage.
  • a galvanometer scanner moves the laser beam LB1.
  • the XY ⁇ stage moves the first substrate 1 in the horizontal direction (X-axis direction and Y-axis direction) and rotates it around the vertical axis.
  • An XYZ ⁇ stage may be used instead of the XY ⁇ stage.
  • the surface of the bonding layer 3 is further flattened by CMP or the like. Since the protrusions 31 have been selectively removed before CMP, undulations remaining on the surface of the bonding layer 3 after CMP can be reduced.
  • the chips 2A and 2B and the second substrate 5 are bonded as shown in FIG.
  • the second substrate 5 contacts the planarized surface of the bonding layer 3 and is bonded to the chips 2A and 2B via the bonding layer 3 .
  • the second substrate 5 has a silicon wafer 51 and a bonding layer 53, for example.
  • the bonding layer 53 is an insulating layer such as a silicon oxide layer, and is formed by the CVD method or the like.
  • At least one of the bonding surface 54 of the second substrate 5 and the bonding surface 34 of the bonding layer 3 may be subjected to surface modification and hydrophilization before bonding.
  • the second substrate 5 and the bonding layer 3 are bonded by van der Waals forces (intermolecular forces), hydrogen bonds between OH groups, and the like. Since the solids are directly bonded together without using a liquid adhesive, misalignment due to deformation of the adhesive can be prevented. In addition, it is possible to prevent the occurrence of inclination due to uneven thickness of the adhesive.
  • the second substrate 5 is bonded to the first substrate 1 via the bonding layer 3 with the bonding surface 54 facing downward. That is, the substrates are bonded together. At this time, the bonding surface 54 of the second substrate 5 is deformed into a downwardly convex curved surface in order to prevent air bubbles from entering, and is gradually bonded from the center toward the periphery, and finally returns to a flat surface.
  • the deformation of the second substrate 5 can be realized by fixing the periphery of the second substrate 5 and pressing down the center of the second substrate 5 .
  • the distance between the fixed portion and the depressed portion is wide, so the deformation is easy.
  • the reason why the deformation is easy is that the substrates are bonded to each other.
  • the arrangement of the second substrate 5 and the first substrate 1 may be reversed. good.
  • the bonding surface 54 of the second substrate 5 is deformed into an upwardly convex curved surface in order to prevent air bubbles from entering, and is gradually bonded from the center toward the periphery, and finally returns to a flat surface.
  • the second substrate 5 In order to bond the second substrate 5 and the first substrate 1 gradually from the center toward the periphery, the second substrate 5 is first bent and deformed, but the first substrate 1 is first bent and deformed. good too. Also in this case, the substrates are bonded together. However, from the viewpoint of protecting the chips 2A and 2B, it is preferable to hold the first substrate 1 flat and the chips 2A and 2B flat.
  • the chips 2A and 2B are separated from the first substrate 1 as shown in FIGS.
  • the modified layer M is formed in a dot shape, and is formed, for example, at a condensing point or above the condensing point.
  • the laser beam LB2 passes through the silicon wafer 11 of the first substrate 1 and forms a modified layer M in the absorption layer 12 of the first substrate 1.
  • the absorption layer 12 is arranged between the silicon wafer 11 and the chips 2A, 2B and absorbs the laser beam LB2. Since the laser beam LB2 hardly hits the chips 2A and 2B, damage to the chips 2A and 2B can be suppressed.
  • the laser beam LB2 has a wavelength of, for example, 8800 nm to 11000 nm to pass through the silicon wafer 11 and the alignment marks 15 and be absorbed by the absorption layer 12 .
  • the light source for laser beam LB2 is, for example, a CO 2 laser.
  • the wavelength of CO2 laser is about 9300 nm.
  • the laser beam LB2 is pulse-oscillated.
  • the formation position of the modified layer M is moved by a galvanometer scanner or an XY ⁇ stage.
  • a galvanometer scanner moves the laser beam LB2.
  • the XY ⁇ stage moves the first substrate 1 in the horizontal direction (X-axis direction and Y-axis direction) and rotates it around the vertical axis.
  • An XYZ ⁇ stage may be used instead of the XY ⁇ stage.
  • a plurality of modified layers M are formed at intervals in the circumferential and radial directions of the first substrate 1 .
  • cracks CR connecting the modified layers M are also formed.
  • the first substrate 1 is divided starting from the modified layer M as shown in FIG.
  • the upper chuck 131 holds the first substrate 1 and the lower chuck 132 holds the second substrate 5 .
  • the first substrate 1 and the second substrate 5 may be arranged upside down, and the upper chuck 131 may hold the second substrate 5 and the lower chuck 132 may hold the first substrate 1 .
  • the crack CR spreads in a planar manner starting from the modified layer M, and the first substrate 1 is divided along the dividing plane D.
  • the upper chuck 131 may be rotated around the vertical axis as the upper chuck 131 is lifted.
  • the first substrate 1 can be threaded at the dividing plane D.
  • the downward movement of the lower chuck 132 may be performed.
  • rotation of the lower chuck 132 about the vertical axis may be performed.
  • Residue 16 includes a portion of absorbent layer 12 and bonding layer 13 .
  • device layers 22A, 22B of chips 2A, 2B are again exposed.
  • the device layers 22A and 22B are semiconductor memories, for example.
  • the chips 2A and 2B are bonded to one side 64 of the third substrate 6 including the device layer 62 while being bonded to the second substrate 5, as shown in FIG.
  • a third substrate 6 includes a silicon wafer 61 and a device layer 62 .
  • the device layer 62 is formed on the surface of the silicon wafer 61 .
  • the device layer 62 includes semiconductor elements, circuits, terminals, or the like, and is electrically connected to the device layers 22A, 22B of the chips 2A, 2B.
  • the device layer 62 is, for example, a semiconductor memory peripheral circuit (also called “peripheral”) or a semiconductor memory input/output circuit (also called “IO”).
  • At least one of the bonding surface 64 of the third substrate 6 and the bonding surfaces 24A and 24B of the chips 2A and 2B may be subjected to surface modification and hydrophilization before bonding.
  • the third substrate 6 and the chips 2A and 2B are bonded by van der Waals forces (intermolecular forces), hydrogen bonds between OH groups, and the like. Since the solids are directly bonded together without using a liquid adhesive, misalignment due to deformation of the adhesive can be prevented. In addition, it is possible to prevent the occurrence of inclination due to uneven thickness of the adhesive.
  • the third substrate 6 is bonded to the second substrate 5 via the chips 2A and 2B with the bonding surface 64 facing downward. That is, the substrates are bonded together. At this time, the bonding surface 64 of the third substrate 6 is deformed into a downwardly convex curved surface in order to prevent entrainment of air bubbles, gradually bonded from the center toward the periphery, and finally returns to a flat surface.
  • the deformation of the third substrate 6 can be realized by fixing the periphery of the third substrate 6 and pressing down the center of the third substrate 6 .
  • the distance between the fixed portion and the pressed portion is wide, so the deformation is easy.
  • the reason why the deformation is easy is that the substrates are bonded to each other.
  • the third substrate 6 and the second substrate 5 may be reversed, the third substrate 6 may be arranged below the second substrate 5, and the bonding surface 64 of the third substrate 6 may face upward. good.
  • the bonding surface 64 of the third substrate 6 is deformed into an upwardly convex curved surface in order to prevent air bubbles from entering, and is gradually bonded from the center toward the periphery, and finally returns to a flat surface. Also in this case, the substrates are bonded together.
  • the third substrate 6 is first bent and deformed, but the second substrate 5 is first bent and deformed. good too. Also in this case, the substrates are bonded together.
  • a substrate 7 with a chip is obtained by the above S7.
  • the substrate with chips 7 includes a third substrate 6 and a plurality of chips 2A and 2B.
  • the chip-equipped substrate 7 further includes a second substrate 5 .
  • the second substrate 5 may be separated from the chips 2A and 2B, and the chip-attached substrate 7 may include the third substrate 6 and the chips 2A and 2B.
  • the first substrate is first formed. Temporarily join to one side of 1. Since entrapment of air bubbles at this stage does not pose a problem, the bonding surfaces 24A and 24B of the chips 2A and 2B can be bonded to the bonding surface 14 of the first substrate 1 as flat surfaces. Since the chips 2A and 2B do not have to be forcibly deformed, the accuracy of the position control of the chips 2A and 2B can be improved, and the chips 2A and 2B can be accurately placed at the target positions.
  • the plurality of chips 2A and 2B bonded to the first substrate 1 are bonded to the surface of the second substrate 5 facing the first substrate 1. Subsequently, the plurality of chips 2A and 2B bonded to the first substrate 1 and the second substrate 5 are separated from the first substrate 1. Next, as shown in FIG. Next, the plurality of chips 2A and 2B separated from the first substrate 1 are bonded to the single side 64 including the device layer 62 of the third substrate 6 while being bonded to the second substrate 5 .
  • the bonding surface 64 of the third substrate 6 is deformed into a downwardly convex curved surface in order to prevent air bubbles from entering, and is gradually bonded from the center toward the periphery, and finally returns to a flat surface.
  • Deforming the third substrate 6 is easier than deforming the chips 2A and 2B one by one. This is because substrates are bonded together. Therefore, compared to the case of permanently bonding the chips 2A and 2B to the third substrate 6 without going through the step of temporarily bonding the chips 2A and 2B to the first substrate 1 as in Patent Document 1, Thus, a chip-equipped substrate 7 can be obtained in which air bubbles are not trapped and the positional accuracy is good.
  • alignment marks 15 are attached to the silicon wafer 11 separated from the chips 2A and 2B. Therefore, when the silicon wafer 11 is reused, the alignment mark 15 can be reused without having to re-form the alignment mark 15 .
  • the silicon wafer 11 separated from the chips 2A, 2B is joined to a chip different from the chips 2A, 2B.
  • the forming method includes first to sixth steps.
  • a silicon wafer 11 is prepared as shown in FIG. 15A.
  • the surface of the silicon wafer 11 is etched to form trenches.
  • the depth of the trench is not particularly limited, it is, for example, 100 nm.
  • a SiO 2 film 17 is formed on the surface of the silicon wafer 11 and the trenches are filled with the SiO 2 film 17 .
  • the SiO 2 film 17 is formed by a CVD method using TEOS (tetraethoxysilane), for example.
  • TEOS tetraethoxysilane
  • the thickness of the SiO 2 film 17 is not particularly limited, it is, for example, 100 nm.
  • the SiO 2 film 17 is flattened by CMP or the like to expose part of the surface of the silicon wafer 11 .
  • the rest of the surface of silicon wafer 11 is covered with SiO 2 film 17 .
  • the thickness of the remaining SiO 2 film 17 is not particularly limited, it is, for example, 100 nm.
  • the exposed surface of the silicon wafer 11 is etched to form trenches between the SiO 2 films 17, as shown in FIG. 15E.
  • the depth of the trench is not particularly limited, it is, for example, 100 nm.
  • the SiGe film 15A is epitaxially grown on the bottom surface of the trench of the silicon wafer 11, and the Ge film 15B is epitaxially grown on the SiGe film 15A.
  • An alignment mark is formed including the SiGe film 15A and the Ge film 15B.
  • the film thickness of the SiGe film 15A is not particularly limited, it is, for example, 20 nm.
  • the film thickness of the Ge film 15B is not particularly limited, it is, for example, 80 nm.
  • Table 1 shows an example of the optical properties of a Ge film with a film thickness of 80 nm.
  • the Ge film with a film thickness of 80 nm has an infrared absorption rate of 59.0% with a wavelength of 1000 nm, and can absorb infrared rays used for imaging.
  • a Ge film with a thickness of 80 nm has a transmittance of 63.0% for a laser beam with a wavelength of 9300 nm, and can transmit the laser beam used for forming the modified layer.
  • the method of forming the SiGe film differs from the method of forming the Ge film shown in FIGS. 15A to 15F except that the Ge film 15B is not epitaxially grown after the SiGe film 15A having a thickness of 100 nm is epitaxially grown in the sixth step. , and so on.
  • An alignment mark including only the SiGe film 15A is formed. The process can be shortened compared to the case where the alignment mark includes the SiGe film 15A and the Ge film 15B. Note that the thickness of the SiGe film 15A is not limited to 100 nm.
  • FIG. 16 shows an example of optical characteristics of a SiGe film with a film thickness of 100 nm.
  • the solid line indicates the optical properties of the SiGe film
  • the dashed line indicates the optical properties of bare silicon.
  • a SiGe film with a thickness of 100 nm has a transmittance of about 48% for a laser beam with a wavelength of 9300 nm, and can transmit the laser beam used for forming the modified layer.
  • the forming method includes first to seventh steps.
  • the first to fourth steps shown in FIGS. 17A to 17D are the same as the first to fourth steps shown in FIGS. 15A to 15D, so descriptions thereof are omitted.
  • a Ni film 18 is formed on the surface of the silicon wafer 11, as shown in FIG. 17E.
  • the Ni film 18 covers not only the exposed surface of the silicon wafer 11 but also the surface of the SiO 2 film 17 .
  • the thickness of the Ni film 18 is not particularly limited, it is, for example, 20 nm.
  • the silicon wafer 11 is heated to react the silicon wafer 11 and the Ni film 18 to form a NiSi 2 film 15C.
  • the heating temperature of the silicon wafer 11 is not particularly limited, but is 500° C., for example.
  • the Ni film 18 is removed by SPM or the like to expose the NiSi 2 film 15C.
  • SPM is an aqueous solution containing sulfuric acid and hydrogen peroxide.
  • the time for etching the Ni film 18 by SPM is, for example, 15 minutes.
  • Alignment marks are formed including the NiSi 2 film 15C.
  • the metal silicide is not limited to NiSi 2 and may be TiSi 2 or CoSi, for example.
  • the film thickness of NiSi 2 is, for example, 20 nm to 40 nm.
  • the film thickness of TiSi 2 is, for example, 50 nm to 80 nm.
  • the film thickness of CoSi is, for example, 30 nm to 50 nm.
  • FIG. 18 shows an example of the absorptance of a TiSi 2 film with a thickness of 210 nm.
  • the TiSi 2 film with a thickness of 210 nm has an absorption rate of about 90% for infrared rays with a wavelength of 1000 nm to 2000 nm, and can absorb infrared rays used for imaging.
  • a TiSi 2 film with a thickness of 210 nm has an absorptance of about 15% for a laser beam with a wavelength of 9300 nm, and can transmit the laser beam used for forming the modified layer.
  • a TiSi 2 film with a thickness of 50 nm to 80 nm has an absorptance of less than about 15% for a laser beam with a wavelength of 9300 nm and can transmit the laser beam used for forming the modified layer.
  • the forming method includes first to seventh steps.
  • the first to fifth steps shown in FIGS. 19A to 19E are the same as the first to fifth steps shown in FIGS. 15A to 15E, so description thereof will be omitted.
  • an AlN film 15D is formed on the surface of the silicon wafer 11 and the trenches are filled with the AlN film 15D.
  • the AlN film 15D is formed by an ALD (Atomic Layer Depression) method using TMA (trimethylsilane), for example.
  • a plasma mixed gas (mixed gas containing Ar gas, H 2 gas, and N 2 gas), Ar gas, TMA gas, and Ar gas are repeatedly supplied in this order. , to form an AlN film.
  • NH groups are formed on the surface of the silicon wafer 11 by supplying the plasmatized mixed gas.
  • the NH groups react with the TMA gas to form an AlN film. Since the AlN film formed by this method exhibits a blue color, it is hereinafter also referred to as a blue AlN film.
  • the blue AlN film contains impurities and exhibits a blue color.
  • the film thickness of the blue AlN film is not particularly limited, it is, for example, 100 nm.
  • the AlN film 15D is planarized by CMP or the like to partially expose the surface of the silicon wafer 11.
  • the rest of the surface of the silicon wafer 11 is covered with an AlN film 15D.
  • the film thickness of the remaining AlN film 15D is not particularly limited, it is, for example, 100 nm.
  • An alignment mark including the AlN film 15D is formed.
  • FIG. 20 shows an example of the transmittance of a blue AlN film with a thickness of 100 nm.
  • a blue AlN film with a thickness of 100 nm has a transmittance of about 60% for infrared rays with a wavelength of 1000 nm, and can absorb infrared rays used for imaging.
  • a blue AlN film has a lower transmittance for infrared rays with a wavelength of 1000 nm than a normal AlN film, and is suitable as an alignment mark.
  • the substrate processing apparatus 100 that performs S61 and S62 in FIG. 3 will be described with reference to FIG. 21 and the like.
  • the X-axis direction, the Y-axis direction and the Z-axis direction are directions perpendicular to each other
  • the X-axis direction and the Y-axis direction are horizontal directions
  • the Z-axis direction is a vertical direction.
  • the substrate processing apparatus 100 has a loading/unloading section 101 , a transport section 110 , a laser processing section 120 , a dividing section 130 and a control section 140 .
  • the loading/unloading section 101 has a mounting section 102 on which the cassette C is mounted.
  • the cassette C accommodates a plurality of laminated substrates 8 shown in FIG. 10 and the like at intervals in the vertical direction.
  • the laminated substrate 8 includes a plurality of chips 2A, 2B, a first substrate 1, and a second substrate 5.
  • the laminated substrate 8 is divided along a dividing plane D into a first divided body 81 and a second divided body 82 . After that, the first divided body 81 and the second divided body 82 are accommodated in the cassette C separately.
  • the first divided body 81 includes the silicon wafer 11 and can be reused as a new first substrate 1 after being carried out of the substrate processing apparatus 100 .
  • the absorption layer 12 or the like may be re-formed on the surface of the silicon wafer 11 .
  • the second divided body 82 includes the chips 2A and 2B, and after being carried out of the substrate processing apparatus 100, is subjected to S63 in FIG. 3, S7 in FIG. 1, and the like. Note that the number of mounting units 102 and the number of cassettes C are not limited to those shown in FIG.
  • the transport unit 110 is arranged next to the carrying-in/out unit 101, the laser processing unit 120, and the dividing unit 130, and transports the laminated substrate 8 and the like to these.
  • the transport section 110 has a holding mechanism that holds the laminated substrate 8 and the like.
  • the retention mechanism is capable of horizontal (both X and Y) and vertical movement, as well as rotation about a vertical axis.
  • the laser processing unit 120 forms a plurality of modified layers M with a laser beam LB2 on the division surface D that is planned to divide the first substrate 1 in the thickness direction.
  • the modified layer M is formed in a dot shape, and is formed, for example, at a condensing point or above the condensing point.
  • the laser processing unit 120 includes, for example, a stage 121 that holds the first substrate 1 and an optical system 122 that irradiates the first substrate 1 held by the stage 121 with a laser beam LB2.
  • the stage 121 is, for example, an XY ⁇ stage or an XYZ ⁇ stage.
  • Optical system 122 includes, for example, a condenser lens. The condensing lens converges the laser beam LB2 toward the first substrate 1 .
  • Optical system 122 may further include a galvanometer scanner.
  • the dividing unit 130 divides the first substrate 1 with the modified layer M as a starting point, as shown in FIG.
  • the dividing section 130 includes, for example, an upper chuck 131 and a lower chuck 132 .
  • the upper chuck 131 holds the first substrate 1 and the lower chuck 132 holds the second substrate 5 .
  • the arrangement of the first substrate 1 and the second substrate 5 may be upside down.
  • the crack CR spreads in a planar manner starting from the modified layer M, and the first substrate 1 is divided along the dividing plane D.
  • FIG. In other words, the laminated substrate 8 is divided along the division plane D into the first divided body 81 and the second divided body 82 .
  • the upper chuck 131 may rotate around the vertical axis.
  • the first substrate 1 can be threaded at the dividing plane D. As shown in FIG.
  • the control unit 140 is, for example, a computer, and as shown in FIG. 21, includes a CPU (Central Processing Unit) 141 and a storage medium 142 such as a memory.
  • the storage medium 142 stores programs for controlling various processes executed in the substrate processing apparatus 100 .
  • the control unit 140 controls the operation of the substrate processing apparatus 100 by causing the CPU 141 to execute programs stored in the storage medium 142 .

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Abstract

チップ付き基板の製造方法は、下記の（Ａ）～（Ｂ）を含む。（Ａ）複数のチップと、複数の前記チップが一時的に接合された第１基板と、複数の前記チップを介して前記第１基板に接合された第２基板とを含む積層基板を準備する。（Ｂ）前記第１基板及び前記第２基板に接合された複数の前記チップを、第３基板のデバイス層を含む片面に接合すべく、前記第１基板から分離する。前記チップと分離した前記第１基板が、前記チップと前記第１基板との接合時の位置合わせ、又は接合後の位置ずれの測定に用いられるアライメントマークを含む。

Description

チップ付き基板の製造方法、及び基板処理装置
　本開示は、チップ付き基板の製造方法、及び基板処理装置に関する。
　特許文献１の図２０には、チップオンウェハの製造工程が図示されている。この製造工程では、複数の第２メモリチップが形成されたベースウェハに対し、個片化された第１メモリチップを１つずつ接合する。
日本国特開２０１５－４６５６９号公報
　本開示の一態様は、チップと基板との接合時の位置合わせ、又は接合後の位置ずれの測定に用いられるアライメントマークを再利用する、技術を提供する。
　本開示の一態様に係るチップ付き基板の製造方法は、下記の（Ａ）～（Ｂ）を含む。（Ａ）複数のチップと、複数の前記チップが一時的に接合された第１基板と、複数の前記チップを介して前記第１基板に接合された第２基板とを含む積層基板を準備する。（Ｂ）前記第１基板及び前記第２基板に接合された複数の前記チップを、第３基板のデバイス層を含む片面に接合すべく、前記第１基板から分離する。前記チップと分離した前記第１基板が、前記チップと前記第１基板との接合時の位置合わせ、又は接合後の位置ずれの測定に用いられるアライメントマークを含む。
　本開示の一態様によれば、アライメントマークを再利用できる。
図１は、一実施形態に係るチップ付き基板の製造方法を示すフローチャートである。 図２は、図１のＳ１の詳細を示すフローチャートである。 図３は、図１のＳ６の詳細を示すフローチャートである。 図４は、図１のＳ１の途中の状態を示す断面図である。 図５は、図１のＳ１の完了時の状態を示す断面図である。 図６は、図１のＳ２の完了時の状態を示す断面図である。 図７は、図１のＳ３の完了時の状態を示す断面図である。 図８は、図１のＳ４の途中の状態を示す断面図である。 図９は、図１のＳ４の完了時の状態を示す断面図である。 図１０は、図１のＳ５の完了時の状態を示す断面図である。 図１１は、図１のＳ６に含まれる、図３のＳ６１の完了時の状態を示す断面図である。 図１２は、図１のＳ６に含まれる、図３のＳ６２の完了時の状態を示す断面図である。 図１３は、図１のＳ６に含まれる、図３のＳ６３の完了時の状態を示す断面図である。 図１４は、図１のＳ７の完了時の状態を示す断面図である。 図１５Ａは、Ｇｅ膜の形成方法の第１のステップの一例を示す断面図である。 図１５Ｂは、Ｇｅ膜の形成方法の第２のステップの一例を示す断面図である。 図１５Ｃは、Ｇｅ膜の形成方法の第３のステップの一例を示す断面図である。 図１５Ｄは、Ｇｅ膜の形成方法の第４のステップの一例を示す断面図である。 図１５Ｅは、Ｇｅ膜の形成方法の第５のステップの一例を示す断面図である。 図１５Ｆは、Ｇｅ膜の形成方法の第６のステップの一例を示す断面図である。 図１６は、ＳｉＧｅ膜の透過率の一例を示す図である。 図１７Ａは、金属シリサイド膜の形成方法の第１のステップの一例を示す断面図である。 図１７Ｂは、金属シリサイド膜の形成方法の第２のステップの一例を示す断面図である。 図１７Ｃは、金属シリサイド膜の形成方法の第３のステップの一例を示す断面図である。 図１７Ｄは、金属シリサイド膜の形成方法の第４のステップの一例を示す断面図である。 図１７Ｅは、金属シリサイド膜の形成方法の第５のステップの一例を示す断面図である。 図１７Ｆは、金属シリサイド膜の形成方法の第６のステップの一例を示す断面図である。 図１７Ｇは、金属シリサイド膜の形成方法の第７のステップの一例を示す断面図である。 図１８は、金属シリサイド膜の吸収率の一例を示す図である。 図１９Ａは、ＡｌＮ膜の形成方法の第１のステップの一例を示す断面図である。 図１９Ｂは、ＡｌＮ膜の形成方法の第２のステップの一例を示す断面図である。 図１９Ｃは、ＡｌＮ膜の形成方法の第３のステップの一例を示す断面図である。 図１９Ｄは、ＡｌＮ膜の形成方法の第４のステップの一例を示す断面図である。 図１９Ｅは、ＡｌＮ膜の形成方法の第５のステップの一例を示す断面図である。 図１９Ｆは、ＡｌＮ膜の形成方法の第６のステップの一例を示す断面図である。 図１９Ｇは、ＡｌＮ膜の形成方法の第７のステップの一例を示す断面図である。 図２０は、ＡｌＮ膜の透過率の一例を示す図である。 図２１は、一実施形態に係る基板処理装置を示す平面図である。
　以下、本開示の実施形態について図面を参照して説明する。なお、各図面において同一の又は対応する構成には同一の符号を付し、説明を省略することがある。
　チップ付き基板の製造方法は、例えば図１に示すＳ１～Ｓ７を有する。図１のＳ１は、例えば図２に示すＳ１１～Ｓ１４を有する。また、図１に示すＳ６は、例えば図３に示すＳ６１～Ｓ６３を有する。
　先ず、図１のＳ１では、図４及び図５に示すように、第１基板１とチップ２Ａ、２Ｂとを接合する。図１のＳ１に含まれる、図２のＳ１１では、第１基板１とチップ２Ａ、２Ｂを準備する。
　第１基板１は、例えば、シリコンウェハ１１と、吸収層１２と、接合層１３とを有する。なお、吸収層１２は後述するように接合層１３を兼ねてもよく、第１基板１はシリコンウェハ１１と吸収層１２とを有すればよい。シリコンウェハ１１の代わりに、化合物半導体ウェハが用いられてもよい。化合物半導体ウェハは、特に限定されないが、例えばＧａＡｓウェハ、ＳｉＣウェハ、ＧａＮウェハ、ＩｎＰウェハ、又はＡｌＮウェハである。
　吸収層１２は、シリコンウェハ１１とチップ２Ａ、２Ｂとの間に配置される。詳しくは後述するが、図１１に示すように、レーザー光線ＬＢ２は、シリコンウェハ１１を透過し、吸収層１２で吸収される。レーザー光線ＬＢ２が、吸収層１２で吸収され、チップ２Ａ、２Ｂに当らないので、チップ２Ａ、２Ｂの破損を抑制できる。吸収層１２は、例えばシリコン酸化層であり、熱酸化法、又はＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｏｎ）法などで形成される。
　なお、吸収層１２は、チップ２Ａ、２Ｂの破損を抑制できる程度に、レーザー光線ＬＢ２を吸収できればよく、シリコン窒化層、又はシリコン炭窒化層などであってもよい。シリコン窒化層は、熱窒化法、又はＣＶＤ法などで形成される。シリコン炭窒化層はＣＶＤ法などで形成される。
　接合層１３は、図４に示すように吸収層１２とチップ２Ａ、２Ｂとの間に配置され、チップ２Ａ、２Ｂに接触する。接合層１３は、例えば、シリコン酸化層などの絶縁層である。接合層１３は、吸収層１２とは異なる材質でもよいし、同じ材質でもよい。後者の場合、吸収層１２が接合層１３を兼ねてもよい。
　第１基板１は、アライメントマーク１５を含む。アライメントマーク１５は、第１基板１とチップ２Ａ、２Ｂの接合時の位置合わせ、又は接合後の位置ずれの測定に用いられる。アライメントマーク１５は、位置合わせと、位置ずれの測定の両方に用いられてもよい。接合後の位置ずれの測定結果は、例えば、次回以降の第１基板１とチップの接合時の位置合わせに用いられる。また、接合後の位置ずれの測定結果は、不良品の判別などの品質管理に用いられてもよい。
　アライメントマーク１５は、図１２に示すように、シリコンウェハ１１と吸収層１２との間に形成され、分割面Ｄを基準としてチップ２Ａ、２Ｂとは反対側に形成される。分割面Ｄで第１基板１を分割することで、シリコンウェハ１１と、チップ２Ａ、２Ｂとを分離できる。チップ２Ａ、２Ｂと分離したシリコンウェハ１１には、アライメントマーク１５が付いている。従って、シリコンウェハ１１を再利用する際に、アライメントマーク１５を再形成せずに済み、アライメントマーク１５を再利用できる。
　アライメントマーク１５は、アライメントマーク１５の撮像に用いる赤外線を吸収する。赤外線カメラは、シリコンウェハ１１を透過した赤外線を受光することで、アライメントマーク１５を撮像する。撮像に用いる赤外線の波長は、レーザー光線ＬＢ２の波長とは異なり、例えば１０００ｎｍ～２０００ｎｍである。アライメントマーク１５は、アライメントマーク１５の撮像に用いる赤外線の吸収率が、例えば４５％以上１００％以下であり、好ましくは５０％以上１００％以下であり、より好ましくは６０％以上１００％以下である。
　アライメントマーク１５は、図１１に示すように、レーザー光線ＬＢ２を透過する。レーザー光線ＬＢ２は、シリコンウェハ１１及びアライメントマーク１５を透過し、吸収層１２に改質層Ｍを形成する。吸収層１２がレーザー光線ＬＢ２を吸収することで、改質層Ｍが形成される。改質層Ｍは、分割面Ｄに複数形成される。複数の改質層Ｍを起点に分割が行われる。レーザー光線ＬＢ２の波長は、例えば８８００ｎｍ～１１０００ｎｍである。アライメントマーク１５は、レーザー光線ＬＢ２の透過率が、例えば４５％以上１００％以下であり、好ましくは５０％以上１００％以下であり、より好ましくは６０％以上１００％以下である。
　アライメントマーク１５は、上記の通り、アライメントマーク１５の撮像に用いる赤外線を吸収し、且つレーザー光線ＬＢ２を透過する材料で形成される。具体的には、例えば、アライメントマーク１５は、Ｇｅ膜、ＳｉＧｅ膜、金属シリサイド膜、又はＡｌＮ膜を含む。Ｇｅ膜などは、ＳｉＯ２膜、及び金属膜とは異なり、撮像用の赤外線を吸収し、且つレーザー光線ＬＢ２を透過する。ちなみに、ＳｉＯ２膜は、撮像用の赤外線を透過してしまうし、レーザー光線ＬＢ２を吸収してしまう。また、金属膜は、撮像用の赤外線を吸収できるが、レーザー光線ＬＢ２をも吸収してしまう。アライメントマーク１５の形成方法は、後述する。
　チップ２Ａは、シリコンウェハ２１Ａと、デバイス層２２Ａとを有する。デバイス層２２Ａは、シリコンウェハ２１Ａの表面に形成される。デバイス層２２Ａは、半導体素子、回路、又は端子などを含む。デバイス層２２Ａの形成後、シリコンウェハ２１Ａが複数のチップ２Ａに個片化される。
　チップ２Ｂは、チップ２Ａと同様に、シリコンウェハ２１Ｂと、デバイス層２２Ｂとを有する。デバイス層２２Ｂはデバイス層２２Ａとは異なる機能を有し、チップ２Ａとチップ２Ｂとは異なる厚みを有する。デバイス層２２Ｂの形成後、シリコンウェハ２１Ｂが複数のチップ２Ｂに個片化される。
　図１のＳ１に含まれる、図２のＳ１２では、第１基板１の接合面１４をプラズマなどで表面改質する。具体的には、接合面１４のＳｉＯ２の結合を切断し、Ｓｉの未結合手を形成し、接合面１４の親水化を可能にする。
　例えば減圧雰囲気下において処理ガスである酸素ガスが励起されてプラズマ化され、イオン化される。酸素イオンが接合面１４に照射され、接合面１４が改質される。処理ガスは、酸素ガスには限定されず、例えば窒素ガスなどでもよい。
　上記Ｓ１２では、第１基板１の接合面１４のみならず、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂも、表面改質してもよい。第１基板１の接合面１４と、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂとの少なくとも一方が表面改質される。
　図１のＳ１に含まれる、図２のＳ１３では、第１基板１の接合面１４を親水化する。例えば、スピンチャックで第１基板１を保持し、スピンチャックと共に回転する第１基板１の接合面１４にＤＩＷ（脱イオン水）などの純水を供給する。接合面１４のＳｉの未結合手にＯＨ基が付き、接合面１４が親水化される。
　上記Ｓ１３では、第１基板１の接合面１４のみならず、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂも、親水化してもよい。第１基板１の接合面１４と、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂとの少なくとも一方が親水化される。
　図１のＳ１に含まれる、図２のＳ１４では、チップ２Ａ、２Ｂを、１つずつ、第１基板１の接合面１４に一時的に接合する。チップ２Ａ、２Ｂは、デバイス層２２Ａ、２２Ｂを第１基板１に向けた状態で、第１基板１に接合される。
　チップ２Ａ、２Ｂと第１基板１とは、ファンデルワールス力（分子間力）及びＯＨ基同士の水素結合などで接合される。その後、接合強度を高めるべく、加熱処理が実施されてもよい。加熱処理によって、脱水反応が生じる。液体の接着剤を使用せずに、固体同士を直接貼り合わせるので、接着剤の変形などによる位置ずれと、接着剤の厚みムラなどによる傾きの発生とを防止できる。
　ところで、上記特許文献１では、本開示の技術とは異なり、第１基板１にチップ２Ａ、２Ｂを一時的に接合するステップを踏むことなく、後述の第３基板６にチップ２Ａ、２Ｂを永久的に接合する。それゆえ、接合時に、気泡や異物の噛み込みを抑制することと、位置制御を精度良く実施することの両方が同時に求められる。
　上記特許文献１のようにチップ２Ａ、２Ｂを１つずつ第３基板６に接合する場合、接合時の気泡の噛み込みを抑制するには、チップ２Ａ、２Ｂを１つずつ変形させればよい。チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂは、下に凸の曲面に変形され、中心から周縁に向けて徐々に第３基板６と接合され、最終的に平坦面に戻る。
　チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂを下に凸の曲面に変形させることは、チップ２Ａ、２Ｂのそれぞれの周縁を固定し、チップ２Ａ、２Ｂのそれぞれの中心を押下げることを含む。但し、チップ２Ａ、２Ｂの個々のサイズは小さいので、固定個所と押下個所との間隔が狭い。それゆえ、チップ２Ａ、２Ｂを１つずつ変形させるのは困難である。
　本実施形態によれば、チップ２Ａ、２Ｂは、第１基板１に一時的に接合され、後で第１基板１から分離される。それゆえ、チップ２Ａ、２Ｂと第１基板１との接合時に気泡が噛み込んでも問題にはならない。従って、上記Ｓ１４では、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂを平坦面のまま、第１基板１の接合面１４に接合できる。チップ２Ａ、２Ｂを変形させないので、チップ２Ａ、２Ｂの位置制御の精度を向上でき、チップ２Ａ、２Ｂを目的の位置に正確に置くことができる。
　また、本実施形態によれば、チップ２Ａ、２Ｂは、第１基板１に一時的に接合され、後で第１基板１から分離される。それゆえ、チップ２Ａ、２Ｂと第１基板１との接合時にパーティクルが噛み込んでも問題にはならない。従って、第１基板１の接合面１４、及びチップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂは、接合に支障をきたさない程度に、汚れていてもよい。要求される清浄度が低くて済む。
　次に、図１のＳ２では、図６に示すように、複数のチップ２Ａ、２Ｂを薄化し、厚みを均一化する。図６において、二点鎖線はＳ２の直前の状態を、実線はＳ２の完了時の状態を示す。チップ２Ａ、２Ｂのうち、シリコンウェハ２１Ａ、２１Ｂが薄化され、デバイス層２２Ａ、２２Ｂは薄化されない。薄化は、研削加工、又はレーザー加工を含む。
　次に、図１のＳ３では、図７に示すように、チップ２Ａ、２Ｂの表面に、接合層３を形成する。接合層３は、第１基板１の接合層１３と同様に、シリコン酸化層などの絶縁層であり、ＣＶＤ法などで形成される。チップ２Ａ、２Ｂ同士は間隔をおいて配置され、接合層３の下地面は凹凸を有するので、接合層３の表面も凹凸を有する。
　次に、図１のＳ４では、図８及び図９に示すように、接合層３の表面を平坦化する。接合層３は、シリコン酸化層などであり、高い硬度を有するので、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）などの研磨は、平坦化に時間を要する。
　そこで、先ず、図８に示すように、接合層３の凸部３１にレーザー光線ＬＢ１を照射する。凸部３１は、レーザー光線ＬＢ１を吸収し、固相から気相に状態変化し飛散するか、又は固相のまま飛散する。なお、レーザー光線ＬＢ１は、接合層３の凹部３２にも照射されてもよい。凹部３２の照射強度が凸部３１の照射強度よりも低ければ、接合層３の表面を平坦化できる。
　レーザー光線ＬＢ１の照射点は、ガルバノスキャナ又はＸＹθステージによって移動される。ガルバノスキャナは、レーザー光線ＬＢ１を移動させる。ＸＹθステージは、第１基板１を、水平方向（Ｘ軸方向及びＹ軸方向）に移動させ、鉛直軸周りに回転させる。ＸＹθステージの代わりに、ＸＹＺθステージが用いられてもよい。
　続いて、図９に示すように、接合層３の表面を、ＣＭＰなどで更に平坦化する。ＣＭＰの前に凸部３１を選択的に除去済みであるので、ＣＭＰの後に接合層３の表面に残るうねりを低減できる。
　次に、図１のＳ５では、図１０に示すように、チップ２Ａ、２Ｂと第２基板５を接合する。第２基板５は、接合層３の平坦化された表面に接触し、接合層３を介してチップ２Ａ、２Ｂと接合される。
　第２基板５は、例えば、シリコンウェハ５１と、接合層５３とを有する。接合層５３は、第１基板１の接合層１３と同様に、シリコン酸化層などの絶縁層であり、ＣＶＤ法などで形成される。
　第２基板５の接合面５４と、接合層３の接合面３４との少なくとも一方には、接合前に、表面改質及び親水化が施されてもよい。第２基板５と接合層３とは、ファンデルワールス力（分子間力）及びＯＨ基同士の水素結合などで接合される。液体の接着剤を使用せずに、固体同士を直接貼り合わせるので、接着剤の変形などによる位置ずれを防止できる。また、接着剤の厚みムラなどによる傾きの発生を防止できる。
　第２基板５は、その接合面５４を下に向けて、接合層３を介して第１基板１に接合される。つまり、基板同士が貼り合わされる。その際、第２基板５の接合面５４は、気泡の噛み込みを防止すべく、下に凸の曲面に変形され、中心から周縁に向けて徐々に接合され、最終的に平坦面に戻る。
　第２基板５の変形は、第２基板５の周縁を固定し、第２基板５の中心を押下することで実現できる。第２基板５を変形させる場合、チップ２Ａ、２Ｂを１つずつ変形させる場合に比べて、固定個所と押下個所との間隔が広いので、変形が容易である。変形が容易であるのは、基板同士の貼り合わせだからである。
　なお、第２基板５と第１基板１の配置は逆でもよく、第２基板５が第１基板１の下方に配置されてもよく、第２基板５の接合面５４は上向きであってもよい。この場合、第２基板５の接合面５４は、気泡の噛み込みを防止すべく、上に凸の曲面に変形され、中心から周縁に向けて徐々に接合され、最終的に平坦面に戻る。
　なお、第２基板５と第１基板１の接合は、中心から周縁に向けて徐々に実施するべく、最初に第２基板５を曲げ変形させるが、最初に第１基板１を曲げ変形させてもよい。この場合も、基板同士が貼り合わされる。但し、第１基板１を平坦に保持し、チップ２Ａ、２Ｂを平坦に保持することが、チップ２Ａ、２Ｂの保護の観点からは好ましい。
　次に、図１のＳ６では、図１１、図１２及び図１３に示すように、チップ２Ａ、２Ｂを第１基板１から分離する。図１のＳ６に含まれる、図３のＳ６１では、図１１に示すように、第１基板１を厚み方向に分割する予定の分割面Ｄに、レーザー光線ＬＢ２で複数の改質層Ｍを形成する。改質層Ｍは、点状に形成され、例えば集光点又は集光点よりも上方に形成される。
　レーザー光線ＬＢ２は、第１基板１のシリコンウェハ１１を通り、第１基板１の吸収層１２に改質層Ｍを形成する。吸収層１２は、シリコンウェハ１１とチップ２Ａ、２Ｂとの間に配置され、レーザー光線ＬＢ２を吸収する。レーザー光線ＬＢ２がチップ２Ａ、２Ｂにほとんど当らないので、チップ２Ａ、２Ｂの破損を抑制できる。
　レーザー光線ＬＢ２は、シリコンウェハ１１及びアライメントマーク１５を透過し、吸収層１２で吸収されるべく、例えば８８００ｎｍ～１１０００ｎｍの波長を有する。レーザー光線ＬＢ２の光源は、例えばＣＯ２レーザーである。ＣＯ２レーザーの波長は、約９３００ｎｍである。レーザー光線ＬＢ２は、パルス発振される。
　改質層Ｍの形成位置は、ガルバノスキャナ又はＸＹθステージによって移動される。ガルバノスキャナは、レーザー光線ＬＢ２を移動させる。ＸＹθステージは、第１基板１を、水平方向（Ｘ軸方向及びＹ軸方向）に移動させ、鉛直軸周りに回転させる。ＸＹθステージの代わりに、ＸＹＺθステージが用いられてもよい。
　改質層Ｍは、第１基板１の周方向及び径方向に間隔をおいて複数形成される。改質層Ｍの形成時に、改質層Ｍ同士をつなぐクラックＣＲも形成される。
　図１のＳ６に含まれる、図３のＳ６２では、図１２に示すように、改質層Ｍを起点に第１基板１を分割する。先ず、上チャック１３１が第１基板１を保持し、下チャック１３２が第２基板５を保持する。但し、第１基板１と第２基板５の配置は上下逆でもよく、上チャック１３１が第２基板５を保持し、下チャック１３２が第１基板１を保持してもよい。次に、上チャック１３１が下チャック１３２に対して上昇すると、改質層Ｍを起点にクラックＣＲが面状に広がり、第１基板１が分割面Ｄにて分割される。
　上記Ｓ６２では、上チャック１３１の上昇と共に、上チャック１３１の鉛直軸周りの回転を実施してもよい。第１基板１を分割面Ｄでねじ切ることができる。なお、上チャック１３１の上昇の代わりに、又は上チャック１３１の上昇に加えて、下チャック１３２の下降が実施されてもよい。また、下チャック１３２の鉛直軸周りの回転が実施されてもよい。
　図１のＳ６に含まれる、図３のＳ６３では、図１３に示すように、チップ２Ａ、２Ｂに付着する第１基板１の残留物１６をＣＭＰなどによって除去する。残留物１６は、吸収層１２の一部と、接合層１３とを含む。残留物１６の除去後、チップ２Ａ、２Ｂのデバイス層２２Ａ、２２Ｂが再び露出する。デバイス層２２Ａ、２２Ｂは、例えば半導体メモリである。
　次に、図１のＳ７では、図１４に示すように、チップ２Ａ、２Ｂを、第２基板５に接合した状態で、第３基板６のデバイス層６２を含む片面６４に接合する。第３基板６は、シリコンウェハ６１と、デバイス層６２とを含む。
　デバイス層６２は、シリコンウェハ６１の表面に形成される。デバイス層６２は、半導体素子、回路、又は端子などを含み、チップ２Ａ、２Ｂのデバイス層２２Ａ、２２Ｂと電気的に接続される。デバイス層６２は、例えば半導体メモリの周辺回路（「ペリフェラル」とも呼ぶ。）又は半導体メモリの入出回路（「ＩＯ」とも呼ぶ。）などである。
　第３基板６の接合面６４と、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂとの少なくとも一方には、接合前に、表面改質及び親水化が施されてもよい。第３基板６とチップ２Ａ、２Ｂとは、ファンデルワールス力（分子間力）及びＯＨ基同士の水素結合などで接合される。液体の接着剤を使用せずに、固体同士を直接貼り合わせるので、接着剤の変形などによる位置ずれを防止できる。また、接着剤の厚みムラなどによる傾きの発生を防止できる。
　第３基板６は、その接合面６４を下に向けて、チップ２Ａ、２Ｂを介して第２基板５に接合される。つまり、基板同士が貼り合わされる。その際、第３基板６の接合面６４は、気泡の噛み込みを防止すべく、下に凸の曲面に変形され、中心から周縁に向けて徐々に接合され、最終的に平坦面に戻る。
　第３基板６の変形は、第３基板６の周縁を固定し、第３基板６の中心を押下することで実現できる。第３基板６を変形させる場合、チップ２Ａ、２Ｂを１つずつ変形させる場合に比べて、固定個所と押下個所との間隔が広いので、変形が容易である。変形が容易であるのは、基板同士の貼り合わせだからである。
　なお、第３基板６と第２基板５の配置は逆でもよく、第３基板６が第２基板５の下方に配置されてもよく、第３基板６の接合面６４は上向きであってもよい。この場合、第３基板６の接合面６４は、気泡の噛み込みを防止すべく、上に凸の曲面に変形され、中心から周縁に向けて徐々に接合され、最終的に平坦面に戻る。この場合も、基板同士が貼り合わされる。
　なお、第３基板６と第２基板５の接合は、中心から周縁に向けて徐々に実施するべく、最初に第３基板６を曲げ変形させるが、最初に第２基板５を曲げ変形させてもよい。この場合も、基板同士が貼り合わされる。
　上記Ｓ７によって、チップ付き基板７が得られる。チップ付き基板７は、第３基板６と複数のチップ２Ａ、２Ｂを含む。チップ付き基板７は、更に第２基板５を含む。なお、第２基板５はチップ２Ａ、２Ｂから分離されてもよく、チップ付き基板７は第３基板６とチップ２Ａ、２Ｂを含めばよい。
　以上説明したように、本実施形態によれば、チップ付き基板７を得るのに、複数のチップ２Ａ、２Ｂを１つずつ第３基板６の片面に接合するのではなく、先ずは第１基板１の片面に一時的に接合する。この段階での気泡の噛み込みは問題にはならないので、チップ２Ａ、２Ｂの接合面２４Ａ、２４Ｂを、平坦面のまま、第１基板１の接合面１４に接合できる。チップ２Ａ、２Ｂを無理に変形させずに済むので、チップ２Ａ、２Ｂの位置制御の精度を向上でき、チップ２Ａ、２Ｂを目的の位置に正確に置くことができる。
　その後、第１基板１に接合された複数のチップ２Ａ、２Ｂを、第２基板５の第１基板１との対向面に接合する。続いて、第１基板１及び第２基板５に接合された複数のチップ２Ａ、２Ｂを、第１基板１から分離する。次に、第１基板１から分離した複数のチップ２Ａ、２Ｂを、第２基板５に接合した状態で、第３基板６のデバイス層６２を含む片面６４に接合する。
　その際、第３基板６の接合面６４は、気泡の噛み込みを防止すべく、下に凸の曲面に変形され、中心から周縁に向けて徐々に接合され、最終的に平坦面に戻る。第３基板６を変形させることは、チップ２Ａ、２Ｂを１つずつ変形させることに比べて容易である。基板同士の貼り合わせだからである。それゆえ、上記特許文献１のように第１基板１にチップ２Ａ、２Ｂを一時的に接合するステップを踏むことなく、第３基板６にチップ２Ａ、２Ｂを永久的に接合する場合に比べて、気泡の噛み込みが無く、位置精度も良好な、チップ付き基板７が得られる。
　また、本実施形態によれば、チップ２Ａ、２Ｂと分離したシリコンウェハ１１には、アライメントマーク１５が付いている。従って、シリコンウェハ１１を再利用する際に、アライメントマーク１５を再形成せずに済み、アライメントマーク１５を再利用できる。チップ２Ａ、２Ｂと分離したシリコンウェハ１１は、チップ２Ａ、２Ｂとは別のチップと接合される。
　次に、図１５Ａ～図１５Ｆを参照して、アライメントマークであるＧｅ膜の形成方法について説明する。その形成方法は、第１～第６のステップを含む。第１のステップでは、図１５Ａに示すように、シリコンウェハ１１を準備する。
　第２のステップでは、図１５Ｂに示すように、シリコンウェハ１１の表面をエッチングし、トレンチを形成する。トレンチの深さは、特に限定されないが、例えば１００ｎｍである。
　第３のステップでは、図１５Ｃに示すように、シリコンウェハ１１の表面にＳｉＯ２膜１７を形成し、トレンチをＳｉＯ２膜１７で埋め込む。ＳｉＯ２膜１７は、例えば、ＴＥＯＳ（テトラエトキシシラン）を用いてＣＶＤ法で形成される。ＳｉＯ２膜１７の膜厚は、特に限定されないが、例えば１００ｎｍである。
　第４のステップでは、図１５Ｄに示すように、ＳｉＯ２膜１７をＣＭＰなどで平坦化し、シリコンウェハ１１の表面の一部を露出させる。シリコンウェハ１１の表面の残部は、ＳｉＯ２膜１７で覆われている。残存するＳｉＯ２膜１７の膜厚は、特に限定されないが、例えば１００ｎｍである。
　第５のステップでは、図１５Ｅに示すように、シリコンウェハ１１の露出した表面をエッチングし、ＳｉＯ２膜１７同士の間にトレンチを形成する。トレンチの深さは、特に限定されないが、例えば１００ｎｍである。
　第６のステップでは、図１５Ｆに示すように、シリコンウェハ１１のトレンチの底面に、ＳｉＧｅ膜１５Ａをエピタキシャル成長させ、ＳｉＧｅ膜１５Ａの上にＧｅ膜１５Ｂをエピタキシャル成長させる。ＳｉＧｅ膜１５ＡとＧｅ膜１５Ｂとを含むアライメントマークが形成される。ＳｉＧｅ膜１５Ａの膜厚は、特に限定されないが、例えば２０ｎｍである。Ｇｅ膜１５Ｂの膜厚は、特に限定されないが、例えば８０ｎｍである。
　表１に、膜厚が８０ｎｍであるＧｅ膜の光学特性の一例を示す。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、膜厚が８０ｎｍであるＧｅ膜は、波長１０００ｎｍの赤外線の吸収率が５９．０％であり、撮像に用いる赤外線を吸収できる。また、膜厚が８０ｎｍであるＧｅ膜は、波長９３００ｎｍのレーザー光線の透過率が６３．０％であり、改質層の形成に用いるレーザー光線を透過できる。
　次に、アライメントマークであるＳｉＧｅ膜の形成方法について説明する。ＳｉＧｅ膜の形成方法は、図１５Ａ～図１５Ｆに示すＧｅ膜の形成方法と比較すると、第６のステップにおいて膜厚１００ｎｍのＳｉＧｅ膜１５Ａをエピタキシャル成長させた後、Ｇｅ膜１５Ｂをエピタキシャル成長させないことを除き、同様である。ＳｉＧｅ膜１５Ａのみを含むアライメントマークが形成される。アライメントマークがＳｉＧｅ膜１５ＡとＧｅ膜１５Ｂとを含む場合に比べて、工程を短縮できる。なお、ＳｉＧｅ膜１５Ａの膜厚は、１００ｎｍには限定されない。
　図１６に、膜厚が１００ｎｍであるＳｉＧｅ膜の光学特性の一例を示す。図１６において、実線がＳｉＧｅ膜の光学特性を示し、破線がベアシリコンの光学特性を示す。膜厚が１００ｎｍであるＳｉＧｅ膜は、波長９３００ｎｍのレーザー光線の透過率が約４８％であり、改質層の形成に用いるレーザー光線を透過できる。
　次に、図１７Ａ～図１７Ｇを参照して、アライメントマークである金属シリサイド膜の形成方法について説明する。その形成方法は、第１～第７のステップを含む。図１７Ａ～図１７Ｄに示す第１～第４のステップは、図１５Ａ～図１５Ｄに示す第１～第４のステップと同様であるので、説明を省略する。
　第５のステップでは、図１７Ｅに示すように、シリコンウェハ１１の表面にＮｉ膜１８を形成する。Ｎｉ膜１８は、シリコンウェハ１１の露出した表面のみならず、ＳｉＯ２膜１７の表面をも覆う。Ｎｉ膜１８の膜厚は、特に限定されないが、例えば２０ｎｍである。
　第６のステップでは、図１７Ｆに示すように、シリコンウェハ１１を加熱し、シリコンウェハ１１とＮｉ膜１８を反応させ、ＮｉＳｉ２膜１５Ｃを形成する。シリコンウェハ１１の加熱温度は、特に限定されないが、例えば５００℃である。
　第７のステップでは、図１７Ｇに示すように、Ｎｉ膜１８をＳＰＭなどで除去し、ＮｉＳｉ２膜１５Ｃを露出させる。ＳＰＭは、硫酸と過酸化水素とを含む水溶液である。その混合比は、例えば質量比で１：１：５である（Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ＝１：１：５）。ＳＰＭでＮｉ膜１８をエッチングする時間は、例えば１５分である。
　ＮｉＳｉ２膜１５Ｃを含むアライメントマークが形成される。なお、金属シリサイドは、ＮｉＳｉ２には限定されず、例えばＴｉＳｉ２又はＣｏＳｉであってもよい。ＮｉＳｉ２の膜厚は、例えば２０ｎｍ～４０ｎｍである。ＴｉＳｉ２の膜厚は、例えば５０ｎｍ～８０ｎｍである。ＣｏＳｉの膜厚は、例えば３０ｎｍ～５０ｎｍである。
　図１８に、膜厚が２１０ｎｍであるＴｉＳｉ２膜の吸収率の一例を示す。図１８に示すように、膜厚が２１０ｎｍであるＴｉＳｉ２膜は、波長１０００ｎｍ～２０００ｎｍの赤外線の吸収率が約９０％であり、撮像に用いる赤外線を吸収できる。また、膜厚が２１０ｎｍであるＴｉＳｉ２膜は、波長９３００ｎｍのレーザー光線の吸収率が約１５％であり、改質層の形成に用いるレーザー光線を透過できる。
　なお、一般的に、膜厚が薄いほど、吸収率は小さくなり、透過率は大きくなる。従って、膜厚が５０ｎｍ～８０ｎｍであるＴｉＳｉ２膜は、波長９３００ｎｍのレーザー光線の吸収率が約１５％よりも小さく、改質層の形成に用いるレーザー光線を透過できる。
　次に、図１９Ａ～図１９Ｇを参照して、アライメントマークであるＡｌＮ膜の形成方法について説明する。その形成方法は、第１～第７のステップを含む。図１９Ａ～図１９Ｅに示す第１～第５のステップは、図１５Ａ～図１５Ｅに示す第１～第５のステップと同様であるので、説明を省略する。
　第６のステップでは、図１９Ｆに示すように、シリコンウェハ１１の表面にＡｌＮ膜１５Ｄを形成し、トレンチをＡｌＮ膜１５Ｄで埋め込む。ＡｌＮ膜１５Ｄは、例えば、ＴＭＡ（トリメチルシラン）を用いてＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｏｐｓｉｔｏｎ）法で形成される。
　具体的には、プラズマ化した混合ガス（ＡｒガスとＨ２ガスとＮ２ガスを含む混合ガス）と、Ａｒガスと、ＴＭＡガスと、Ａｒガスとをこの順番で供給することを繰り返し実施し、ＡｌＮ膜を形成する。混合ガスの混合比は、例えば体積比で１：６：３（Ａｒ：Ｈ２：Ｎ２＝１：６：３）である。プラズマ化した混合ガスの供給によって、シリコンウェハ１１の表面にＮＨ基が形成される。ＮＨ基とＴＭＡガスとが反応し、ＡｌＮ膜が形成される。この方法で形成したＡｌＮ膜は、青色を呈するので、以下、青色ＡｌＮ膜とも呼ぶ。青色ＡｌＮ膜は、不純物を含んで、青色を呈する。青色ＡｌＮ膜の膜厚は、特に限定されないが、例えば１００ｎｍである。
　第７のステップでは、図１９Ｇに示すように、ＡｌＮ膜１５ＤをＣＭＰなどで平坦化し、シリコンウェハ１１の表面の一部を露出させる。シリコンウェハ１１の表面の残部は、ＡｌＮ膜１５Ｄで覆われている。残存するＡｌＮ膜１５Ｄの膜厚は、特に限定されないが、例えば１００ｎｍである。ＡｌＮ膜１５Ｄを含むアライメントマークが形成される。
　図２０に、膜厚が１００ｎｍである青色ＡｌＮ膜の透過率の一例を示す。膜厚が１００ｎｍである青色ＡｌＮ膜は、波長１０００ｎｍの赤外線の透過率が約６０％であり、撮像に用いる赤外線を吸収できる。青色ＡｌＮ膜は、通常のＡｌＮ膜に比べて、波長１０００ｎｍの赤外線の透過率が低く、アライメントマークとして好適である。
　次に、図２１等を参照して、図３のＳ６１及びＳ６２を実施する基板処理装置１００について説明する。図２１において、Ｘ軸方向、Ｙ軸方向及びＺ軸方向は互いに垂直な方向であって、Ｘ軸方向及びＹ軸方向は水平方向、Ｚ軸方向は鉛直方向である。基板処理装置１００は、搬入出部１０１と、搬送部１１０と、レーザー加工部１２０と、分割部１３０と、制御部１４０とを有する。
　搬入出部１０１は、カセットＣが載置される載置部１０２を有する。カセットＣは、図１０等に示す積層基板８を、鉛直方向に間隔をおいて複数枚収容する。積層基板８は、複数のチップ２Ａ、２Ｂと、第１基板１と、第２基板５とを含む。積層基板８は、図１２に示すように、分割面Ｄにて第１分割体８１と第２分割体８２とに分割される。その後、第１分割体８１と第２分割体８２とは、別々に、カセットＣに収容される。第１分割体８１は、シリコンウェハ１１を含み、基板処理装置１００の外部に搬出された後、再び、新しい第１基板１として再利用可能である。シリコンウェハ１１を第１基板１として再利用すべく、シリコンウェハ１１の表面には吸収層１２などが再形成されてもよい。一方、第２分割体８２は、チップ２Ａ、２Ｂを含み、基板処理装置１００の外部に搬出された後、図３のＳ６３、及び図１のＳ７等に供される。なお、載置部１０２の数、及びカセットＣの数は、図２１に示すものには限定されない。
　搬送部１１０は、搬入出部１０１、レーザー加工部１２０及び分割部１３０の隣に配置され、これらに対して積層基板８等を搬送する。搬送部１１０は、積層基板８等を保持する保持機構を有する。保持機構は、水平方向（Ｘ軸方向及びＹ軸方向の両方向）及び鉛直方向への移動、並びに鉛直軸を中心とする回転が可能である。
　レーザー加工部１２０は、図１１に示すように、第１基板１を厚み方向に分割する予定の分割面Ｄにレーザー光線ＬＢ２で複数の改質層Ｍを形成する。改質層Ｍは、点状に形成され、例えば集光点又は集光点の上方に形成される。レーザー加工部１２０は、例えば、第１基板１を保持するステージ１２１と、ステージ１２１で保持された第１基板１にレーザー光線ＬＢ２を照射する光学系１２２とを含む。ステージ１２１は、例えばＸＹθステージ又はＸＹＺθステージである。光学系１２２は、例えば集光レンズを含む。集光レンズは、レーザー光線ＬＢ２を第１基板１に向けて集光する。光学系１２２は、更にガルバノスキャナを含んでもよい。
　分割部１３０は、図１２に示すように、改質層Ｍを起点に第１基板１を分割する。分割部１３０は、例えば、上チャック１３１と下チャック１３２とを含む。上チャック１３１が第１基板１を保持し、下チャック１３２が第２基板５を保持する。但し、第１基板１と第２基板５の配置は上下逆でもよい。次に、上チャック１３１が下チャック１３２に対して上昇すると、改質層Ｍを起点にクラックＣＲが面状に広がり、第１基板１が分割面Ｄにて分割される。言い換えると、積層基板８が分割面Ｄにて第１分割体８１と第２分割体８２とに分割される。上チャック１３１の上昇と共に、上チャック１３１の鉛直軸周りの回転を実施してもよい。第１基板１を分割面Ｄでねじ切ることができる。
　制御部１４０は、例えばコンピュータであり、図２１に示すように、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）１４１と、メモリなどの記憶媒体１４２とを備える。記憶媒体１４２には、基板処理装置１００において実行される各種の処理を制御するプログラムが格納される。制御部１４０は、記憶媒体１４２に記憶されたプログラムをＣＰＵ１４１に実行させることにより、基板処理装置１００の動作を制御する。
　以上、本開示に係るチップ付き基板の製造方法、及び基板処理装置の実施形態について説明したが、本開示は上記実施形態などに限定されない。特許請求の範囲に記載された範疇内において、各種の変更、修正、置換、付加、削除、及び組み合わせが可能である。それらについても当然に本開示の技術的範囲に属する。
　本出願は、２０２１年１月２９日に日本国特許庁に出願した特願２０２１－０１３７８５号に基づく優先権を主張するものであり、特願２０２１－０１３７８５号の全内容を本出願に援用する。
１　　第１基板
２Ａ、２Ｂ　　チップ
５　　第２基板
６　　第３基板
７　　チップ付き基板
８　　積層基板
１５　アライメントマーク
１００　基板処理装置
１１０　搬送部
１２０　レーザー加工部
１３０　分割部
ＬＢ２　レーザー光線
Ｄ　　　分割面
Ｍ　　　改質層

Claims (13)

  1. 　複数のチップと、複数の前記チップが一時的に接合された第１基板と、複数の前記チップを介して前記第１基板に接合された第２基板とを含む積層基板を準備することと、
    　前記第１基板及び前記第２基板に接合された複数の前記チップを、第３基板のデバイス層を含む片面に接合すべく、前記第１基板から分離することと、
    　を有し、
    　前記チップと分離した前記第１基板が、前記第１基板と前記チップの接合時の位置合わせ、又は接合後の位置ずれの測定に用いられるアライメントマークを含む、チップ付き基板の製造方法。
  2. 　複数の前記チップと前記第１基板との分離は、
    　前記第１基板を厚み方向に分割する予定の分割面にレーザー光線で複数の改質層を形成することと、
    　複数の前記改質層を起点に前記第１基板を分割することと、
    　を含む、請求項１に記載のチップ付き基板の製造方法。
  3. 　前記第１基板は、シリコンウェハと、前記シリコンウェハと前記チップとの間にて前記レーザー光線を吸収する吸収層とを含み、
    　前記レーザー光線は、前記シリコンウェハを透過し、前記吸収層に前記改質層を形成する、請求項２に記載のチップ付き基板の製造方法。
  4. 　前記アライメントマークは、前記シリコンウェハと前記吸収層の間に形成される、請求項３に記載のチップ付き基板の製造方法。
  5. 　前記レーザー光線は、前記シリコンウェハ及び前記アライメントマークを透過し、前記吸収層に前記改質層を形成する、請求項４に記載のチップ付き基板の製造方法。
  6. 　前記アライメントマークは、前記レーザー光線を透過し、前記レーザー光線とは異なる波長の赤外線を吸収する、請求項２～５のいずれか１項に記載のチップ付き基板の製造方法。
  7. 　前記アライメントマークは、Ｇｅ膜、ＳｉＧｅ膜、金属シリサイド膜、又は青色ＡｌＮ膜を含む、請求項６に記載のチップ付き基板の製造方法。
  8. 　前記レーザー光線の波長は、８８００ｎｍ～１１０００ｎｍである、請求項６又は７に記載のチップ付き基板の製造方法。
  9. 　前記赤外線の波長は、１０００ｎｍ～２０００ｎｍである、請求項６～８のいずれか１項に記載のチップ付き基板の製造方法。
  10. 　前記チップと分離した前記第１基板に対して、前記チップとは別のチップを接合することを更に有する、請求項１～９のいずれか１項に記載のチップ付き基板の製造方法。
  11. 　複数のチップと、複数の前記チップが一時的に接合された第１基板と、複数の前記チップを介して前記第１基板に接合された第２基板とを含む積層基板を搬送する搬送部と、
    　前記第１基板を厚み方向に分割する予定の分割面にレーザー光線で複数の改質層を形成するレーザー加工部と、
    　複数の前記改質層を起点に前記第１基板を分割する分割部と、
    　を備え、
    　前記第１基板は、前記第１基板と前記チップの接合時の位置合わせ、又は接合後の位置ずれの測定に用いられるアライメントマークを含み、
    　前記レーザー加工部は、前記アライメントマークと前記チップの間の前記分割面に、複数の前記改質層を形成する、基板処理装置。
  12. 　前記第１基板は、シリコンウェハと、前記シリコンウェハと前記チップとの間にて前記レーザー光線を吸収する吸収層とを含み、
    　前記レーザー光線は、前記シリコンウェハを透過し、前記吸収層に前記改質層を形成する、請求項１１に記載の基板処理装置。
  13. 　前記アライメントマークは、前記シリコンウェハと前記吸収層の間に形成され、
    　前記レーザー光線は、前記シリコンウェハ及び前記アライメントマークを透過し、前記吸収層に前記改質層を形成する、請求項１２に記載の基板処理装置。
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