KR20230135615A - 칩 포함 기판 제조 방법 및 기판 처리 장치 - Google Patents

칩 포함 기판 제조 방법 및 기판 처리 장치 Download PDF

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KR20230135615A
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chip
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요시히사 마츠바라
요시히로 츠츠미
요헤이 야마시타
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도쿄엘렉트론가부시키가이샤
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Abstract

칩 포함 기판 제조 방법은 하기의 (A)~(B)를 포함한다. (A) 복수 개의 칩과, 복수 개의 상기 칩이 일시적으로 접합된 제1 기판과, 복수 개의 상기 칩을 사이에 두고 상기 제1 기판에 접합된 제2 기판을 포함하는 적층 기판을 준비한다. (B) 상기 제1 기판 및 상기 제2 기판에 접합된 복수 개의 상기 칩을 제3 기판에 있어 디바이스 층을 포함하는 한쪽면에 접합하기 위해, 상기 제1 기판으로부터 분리한다. 상기 칩과 분리된 상기 제1 기판은 상기 칩과 상기 제1 기판을 접합시킬 때의 위치 맞춤 또는 접합 후의 위치 어긋남의 측정에 사용되는 얼라인먼트 마크를 포함한다.

Description

칩 포함 기판 제조 방법 및 기판 처리 장치
본 개시 내용은 칩 포함 기판 제조 방법 및 기판 처리 장치에 관한 것이다.
특허문헌 1의 도 20에는 칩 온 웨이퍼(chip on wafer)의 제조 공정이 도시되어 있다. 이러한 제조 공정에서는, 복수 개의 제2 메모리 칩이 형성된 베이스 웨이퍼에 대해 개별 조각화된 제1 메모리 칩을 1개씩 접합시킨다.
일본국 공개특허공보 특개2015-46569호
본 개시 내용의 일 양태는 칩과 기판을 접합시킬 때의 위치 맞춤 또는접합 후의 위치 어긋남의 측정에 사용되는 얼라인먼트 마크를 재이용하는 기술을 제공한다.
본 개시 내용의 일 양태에 따른 칩 포함 기판 제조 방법은, 하기의 (A)~(B)를 포함한다. (A) 복수 개의 칩과, 복수 개의 상기 칩이 일시적으로 접합된 제1 기판과, 복수 개의 상기 칩을 사이에 두고 상기 제1 기판에 접합된 제2 기판을 포함하는 적층 기판을 준비한다. (B) 상기 제1 기판 및 상기 제2 기판에 접합된 복수 개의 상기 칩을 제3 기판에 있어 디바이스 층을 포함하는 한쪽면에 접합하기 위해, 상기 제1 기판으로부터 분리한다. 상기 칩과 분리된 상기 제1 기판은 상기 칩과 상기 제1 기판을 접합시킬 때의 위치 맞춤 또는 접합 후의 위치 어긋남의 측정에 사용되는 얼라인먼트 마크를 포함한다.
본 개시 내용의 일 양태에 의하면, 얼라인먼트 마크를 재이용할 수 있다.
도 1은 일 실시형태에 따른 칩 포함 기판의 제조 방법을 나타내는 플로우 챠트이다.
도 2는 도 1의 S1을 상세하게 나타내는 플로우 챠트이다.
도 3은 도 1의 S6을 상세하게 나타내는 플로우 챠트이다.
도 4는 도 1의 S1이 행해지는 동안의 상태를 나타내는 단면도이다.
도 5는 도 1의 S1이 완료되었을 때의 상태를 나타내는 단면도이다.
도 6은 도 1의 S2가 완료되었을 때의 상태를 나타내는 단면도이다.
도 7은 도 1의 S3이 완료되었을 때의 상태를 나타내는 단면도이다.
도 8은 도 1의 S4가 행해지는 동안의 상태를 나타내는 단면도이다.
도 9는 도 1의 S4가 완료되었을 때의 상태를 나타내는 단면도이다.
도 10은 도 1의 S5가 완료되었을 때의 상태를 나타내는 단면도이다.
도 11은 도 1의 S6에 포함되는 도 3의 S61이 완료되었을 때의 상태를 나타내는 단면도이다.
도 12는 도 1의 S6에 포함되는 도 3의 S62가 완료되었을 때의 상태를 나타내는 단면도이다.
도 13은 도 1의 S6에 포함되는 도 3의 S63이 완료되었을 때의 상태를 나타내는 단면도이다.
도 14는 도 1의 S7이 완료되었을 때의 상태를 나타내는 단면도이다.
도 15a는 Ge 막 형성 방법의 제1 단계의 일 예를 나타내는 단면도이다.
도 15b는 Ge 막 형성 방법의 제2 단계의 일 예를 나타내는 단면도이다.
도 15c는 Ge 막 형성 방법의 제3 단계의 일 예를 나타내는 단면도이다.
도 15d는 Ge 막 형성 방법의 제4 단계의 일 예를 나타내는 단면도이다.
도 15e는 Ge 막 형성 방법의 제5 단계의 일 예를 나타내는 단면도이다.
도 15f는 Ge 막 형성 방법의 제6 단계의 일 예를 나타내는 단면도이다.
도 16은 SiGe 막의 투과율의 일 예를 나타내는 도면이다.
도 17a는 금속 실리사이드막 형성 방법의 제1 단계의 일 예를 나타내는 단면도이다.
도 17b는 금속 실리사이드막 형성 방법의 제2 단계의 일 예를 나타내는 단면도이다.
도 17c는 금속 실리사이드막 형성 방법의 제3 단계의 일 예를 나타내는 단면도이다.
도 17d는 금속 실리사이드막 형성 방법의 제4 단계의 일 예를 나타내는 단면도이다.
도 17e는 금속 실리사이드막 형성 방법의 제5 단계의 일 예를 나타내는 단면도이다.
도 17f는 금속 실리사이드막 형성 방법의 제6 단계의 일 예를 나타내는 단면도이다.
도 17g는 금속 실리사이드막 형성 방법의 제7 단계의 일 예를 나타내는 단면도이다.
도 18은 금속 실리사이드막의 흡수율의 일 예를 나타내는 도면이다.
도 19a는 AlN막 형성 방법의 제1 단계의 일 예를 나타내는 단면도이다.
도 19b는 AlN막 형성 방법의 제2 단계의 일 예를 나타내는 단면도이다.
도 19c는 AlN막 형성 방법의 제3 단계의 일 예를 나타내는 단면도이다.
도 19d는 AlN막 형성 방법의 제4 단계의 일 예를 나타내는 단면도이다.
도 19e는 AlN막 형성 방법의 제5 단계의 일 예를 나타내는 단면도이다.
도 19f는 AlN막 형성 방법의 제6 단계의 일 예를 나타내는 단면도이다.
도 19g는 AlN막 형성 방법의 제7 단계의 일 예를 나타내는 단면도이다.
도 20은 AlN막의 투과율의 일 예를 나타내는 도면이다.
도 21은 일 실시형태에 따른 기판 처리 장치를 나타내는 평면도이다.
이하에서는, 도면을 참조하여 본 개시 내용의 실시형태에 대해 설명한다. 한편, 각 도면에 있어 동일 또는 대응하는 구성에는 동일한 부호를 붙이며 설명을 생략하는 경우가 있다.
칩 포함 기판 제조 방법은, 예를 들어, 도 1에 나타내는 S1~S7를 포함한다. 도 1의 S1은, 예를 들어, 도 2에 나타내는 S11~S14를 포함한다. 또한, 도 1에 나타내는 S6은, 예를 들어, 도 3에 나타내는 S61~S63을 포함한다.
먼저, 도 1의 S1에서는, 도 4 및 도 5에 나타내는 바와 같이, 제1 기판(1)과 칩(2A,2B)을 접합시킨다. 도 1의 S1에 포함되는 도 2의 S11에서는, 제1 기판(1)과 칩(2A,2B)을 준비한다.
제1 기판(1)은, 예를 들어, 실리콘 웨이퍼(11), 흡수층(12), 접합층(13)을 포함한다. 한편, 흡수층(12)은, 후술하는 바와 같이, 접합층(13)을 겸할 수도 있고, 제1 기판(1)은 실리콘 웨이퍼(11)와 흡수층(12)을 포함할 수도 있다. 실리콘 웨이퍼(11) 대신에 화합물 반도체 웨이퍼가 사용될 수도 있다. 화합물 반도체 웨이퍼로는 특별히 한정되지는 않으며, 예를 들어 GaAs 웨이퍼, SiC 웨이퍼, GaN 웨이퍼, InP 웨이퍼, AlN 웨이퍼 등일 수 있다.
흡수층(12)은 실리콘 웨이퍼(11)와 칩(2A,2B) 사이에 배치된다. 상세하게는 후술하는 바, 도 11에 나타내는 바와 같이, 레이저 광선(LB2)은 실리콘 웨이퍼(11)를 투과하여 흡수층(12)에서 흡수된다. 레이저 광선(LB2)이 흡수층(12)에 흡수되어 칩(2A,2B)에 도달하지 않으므로, 칩(2A,2B)의 파손을 억제할 수 있다. 흡수층(12)은, 예를 들어 실리콘 산화층이며, 열 산화법 또는 CVD(Chemical Vapor Deposition)법 등에 의해 형성된다.
한편, 흡수층(12)은 칩(2A,2B)의 파손을 억제할 수 있을 정도로 레이저 광선(LB2)을 흡수할 수 있으면 되며, 실리콘 질화층 또는 실리콘 탄질화층 등일 수 있다. 실리콘 질화층은 열 질화법 또는 CVD법 등에 의해 형성된다. 실리콘 탄질화층은 CVD법 등에 의해 형성된다.
접합층(13)은, 도 4에 나타내는 바와 같이, 흡수층(12)과 칩(2A,2B) 사이에 배치되어 칩(2A,2B)에 접촉한다. 접합층(13)은, 예를 들어, 실리콘 산화층 등과 같은 절연층이다. 접합층(13)은 흡수층(12)과는 다른 재질일 수도 있고 같은 재질일 수도 있다. 후자의 경우, 흡수층(12)이 접합층(13)을 겸할 수도 있다.
제1 기판(1)은 얼라인먼트 마크(15)를 포함한다. 얼라인먼트 마크(15)는 제1 기판(1)과 칩(2A,2B)을 접합시킬 때의 위치 맞춤 또는 접합 후의 위치 어긋남의 측정에 사용된다. 얼라인먼크 마크(15)는 위치 맞춤과 위치 어긋남의 측정 양쪽 다에 사용될 수도 있다. 접합 후의 위치 어긋남 측정 결과는, 예를 들어, 다음 회 이후에서 제1 기판(1)과 칩을 접합할 때의 위치 맞춤에 사용된다. 또한, 접합 후의 위치 어긋남 측정 결과는 불량품 판별 등과 같은 품질 관리에 사용될 수도 있다.
얼라인먼트 마크(15)는, 도 12에 나타내는 바와 같이, 실리콘 웨이퍼(11)와 흡수층(12) 사이에 형성되며 분할면(D)을 기준으로 칩(2A,2B)의 반대쪽에 형성된다. 분할면(D)에서 제1 기판(1)이 분할됨으로써, 실리콘 웨이퍼(11)과 칩(2A,2B)이 분할될 수 있다. 칩(2A,2B)과 분할된 실리콘 웨이퍼(11)에는 얼라인먼트 마크(15)가 표시되어 있다. 따라서, 실리콘 웨이퍼(11)를 재이용할 때에 얼라인먼트 마크(15)를 다시 형성하지 않아도 되며 얼라인먼트 마크(15)를 재이용할 수 있다.
얼라인먼트 마크(15)는 얼라인먼트 마크(15)의 촬상에 사용되는 적외선을 흡수한다. 적외선 카메라는 실리콘 웨이퍼(11)를 투과한 적외선을 수광함으로써 얼라인먼트 마크(15)를 촬상한다. 촬상에 사용되는 적외선의 파장은 레이저 광선(LB2)의 파장과는 다르며, 예를 들어 1000nm~2000nm이다. 얼라인먼트 마크(15)는, 얼라인먼트 마크(15)의 촬상에 사용되는 적외선의 흡수율이 예를 들어 45% 이상 100% 이하이며, 바람직하게는 50% 이상 100% 이하이며, 보다 바람직하게는 60% 이상 100% 이하이다.
얼라인먼트 마크(15)는, 도 11에 나타내는 바와 같이, 레이저 광선(LB2)을 투과시킨다. 레이저 광선(LB2)은 실리콘 웨이퍼(11) 및 얼라인먼트 마크(15)를 투과하여 흡수층(12)에 개질층(M)을 형성한다. 흡수층(12)이 레이저 광선(LB2)을 흡수함으로써 개질층(M)이 형성된다. 개질층(M)은 분할면(D)에 복수 개 형성된다. 복수 개의 개질층(M)을 기점으로 하여 분할이 이루어진다. 레이저 광선(LB2)의 파장은, 예를 들어, 8800nm~11000nm이다. 얼라인먼트 마크(15)는 레이저 광선(LB2)의 투과율이 예를 들어 45% 이상 100% 이하이며, 바람직하게는 50% 이상 100% 이하이며, 보다 바람직하게는 60% 이상 100% 이하이다.
얼라인먼크 마크(15)는, 전술한 바와 같이, 얼라인먼크 마크(15)의 촬상에 사용되는 적외선을 흡수하며 또한 레이저 광선(LB2)을 투과시키는 재료로 형성된다. 구체적으로, 예를 들어, 얼라인먼트 마크(15)는 Ge 막, SiGe막, 금속 실리사이드막, 또는 AlN막을 포함한다. Ge막 등은 SiO2막 및 금속막과는 달리, 촬상용 적외선을 흡수하며 또한 레이저 광선(LB2)을 투과시킨다. 한편, SiO2막은 촬상용 적외선을 투과시키며 레이저 광선(LB2)을 흡수한다. 또한, 금속막은 촬상용 적외선을 흡수할 수 있으나, 레이저 광선(LB2) 역시 흡수한다. 얼라인먼트 마크(15)의 형성 방법에 대해서는 후술한다.
칩(2A)은 실리콘 웨이퍼(21A)와 디바이스층(22A)을 포함한다. 디바이스층(22A)은 실리콘 웨이퍼(21A)의 표면에 형성된다. 디바이스층(22A)은 반도체 소자, 회로 또는 단자 등을 포함한다. 디바이스층(22A)을 형성한 후에, 실리콘 웨이퍼(21A)가 복수 개의 칩(2A)으로 개별 조각화된다.
칩(2B)은, 칩(2A)과 마찬가지로, 실리콘 웨이퍼(21B)와 디바이스층(22B)을 포함한다. 디바이스층(22B)은 디바이스층(22A)과는 다른 기능을 가지며, 칩(2A,2B)은 서로 다른 두께를 가진다. 디바이스층(22B)을 형성한 후에, 실리콘 웨이퍼(21B)가 복수 개의 칩(2B)으로 개별조각화된다.
도 1의 S1에 포함되는 도 2의 S12에서는, 제1 기판(1)의 접합면(14)을 플라즈마 등에 의해 표면 개질시킨다. 구체적으로, 접합면(14)의 SiO2 결합을 절단하여 Si의 미결합 손을 형성함으로써, 접합면(14)의 친수화를 가능하게 한다.
예를 들어, 감압 분위기 하에서 처리 가스인 산소 가스가 여기되어 플라즈마됨으로써 이온화된다. 산소 이온이 접합면(14)으로 조사(照射)됨으로써 접합면(14)이 개질된다. 처리 가스는 산소 가스에 한정되지 않으며, 예를 들어 질소 가스 등일 수도 있다.
상기 S12에서는, 제1 기판(1)의 접합면(14)뿐 아니라 칩(2A,2B)의 접합면(24A,24B)까지 표면 개질될 수도 있다. 제1 기판(1)의 접합면(14)과 칩(2A,2B)의 접합면(24A,24B) 중 적어도 한쪽이 표면 개질된다
도 1의 S1에 포함되는 도 2의 S13에서는, 제1 기판(1)의 접합면(14)을 친수화한다. 예를 들어, 스핀 척에 의해 제1 기판(1)을 홀딩하고, 스핀 척과 함께 회전하는 제1 기판(1)의 접합면(14)에 DIW(탈이온수) 등과 같은 순수(純水)를 공급한다. 접합면(14)의 Si 미결합손에 OH기가 부착됨으로써 접합면(14)이 친수화된다.
상기 S13에서는, 제1 기판(1)의 접합면(14)뿐 아니라 칩(2A,2B)의 접합면(24A,24B)까지 친수화될 수도 있다. 제1 기판(1)의 접합면(14)과 칩(2A,2B)의 접합면(24A,24B) 중 적어도 한쪽이 친수화된다
도 1의 S1에 포함되는 도 2의 S14에서는, 제1 기판(1)의 접합면(14)에 칩(2A,2B)을 한 개씩 일시적으로 접합시킨다. 칩(2A,2B)은 디바이스층(22A,22B)을 제1 기판(1)으로 향하도록 한 상태에서 제1 기판(1)에 접합된다.
칩(2A,2B)과 제1 기판(1)은 반데르발스 힘(분자간 힘) 및 OH기 간 수소 결합 등에 의해 접합된다. 그 후, 접합 강도를 높이기 위해 가열 처리가 실시될 수도 있다. 가열 처리에 의해 탈수 반응이 발생한다. 액체 접착제를 사용하지 않고 고체끼리 직접 붙여맞추므로, 접착제 변형 등에 의한 위치 어긋남과 접착제 두께 불균일 등에 의한 경사 발생을 방지할 수 있다.
그런데, 상기 특허문헌 1에서는, 본 개시 내용의 기술과는 달리, 제1 기판(1)에 칩(2A,2B)을 일시적으로 접합하는 단계를 거치지 않고 후술하는 제3 기판(6)에 칩(2A,2B)을 영구적으로 접합시킨다. 그렇기 때문에, 접합시에 기포나 이물질이 개입되는 것을 억제하는 것과 위치 제어를 높은 정확도로 실시하는 것 양쪽이 동시에 요구된다.
상기 특허문헌 1에서와 같이 칩(2A,2B)을 제3 기판(6)에 한 개씩 접합시키는 경우에, 접합시에 기포가 개입되는 것을 억제하려면, 칩(2A,2B)을 한 개씩 변형시키면 된다. 칩(2A,2B)의 접합면(24A,24B)이 아래로 볼록한 곡면으로 변형됨으로써, 중심에서부터 둘레 가장자리 쪽으로 차차 제3 기판(6)과 접합되며, 최종적으로는 평탄면으로 돌아온다.
칩(2A,2B)의 접합면(24A,24B)을 아래로 볼록한 곡면으로 변형시키는 것은, 칩(2A,2B) 각각의 둘레 가장자리를 고정시키고 칩(2A,2B) 각각의 중심을 가압하여 아래로 낮추는 것을 포함한다. 다만, 칩(2A,2B) 각각의 개별 크기는 작으므로, 고정되는 곳과 가압되어 아래로 낮아지는 곳 간의 간격이 좁다. 그렇기 때문에, 칩(2A,2B)을 한 개씩 변형시키는 것은 어렵다.
본 실시형태에 의하면, 칩(2A,2B)은 제1 기판(1)에 일시적으로 접합되며 나중에 제1 기판(1)으로부터 분리된다. 그러므로, 칩(2A,2B)과 제1 기판(1)을 접합할 때에 기포가 개입되더라도 문제되지 않는다. 따라서, 상기 S14에서는, 칩(2A,2B)의 접합면(24A,24B)을 평탄면인 채로 제1 기판(1)의 접합면(14)에 접합시킬 수 있다. 칩(2A,2B)을 변형시키지 않으므로 칩(2A,2B)의 위치 제어 정확도를 향상시킬 수 있는 바, 칩(2A,2B)을 목적하는 위치에 정확하게 위치시킬 수 있다.
또한, 본 실시형태에 의하면, 칩(2A,2B)은 제1 기판(1)에 일시적으로 접합되며 나중에 제1 기판(1)으로부터 분리된다. 그러므로, 칩(2A,2B)과 제1 기판(1)을 접합할 때에 파티클이 개입되더라도 문제되지 않는다. 따라서, 제1 기판(1)의 접합면(14)과 칩(2A,2B)의 접합면(24A,24B)은 접합에 지장을 가져오지 않을 정도로 이물질이 묻어 있어도 된다. 즉, 요구되는 청정도를 낮게 할 수가 있다.
이어서, 도 1의 S2에서는, 도 6에 나타내는 바와 같이, 복수 개의 칩(2A,2B)을 박형화하여 두께를 균일화한다. 도 6에서 이점쇄선은 S2의 직전 상태를 나타내고, 실선은 S2 완료시의 상태를 나타낸다. 칩(2A,2B) 중에서도 실리콘 웨이퍼(21A,21B)는 박형화되며 디바이스층(22A,22B)은 박형화되지 않는다. 박형화는 연삭 가공 또는 레이저 가공을 포함한다.
이어서, 도 1의 S3에서는, 도 7에 나타내는 바와 같이, 칩(2A,2B)의 표면에 접합층(3)을 형성한다. 접합층(3)은, 제1 기판(1)의 접합층(13)과 마찬가지로, 실리콘 산화층 등과 같은 절연층이며 CVD법 등에 의해 형성된다. 칩(2A,2B)끼리는 간격을 두고 배치되는 바, 접합층(3)이 형성되는 면이 요철을 가지므로 접합층(3)의 표면 역시 요철을 갖는다.
이어서, 도 1의 S4에서는, 도 8 및 도 9에 나타내는 바와 같이, 접합층(3)의 표면을 평탄화한다. 접합층(3)은 실리콘 산화층 등으로서 높은 경도를 가지는 바, CMP(Chemical Mechanical Polishing) 등과 같은 연마를 할 때에는 평탄화에 시간이 걸린다.
그리하여, 우선, 도 8에 나타내는 바와 같이, 접합층(3)의 볼록부(31)에 레이저 광선(LB1)을 조사한다. 볼록부(31)는 레이저 광선(LB1)을 흡수하여 고상에서 기상으로 상태 변화되어 비산하거나, 또는 고상인 채로 비산한다. 한편, 레이저 광선(LB1)은 접합층(3)의 오목부(32)에 조사될 수도 있다. 오목부(32)에서의 조사 강도가 볼록부(31)에서의 조사 강도보다 낮으면, 접합층(3) 표면을 평탄화할 수 있다.
레이저 광선(LB1)의 조사(照射)점은 갈바노스캐너 또는 XYθ 스테이지에 의해 이동된다. 갈바노스캐너는 레이저 광선(LB1)을 이동시킨다. XYθ 스테이지는 제1 기판(1)을 수평 방향(X축 방향 및 Y축 방향)으로 이동시켜 연직축을 중심으로 회전시킨다. XYθ 스테이지 대신에 XYZθ 스테이지가 사용될 수도 있다.
이어서, 도 9에 나타내는 바와 같이, 접합층(3)의 표면을 CMP 등에 의해 추가로 평탄화한다. CMP 전에 이미 볼록부(31)를 선택적으로 제거하였으므로, CMP 후에는 접합층(3)의 표면에 남은 굴곡을 저감시킬 수 있다.
이어서, 도 1의 S5에서는, 도 10에 나타내는 바와 같이, 칩(2A,2B)과 제2 기판(5)을 접합한다. 제2 기판(5)은 접합층(3)의 평탄화된 표면에 접촉하여 접합층(3)을 사이에 두고 칩(2A,2B)에 접합된다.
제2 기판(5)은, 예를 들어, 실리콘 웨이퍼(51)와 접합층(53)을 포함한다. 접합층(53)은, 제1 기판(1)의 접합층(13)과 마찬가지로, 실리콘 산화층 등과 같은 절연층이며 CVD법 등에 의해 형성된다.
제2 기판(5)의 접합면(54)과 접합층(3)의 접합면(34) 중 적어도 한쪽에 대해, 접합 전에 표면 개질 및 친수화가 행해질 수도 있다. 제2 기판(5)과 접합층(3)은 반데르발스 힘(분자간 힘) 및 OH기 간 수소 결합 등에 의해 접합된다. 액체 접착제를 사용하지 않고 고체끼리 직접 붙여맞추므로, 접착제의 변형 등에 의한 위치 어긋남을 방지할 수 있다. 또한, 접착제 두께의 불균일 등에 의한 경사 발생을 방지할 수 있다.
제2 기판(5)은 그 접합면(54)을 아래로 향하도록 하여 접합층(3)을 사이에 두고 제1 기판(1)에 접합된다. 즉, 기판끼리 붙여맞춘다. 이 때, 제2 기판(5)의 접합면(54)은 기포의 개입을 방지하기 위해 아래로 볼록한 곡면으로 변형됨으로써, 중심에서부터 둘레 가장자리 쪽으로 차차 접합되며, 최종적으로는 평탄면으로 돌아온다.
제2 기판(5)의 변형은, 제2 기판(5)의 둘레 가장자리를 고정시키고서, 제2 기판(5)의 중심을 가압하여 아래로 낮춤으로써 실현할 수 있다. 제2 기판(5)을 변형시키는 경우에, 칩(2A,2B)을 한 개씩 변형시키는 경우에 비해, 고정되는 곳과 아래로 낮아지는 곳 간의 간격이 넓으므로 변형이 용이하다. 변형이 용이한 것은 기판끼리 붙여맞춘 것이기 때문이다.
한편, 제2 기판(5)과 제1 기판(1)의 배치는 반대일 수도 있어서, 제2 기판(5)은 제1 기판(1)의 아랫쪽에 배치될 수도 있고, 제2 기판(5)의 접합면(54)이 상향일 수도 있다. 이 경우, 제2 기판(5)의 접합면(54)은 기포의 개입을 방지하기 위해 위로 볼록한 곡면으로 변형됨으로써, 중심에서부터 둘레 가장자리 쪽으로 차차 접합되며, 최종적으로는 평탄면으로 돌아온다.
한편, 제2 기판(5)과 제1 기판(1)의 접합은, 중심에서부터 둘레 가장자리 쪽으로 차차 실시하기 위해 처음에 제2 기판(5)을 굽혀 변형시키지만, 처음에 제1 기판(1)을 굽혀 변형시킬 수도 있다. 이 경우에도 기판끼리 붙여맞추어진다. 다만, 제1 기판(1)을 평탄하게 홀딩하고 칩(2A,2B)을 평탄하게 홀딩하는 것이 칩(2A,2B) 보호의 관점에서는 바람직하다.
이어서, 도 1의 S6에서는, 도 11, 도 12, 도 13에 나타내는 바와 같이, 칩(2A,2B)을 제1 기판(1)으로부터 분리시킨다. 도 1의 S6에 포함되는 도 3의 S61에서는, 도 11에 나타내는 바와 같이, 제1 기판(1)을 두께 방향으로 분할할 예정인 분할면(D)에 대해 레이저 광선(LB2)에 의해 복수 개의 개질층(M)을 형성한다. 개질층(M)은 점 형상으로 형성되며, 예를 들어, 집광점 또는 집광점보다 윗쪽에 형성된다.
레이저 광선(LB2)은 제1 기판(1)의 실리콘 웨이퍼(11)를 통과하여 제1 기판(1)의 흡수층(12)에 대해 개질층(M)을 형성한다. 흡수층(12)은 실리콘 웨이퍼(11)와 칩(2A,2B) 사이에 배치되며 레이저 광선(LB2)을 흡수한다. 레이저 광선(LB2)이 칩(2A,2B)에 거의 도달하지 않으므로, 칩(2A,2B)의 파손을 억제할 수 있다.
레이저 광선(LB2)은 실리콘 웨이퍼(11) 및 얼라인먼트 마크(15)를 투과하여 흡수층(12)에서 흡수되도록, 예를 들어, 8800nm~11000nm의 파장을 가진다. 레이저 광선(LB2)의 광원은, 예를 들어, CO2 레이저이다. CO2 레이저의 파장은 약 9300nm이다. 레이저 광선(LB2)은 펄스 발진된다.
개질층(M)의 형성 위치는 갈바노스캐너 또는 XYθ 스테이지에 의해 이동된다. 갈바노스캐너는 레이저 광선(LB2)을 이동시킨다. XYθ 스테이지는 제1 기판(1)을 수평 방향(X축 방향 및 Y축 방향)으로 이동시켜 연직축을 중심으로 회전시킨다. XYθ 스테이지 대신에 XYZθ 스테이지가 사용될 수도 있다.
개질층(M)은 제1 기판(1)의 둘레 방향 및 직경 방향으로 간격을 두고서 복수 개 형성된다. 개질층(M) 형성시에는 개질층(M)끼리를 연결하는 크랙(CR)도 형성된다.
도 1의 S6에 포함되는 도 3의 S62에서는, 도 12에 나타내는 바와 같이, 개질층(M)을 기점으로 하여 제1 기판(1)이 분할된다. 상부 척(131)이 제1 기판(1)을 홀딩하고 하부 척(132)이 제2 기판(5)을 홀딩한다. 다만, 제1 기판(1)과 제2 기판(5)의 배치는 상하 반대일 수도 있는 바, 상부 척(131)이 제2 기판(5)을 홀딩하고 하부 척(132)이 제1 기판(1)을 홀딩할 수도 있다. 이어서, 상부 척(131)이 하부 척(132)에 대해 상승하면, 개질층(M)을 기점으로 하여 크랙(CR)이 면 형상으로 확대되어 제1 기판(1)이 분할면(D)에서 분할된다.
상기 S62에서는, 상부 척(131)의 상승과 함께 상부 척(131)의 연직축 중심 회전을 실시할 수도 있다. 분할면(D)에서 제1 기판(1)을 비틀어 끊을 수 있다. 한편, 상부 척(131)의 상승 대신에 또는 상부 척(131)의 상승에 더하여, 하부 척(132)의 하강이 실시될 수도 있다. 또한, 하부 척(132)의 연직축 중심 회전이 실시될 수도 있다.
도 1의 S6에 포함되는 도 3의 S63에서는, 도 13에 나타내는 바와 같이, 칩(2A,2B)에 부착되는 제1 기판(1)의 잔류물(16)을 CMP 등에 의해 제거한다. 잔류물(16)은 흡수층(12)의 일부와 접합층(13)을 포함한다. 잔류물(16) 제거 후, 칩(2A,2B)의 디바이스층(22A,22B)이 재차 노출된다. 디바이스층(22A,22B)은, 예를 들어, 반도체 메모리이다.
이어서, 도 1의 S7에서는, 도 14에 나타내는 바와 같이, 칩(2A,2B)을 제2 기판(5)에 접합된 상태에서 제3 기판(6)의 디바이스층(62)을 포함하는 한쪽면(64)에 접합한다. 제3 기판(6)은 실리콘 웨이퍼(61)와 디바이스층(62)을 포함한다.
디바이스층(62)은 실리콘 웨이퍼(61)의 표면에 형성된다. 디바이스층(62)은 반도체 소자, 회로, 또는 단자 등을 포함하며, 칩(2A,2B)의 디바이스층(22A,22B)에 전기적으로 접속된다. 디바이스층(62)은, 예를 들어, 반도체 메모리의 주변 회로("peripheral"이라고도 함) 또는 반도체 메모리의 출입 회로("IO"라고도 함) 등이다.
제3 기판(6)의 접합면(64)과 칩(2A,2B)의 접합면(24A,24B) 중 적어도 한쪽에는, 접합 전에 표면 개질 및 친수화가 행해질 수도 있다. 제3 기판(6)과 칩(2A,2B)은 반데르발스 힘(분자간 힘) 및 OH기 간 수소 결합 등에 의해 접합된다. 액체 접착제를 사용하지 않고 고체끼리 직접 붙여맞추므로, 접착제의 변형 등에 의한 위치 어긋남을 방지할 수 있다. 또한, 접착제 두께의 불균일 등에 의한 경사 발생을 방지할 수 있다.
제3 기판(6)은 그 접합면(64)을 아래로 향하도록 하여 칩(2A,2B)을 사이에 두고 제2 기판(5)에 접합된다. 즉, 기판끼리 붙여맞춘다. 이 때, 제3 기판(6)의 접합면(64)은 기포의 개입을 방지하기 위해 아래로 볼록한 곡면으로 변형됨으로써, 중심에서부터 둘레 가장자리 쪽으로 차차 접합되며, 최종적으로는 평탄면으로 돌아온다.
제3 기판(6)의 변형은, 제3 기판(6)의 둘레 가장자리를 고정시키고서, 제3 기판(6)의 중심을 가압하여 아래로 낮춤으로써 실현할 수 있다. 제3 기판(6)을 변형시키는 경우에, 칩(2A,2B)을 한 개씩 변형시키는 경우에 비해, 고정되는 곳과 아래로 낮아지는 곳 간의 간격이 넓으므로 변형이 용이하다. 변형이 용이한 것은 기판끼리 붙여맞춘 것이기 때문이다.
한편, 제3 기판(6)과 제2 기판(5)의 배치는 반대일 수도 있어서, 제3 기판(6)은 제2 기판(5)의 아랫쪽에 배치될 수도 있고, 제3 기판(6)의 접합면(64)이 상향일 수도 있다. 이 경우, 제3 기판(6)의 접합면(64)은 기포의 개입을 방지하기 위해 위로 볼록한 곡면으로 변형됨으로써, 중심에서부터 둘레 가장자리 쪽으로 차차 접합되며, 최종적으로는 평탄면으로 돌아온다. 이 경우에도 기판끼리 붙여맞추어진다.
한편, 제3 기판(6)과 제2 기판(5)의 접합은, 중심에서부터 둘레 가장자리 쪽으로 차차 실시하기 위해 처음에 제3 기판(6)을 굽혀 변형시키지만, 처음에 제2 기판(5)을 굽혀 변형시킬 수도 있다. 이 경우에도 기판끼리 붙여맞추어진다.
상기 S7에 의해 칩 포함 기판(7)이 얻어진다. 칩 포함 기판(7)은 제3 기판(6)과 복수 개의 칩(2A,2B)을 포함한다. 칩 포함 기판(7)은 제2 기판(5)을 또한 포함한다. 한편, 제2 기판(5)은 칩(2A,2B)으로부터 분리될 수도 있으며, 칩 포함 기판(7)은 제3 기판(6)과 칩(2A,2B)을 포함하면 된다.
이상 설명한 바와 같이, 본 실시형태에 의하면, 칩 포함 기판(7)을 얻기 위해, 복수 개의 칩(2A,2B)을 한 개씩 제3 기판(6)의 한쪽면에 접합하는 것이 아니라, 우선은 제1 기판(1)의 한쪽면에 일시적으로 접합한다. 이 단계에서의 기포 개입은 문제되지 않으므로, 칩(2A,2B)의 접합면(24A,24B)을 평탄면인 채로 제1 기판(1)의 접합면(14)에 접합시킬 수 있다. 칩(2A,2B)을 무리하게 변형시키지 않아도 되므로, 칩(2A,2B)의 위치 제어 정확도를 향상시켜 칩(2A,2B)을 목적 위치에 정확하게 위치시킬 수 있다.
그 후, 제1 기판(1)에 접합된 복수 개의 칩(2A,2B)을 제2 기판(5)에 있어 제1 기판(1)의 대향면에 접합시킨다. 이어서, 제1 기판(1) 및 제2 기판(5)에 접합된 복수 개의 칩(2A,2B)을 제1 기판(1)으로부터 분리한다. 이어서, 제1 기판(1)으로부터 분리한 복수 개의 칩(2A,2B)을 제2 기판(5)에 접합된 상태에서 제3 기판(6)의 디바이스층(62)을 포함하는 한쪽면(64)에 접합시킨다.
이 때, 제3 기판(6)의 접합면(64)은 기포의 개입을 방지하기 위해, 아래로 볼록한 곡면으로 변형됨으로써 중심에서부터 둘레 가장자리 쪽으로 차차 접합되며, 최종적으로는 평탄면으로 돌아온다. 제3 기판(6)을 변형시키는 것은 칩(2A,2B)을 한개씩 변형시키는 것에 비해 용이하다. 기판끼리 붙여맞춘 것이기 때문이다. 그러므로, 상기 특허문헌 1에서와 같이 제1 기판(1)에 칩(2A,2B)을 일시적으로 접합하는 단계를 거치지 않고 제3 기판(6)에 칩(2A,2B)을 영구적으로 접합하는 경우에 비해, 기포의 개입이 없으며 위치 정확도도 양호한 칩 포함 기판(7)을 얻을 수 있다.
또한, 본 실시형태에 의하면, 칩(2A,2B)과 분리된 실리콘 웨이퍼(11)에는 얼라인먼트 마크(15)가 표시되어 있다. 따라서, 실리콘 웨이퍼(11)를 재이용할 때에 얼라인먼트 마크(15)를 다시 형성하지 않아도 되며 얼라인먼트 마크(15)를 재이용할 수 있다. 칩(2A,2B)과 분리된 실리콘 웨이퍼(11)는 칩(2A,2B)과는 별개의 다른 칩에 접합된다.
이어서, 도 15a~도 15f를 참조하여 얼라인먼트 마크인 Ge 막의 형성 방법에 대해 설명한다. 그 형성 방법은 제1~제6 단계를 포함한다. 제1 단계에서는, 도 15a에 나타내는 바와 같이, 실리콘 웨이퍼(11)를 준비한다.
제2 단계에서는, 도 15b에 나타내는 바와 같이, 실리콘 웨이퍼(11)의 표면을 에칭하여 트렌치를 형성한다. 트렌치의 깊이는 특별히 한정되지는 않는 바, 예를 들어 100nm이다.
제3 단계에서는, 도 15c에 나타내는 바와 같이, 실리콘 웨이퍼(11)의 표면에 SiO2 막(17)을 형성하며 트렌치를 SiO2 막(17)에 의해 채워넣는다. SiO2 막(17)은, 예를 들어, TEOS(테트라에톡시실란)를 사용한 CVD법에 의해 형성된다. SiO2 막(17)의 두께는 특별히 한정되지는 않는 바, 예를 들어 100nm이다.
제4 단계에서는, 도 15d에 나타내는 바와 같이, SiO2 막(17)을 CMP 등에 의해 평탄화하여 실리콘 웨이퍼(11)의 표면의 일부를 노출시킨다. 실리콘 웨이퍼(11) 표면의 나머지 부분은 SiO2 막(17)에 의해 덮여 있다. 잔존하는 SiO2 막(17)의 두께는 특별히 한정되지는 않는 바, 예를 들어 100nm이다.
제5 단계에서는, 도 15e에 나타내는 바와 같이, 실리콘 웨이퍼(11)의 노출된 표면을 에칭하여 SiO2 막(17) 사이에 트렌치를 형성한다. 트렌치의 깊이는 특별히 한정되지는 않는 바, 예를 들어 100nm이다.
제6 단계에서는, 도 15f에 나타내는 바와 같이, 실리콘 웨이퍼(11)의 트렌치 바닥면에 SiGe 막(15A)을 에피택셜(epitaxial) 성장시키며, SiGe 막(15A) 상에 Ge 막(15B)을 에피택셜 성장시킨다. SiGe 막(15A)과 Ge 막(15B)을 포함하는 얼라인먼트 마크가 형성된다. SiGe 막(15A)의 두께는 특별히 한정되지는 않는 바, 예를 들어, 20nm이다. Ge 막(15B)의 두께도 특별히 한정되지는 않는 바, 예를 들어 80nm이다.
표 1에 두께가 80nm인 Ge 막의 광학 특성의 일 예를 나타낸다.
표 1에 나타내는 바와 같이, 두께가 80nm인 Ge 막은 파장이 1000nm인 적외선의 흡수율이 59.0%이어서, 촬상에 사용되는 적외선을 흡수할 수 있다. 또한, 두께가 80nm인 Ge 막은 파장이 9300nm인 레이저 광선의 투과율이 63.0%이어서, 개질층 형성에 사용되는 레이저 광선을 투과할 수 있다.이어서, 얼라인먼트 마크인 SiGe 막의 형성 방법에 대해 설명한다. SiGe 막의 형성 방법은, 도 15a~15f에 나타내는 Ge 막 형성 방법과 비교하면, 제6 단계에서 두께가 100nm인 SiGe 막(15A)을 에피택셜 성장시킨 후에 Ge 막(15B)을 에피택셜 성장시키지 않는 것을 제외하고는 마찬가지이다. SiGe 막(15A)만 포함하는 얼라인먼트 마크가 형성된다. 얼라인먼트 마크가 SiGe 막(15A)과 Ge 막(15B)을 포함하는 경우에 비해 공정을 단축할 수 있다. 한편, SiGe 막(15A)의 두께가 100nm로 한정되지는 않는다.
도 16에 두께가 100nm인 SiGe 막의 광학 특성의 일 예를 나타낸다. 도 16에서 실선은 SiGe 막의 광학 특성을 나타내며, 파선은 베어 실리콘(bare silicon)의 광학 특성을 나타낸다. 두께가 100nm인 SiGe 막은 파장이 9300nm인 레이저 광선의 투과율이 약 48%이어서, 개질층의 형성에 사용되는 레이저 광선을 투과시킬 수 있다.
이어서, 도 17a~도 17g를 참조하여 얼라인먼트 마크인 금속 실리사이드막의 형성 방법에 대해 설명한다. 그 형성 방법은 제1~제7 단계를 포함한다. 도 17a~도 17d에 나타내는 제1~제4 단계는 도 15a~도 15d에 나타내는 제1~제4 단계와 마찬가지이므로, 설명을 생략한다.
제5 단계는, 도 17e에 나타내는 바와 같이, 실리콘 웨이퍼(11)의 표면에 Ni막(18)을 형성한다. Ni막(18)은 실리콘 웨이퍼(11)의 노출된 표면뿐 아니라 SiO2 막(17)의 표면도 덮는다. Ni 막(18)의 두께는 특별히 한정되지는 않는 바, 예를 들어 20nm이다.
제6 단계는, 도 17f에 나타내는 바와 같이, 실리콘 웨이퍼(11)를 가열하여 실리콘 웨이퍼(11)와 Ni 막(18)을 반응시킴으로써 NiSi2 막(15C)을 형성한다. 실리콘 웨이퍼(11)의 가열 온도는 특별히 한정되지는 않는 바, 예를 들어 500℃이다.
제7 단계는, 도 17g에 나타내는 바와 같이, Ni 막(18)을 SPM 등에 의해 제거함으로써 NiSi2 막(15C)을 노출시킨다. SPM은 황산과 과산화수소를 포함하는 수용액이다. 그 혼합비는, 예를 들어, 질량비로 1:1:5이다(H2SO4:H2O2:H2O=1:1:5). SPM에 의해 Ni 막(18)을 에칭하는 시간은, 예를 들어, 15분이다.
NiSi2 막(15C)을 포함하는 얼라인먼트 마크가 형성된다. 한편, 금속 실리사이드는 NiSi2에 한정되지는 않으며, 예를 들어, TiSi2 또는 CoSi일 수도 있다. NiSi2의 막 두께는, 예를 들어 20nm~40nm이다. TiSi2의 막 두께는, 예를 들어 50nm~80nm이다. CoSi의 막 두께는, 예를 들어 30nm~50nm이다.
도 18에서는, 막 두께가 210nm인 TiSi2 막의 흡수율의 일 예를 나타낸다. 도 18에 나타내는 바와 같이, 막 두께가 210nm인 TiSi2 막은 파장이 1000nm~2000nm인 적외선의 흡수율이 약 90%이어서, 촬상에 사용되는 적외선을 흡수할 수 있다. 또한, 막 두께가 210nm인 TiSi2 막은 파장이 9300nm인 레이저 광선의 흡수율이 약 15%이어서, 개질층의 형성에 사용되는 레이저 광선을 투과시킬 수 있다.
한편, 일반적으로 막 두께가 얇을수록 흡수율은 작아지며 투과율은 커진다. 따라서, 막 두께가 50nm~80nm인 TiSi2 막은 파장이 930nm인 레이저 광선의 흡수율이 약 15%보다 작아서, 개질층의 형성에 사용되는 레이저 광선을 투과시킬 수 있다.
이어서, 도 19a~도 19g를 참조하여 얼라인먼트 마크인 AlN 막의 형성 방법에 대해 설명한다. 그 형성 방법은 제1~제7 단계를 포함한다. 도 19a~도 19e에 나타내는 제1~제5 단계는 도 15a~도 15e에 나타내는 제1~제5 단계와 마찬가지이므로, 설명을 생략한다.
제6 단계는, 도 19f에 나타내는 바와 같이, 실리콘 웨이퍼(11)의 표면에 AlN막(15D)을 형성하고, 트렌치를 AlN막(15D)에 의해 채워넣는다. AlN막(15D)은, 예를 들어, TMA(트리메틸실란)를 이용하여 ALD(Atomic Layer Deposition)법에 의해 형성된다.
구체적으로는, 플라즈마화된 혼합 가스(Ar 가스, H2 가스, N2 가스를 포함하는 혼합 가스), Ar 가스, TMA 가스, Ar 가스의 순서로 공급을 반복 실시하여 AlN 막을 형성한다. 혼합 가스의 혼합비는, 예를 들어, 체적비로 1:6:3(Ar: H2: N2=1:6:3)이다. 플라즈마화된 혼합 가스를 공급함으로써, 실리콘 웨이퍼(11)의 표면에 NH기가 형성된다. NH기와 TMA 가스가 반응하여 AlN 막이 형성된다. 이 방법에 의해 형성된 AlN 막은 청색을 나타내는 바, 이하에서는 청색 AlN 막이라고도 한다. 청색 AlN 막은 불순물을 포함하여 청색을 나타낸다. 청색 AlN 막의 두께는 특별히 한정되지는 않는 바, 예를 들어 100nm이다.
제7 단계는, 도 19g에 나타내는 바와 같이, AlN막(15D)을 CMP 등에 의해 평탄화함으로써 실리콘 웨이퍼(11) 표면의 일부를 노출시킨다. 실리콘 웨이퍼(11) 표면의 나머지 부분은 AlN 막(15D)으로 덮여져 있다. 잔존하는 AlN 막(15D)의 두께는 특별히 한정되지는 않는 바, 예를 들어 100nm이다. AlN 막(15D)을 포함하는 얼라인먼트 마크가 형성된다.
도 20에서는, 막 두께가 100nm인 청색 AlN 막의 투과율의 일 예를 나타낸다. 막 두께가 100nm인 청색 AlN 막은 파장이 1000nm인 적외선의 투과율이 약 60%이어서, 촬상에 사용되는 적외선을 흡수할 수 있다. 청색 AlN 막은 통상의 AlN 막에 비해 파장이 1000nm인 적외선의 투과율이 낮아서 얼라인먼트 마크로서 적당하다.
이어서, 도 21 등을 참조하여, 도 3의 S61 및 S62를 실시하는 기판 처리 장치(100)에 대해 설명한다. 도 21에서 X축 방향, Y축 방향, Z축 방향은 서로 수직인 방향으로서, X축 방향 및 Y축 방향은 수평 방향이고 Z축 방향은 연직 방향이다. 기판 처리 장치(100)는 반출입부(101), 반송부(110), 레이저 가공부(120), 분할부(130), 제어부(140)를 포함한다.
반출입부(101)는 카세트(C)가 탑재되는 탑재부(102)를 구비한다. 카세트(C)는 도 10 등에 나타내는 적층 기판(8)을 연직 방향으로 간격을 두고서 복수 개 수용한다. 적층 기판(8)은 복수 개의 칩(2A,2B), 제1 기판(1), 제2 기판(5)을 포함한다. 적층 기판(8)은, 도 12에 나타내는 바와 같이, 분할면(D)에서 제1 분할체(81)와 제2 분할체(82)로 분할된다. 그 후, 제1 분할체(81)와 제2 분할체(82)는 따로 카세트(C)에 수용된다. 제1 분할체(81)는 실리콘 웨이퍼(11)를 포함하는데, 기판 처리 장치(100) 외부로 반출된 후에 재차 새로운 제1 기판(1)으로서 재이용할 수 있다. 실리콘 웨이퍼(11)를 제1 기판(1)으로서 재이용하기 위해, 실리콘 웨이퍼(11)의 표면에는 흡수층(12) 등이 다시 형성될 수도 있다. 한편, 제2 분할체(82)는 칩(2A,2B)을 포함하며, 기판 처리 장치(100) 외부로 반출된 후에 도 3의 S63 및 도 1의 S7 등에 제공된다. 한편, 탑재부(102)의 갯수 및 카세트(C)의 갯수는 도 21에 나타내는 것으로 한정되지 않는다.
반송부(110)는 반출입부(101), 레이저 가공부(120), 분할부(130)에 이웃하도록 배치되어, 이들에 대해 적층 기판(8) 등을 반송한다. 반송부(110)는 적층 기판(8) 등을 홀딩하는 홀딩 기구를 구비한다. 홀딩 기구는 수평 방향(X축 방향 및 Y축 방향) 및 연직 방향으로의 이동, 그리고 연직축을 중심으로 한 회전이 가능하다.
레이저 가공부(120)는, 도 11에 나타내는 바와 같이, 제1 기판(1)을 두께 방향으로 분할할 예정인 분할면(D)에서 레이저 광선(LB2)에 의해 복수 개의 개질층(M)을 형성한다. 개질층(M)은 점 형상으로 형성되는 바, 예를 들어, 집광점 또는 집광점 윗쪽에 형성된다. 레이저 가공부(120)는, 예를 들어, 제1 기판(1)을 홀딩하는 스테이지(121)와, 스테이지(121)에서 홀딩된 제1 기판(1)으로 레이저 광선(LB2)을 조사하는 광학계(122)를 포함한다. 스테이지(121)는, 예를 들어, XYθ 스테이지 또는 XYZθ 스테이지이다. 광학계(122)는, 예를 들어. 집광 렌즈를 포함한다. 집광 렌즈는 레이저 광선(LB2)을 제1 기판(1) 쪽으로 집광시킨다. 광학계(122)는 또한 갈바노스캐너를 포함할 수도 있다.
분할부(130)는, 도 12에 나타내는 바와 같이, 개질층(M)을 기점으로 하여 제1 기판(1)을 분할한다. 분할부(130)는, 예를 들어, 상부 척(131)과 하부 척(132)을 포함한다. 상부 척(131)은 제1 기판(1)을 홀딩하며, 하부 척(132)은 제2 기판(5)을 홀딩한다. 다만, 제1 기판(1)과 제2 기판(5)의 배치는 상하 역으로 될 수도 있다. 이어서, 상부 척(131)이 하부 척(132)에 대해 상승하면, 개질층(M)을 기점으로 하여 크랙(CR)이 면 형상으로 확대되어 제1 기판(1)이 분할면(D)에서 분할된다. 바꾸어 말하면, 적층 기판(8)이 분할면(D)에서 제1 분할체(81)와 제2 분할체(82)로 분할된다. 상부 척(131)의 상승과 함께 상부 척(131)의 연직축을 중심으로 한 회전을 실시할 수도 있다. 제1 기판(1)을 분할면(D)에서 비틀어 끊을 수 있다.
제어부(140)는, 예를 들어 컴퓨터이며, 도 21에 나타내는 바와 같이, CPU(Central Processing Unit, 141), 메모리 등과 같은 기억 매체(142)를 구비한다. 기억 매체(142)에는, 기판 처리 장치(100)에서 실행되는 각종 처리를 제어하는 프로그램이 저장되어 있다. 제어부(140)는 기억 매체(142)에 기억된 프로그램을 CPU(141)로 하여금 실행시킴으로써 기판 처리 장치(100)의 동작을 제어한다.
이상에서 본 개시 내용에 따른 칩 포함 기판 제조 방법 및 기판 처리 장치의 실시형태에 대해 설명하였으나, 본 개시 내용이 상기 실시형태 등으로 한정되는 것은 아니다. 청구범위에 기재된 범주 내에서 각종의 변경, 수정, 치환, 부가, 삭제 및 그 조합이 가능하다. 또한, 그것들 역시 당연히 본 개시 내용의 기술적 범위에 속한다.
본 출원은 2021년 1월 29일자로 일본국 특허청에 출원된 특허출원 제2021-013785호에 기초하는 우선권을 주장하는 것으로서, 특허출원 제2021-013785호의 전체 내용을 본 출원에 원용한다.
1 제1 기판
2A,2B 칩
5 제2 기판
6 제3 기판
7 칩 포함 기판
8 적층 기판
15 얼라인먼트 마크
100 기판 처리 장치
110 반송부
120 레이저 가공부
130 분할부
LB2 레이저 광선
D 분할면
M 개질층

Claims (13)

  1. 복수 개의 칩과, 복수 개의 상기 칩이 일시적으로 접합된 제1 기판과, 복수 개의 상기 칩을 사이에 두고 상기 제1 기판에 접합된 제2 기판을 포함하는 적층 기판을 준비하는 것과,
    상기 제1 기판 및 상기 제2 기판에 접합된 복수 개의 상기 칩을 제3 기판에 있어 디바이스 층을 포함하는 한쪽면에 접합하기 위해, 상기 제1 기판으로부터 분리하는 것을 포함하며,
    상기 칩과 분리된 상기 제1 기판은, 상기 제1 기판과 상기 칩을 접합시킬 때의 위치 맞춤 또는 접합 후의 위치 어긋남의 측정에 사용되는 얼라인먼트 마크를 포함하는 것인 칩 포함 기판 제조 방법.
  2. 제1항에 있어서,
    복수 개의 상기 칩과 상기 제1 기판을 분리하는 것은,
    상기 제1 기판을 두께 방향으로 분할할 예정인 분할면에 레이저 광선에 의해 복수 개의 개질층을 형성하는 것과,
    복수 개의 상기 개질층을 기점으로 하여 상기 제1 기판을 분할하는 것을 포함하는 것인 칩 포함 기판 제조 방법.
  3. 제2항에 있어서,
    상기 제1 기판은, 실리콘 웨이퍼와, 상기 실리콘 웨이퍼와 상기 칩 사이에서 상기 레이저 광선을 흡수하는 흡수층을 포함하며,
    상기 레이저 광선은 상기 실리콘 웨이퍼를 투과하여 상기 흡수층에 상기 개질층을 형성하는 것인 칩 포함 기판 제조 방법.
  4. 제3항에 있어서,
    상기 얼라인먼트 마크는 상기 실리콘 웨이퍼와 상기 흡수층 사이에 형성되는 것인 칩 포함 기판 제조 방법.
  5. 제4항에 있어서,
    상기 레이저 광선은 상기 실리콘 웨이퍼 및 상기 얼라인먼트 마크를 투과하여 상기 흡수층에 상기 개질층을 형성하는 것인 칩 포함 기판 제조 방법.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서,
    상기 얼라인먼트 마크는 상기 레이저 광선을 투과시키며, 상기 레이저 광선과는 다른 파장의 적외선을 흡수하는 것인 칩 포함 기판 제조 방법.
  7. 제6항에 있어서,
    상기 얼라인먼트 마크는 Ge막, SiGe막, 금속 실리사이드막, 또는 청색 AlN막을 포함하는 것인 칩 포함 기판 제조 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 레이저 광선의 파장은 8800nm~11000nm인 칩 포함 기판 제조 방법.
  9. 제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 적외선의 파장은 1000nm~2000nm인 칩 포함 기판 제조 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 칩과 분리된 상기 제1 기판에 대해 상기 칩과는 다른 칩을 접합시키는 것을 더 포함하는 칩 포함 기판 제조 방법.
  11. 복수 개의 칩과, 복수 개의 상기 칩이 일시적으로 접합된 제1 기판과, 복수 개의 상기 칩을 사이에 두고 상기 제1 기판에 접합된 제2 기판을 포함하는 적층 기판을 반송하는 반송부와,
    상기 제1 기판을 두께 방향으로 분할할 예정인 분할면에 레이저 광선에 의해 복수 개의 개질층을 형성하는 레이저 가공부와,
    복수 개의 상기 개질층을 기점으로 하여 상기 제1 기판을 분할하는 분할부를 포함하며,
    상기 제1 기판은, 상기 제1 기판과 상기 칩을 접합시킬 때의 위치 맞춤 또는 접합 후의 위치 어긋남의 측정에 사용되는 얼라인먼트 마크를 포함하며,
    상기 레이저 가공부는 상기 얼라인먼트 마크와 상기 칩 사이의 상기 분할면에 복수 개의 상기 개질층을 형성하는 것인 기판 처리 장치.
  12. 제11항에 있어서,
    상기 제1 기판은, 실리콘 웨이퍼와, 상기 실리콘 웨이퍼와 상기 칩 사이에서 상기 레이저 광선을 흡수하는 흡수층을 포함하며,
    상기 레이저 광선은 상기 실리콘 웨이퍼를 투과하여 상기 흡수층에 상기 개질층을 형성하는 것인 기판 처리 장치.
  13. 제12항에 있어서,
    상기 얼라인먼트 마크는 상기 실리콘 웨이퍼와 상기 흡수층 사이에 형성되며,
    상기 레이저 광선은 상기 실리콘 웨이퍼 및 상기 얼라인먼트 마크를 투과하여 상기 흡수층에 상기 개질층을 형성하는 것인 기판 처리 장치.
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