JP4490523B2 - 半導体処理システム、方法、及び装置 - Google Patents

半導体処理システム、方法、及び装置 Download PDF

Info

Publication number
JP4490523B2
JP4490523B2 JP21517599A JP21517599A JP4490523B2 JP 4490523 B2 JP4490523 B2 JP 4490523B2 JP 21517599 A JP21517599 A JP 21517599A JP 21517599 A JP21517599 A JP 21517599A JP 4490523 B2 JP4490523 B2 JP 4490523B2
Authority
JP
Japan
Prior art keywords
support
substrate
piece
processing
contamination
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP21517599A
Other languages
English (en)
Other versions
JP2000164475A (ja
Inventor
マルク・メーリス
ポウル・メルテンス
マルク・ヘインス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Publication of JP2000164475A publication Critical patent/JP2000164475A/ja
Application granted granted Critical
Publication of JP4490523B2 publication Critical patent/JP4490523B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68313—Auxiliary support including a cavity for storing a finished device, e.g. IC package, or a partly finished device, e.g. die, during manufacturing or mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10158—Shape being other than a cuboid at the passive surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基板の処理に関し、特に、処理のための半導体ウエハの取り扱い方法に関する。本発明は、特に、例えば「チップ」のような、集積回路の製造に関する。
【０００２】
【従来の技術】
半導体産業で使用されるシリコンウエハのサイズは、現在、直径が最小で１００ｍｍである。現在の半導体産業では、直径が２００ｍｍから３００ｍｍのシリコンウエハを用いたチップの製造が、新たに試みられている。より大きいウエハサイズへの現状での主な要求は、熟練した人材と資源の同じ労力を用いて、より多くのチップが製造できることによる。（技術的改良又は製造コストの削減による）機能に対するコストの可能な削減は、マイクロエレクトロニクス産業の基本的な駆動力である。現在、コストの削減は、装置の生産性の向上、ファブス（fabs）の起動時間の削減、待ち時間の短縮、所有原理のコストの使用により得られている。ウエハサイズの増大は、それらの可能なコストの削減に負のインパクトとなるかもしれない。ウエハサイズを変えた場合、チップのスループットを高く保つために、殆どの労力と金が、ウエハが均一に処理されるのを確実にするために費やされる。少ない金のみが、第２の装置や改良を行うために利用される。しかしながら、リソグラフィ工程は、ＩＣ製造において、最も費用のかかる工程である。この工程のスループットが、ＩＣ製造ライン及び製造コストの全体のスループットを決定する。
【０００３】
【発明が解決しようとする課題】
米国特許4,810,616号には、複数のセラミックピースを保持するワークホルダが記載されている。各セラミックピースは、１の集積回路を保持するために使用される。ホルダは、導電性ワイヤがセラミックピースに適用されるように設計される。各セラミックピースは、適当な場所に、金属スプリングにより保持される。ワークホルダは、また、金属から形成されても良い。この型のワークホルダ及びピース固定方法は、集積回路の処理には使用できず、本発明からは外れる。公知のホルダは、例えば、誘電体のＣＶＤ堆積中、ドーパント注入後のアニール中、層のエピタキシャル堆積中、シリサイド化中、酸化中、窒化中に、４５０℃以上の熱処理工程を行う場合に、出来上がったＩＣのかなりの量の汚染が、金属スプリング及び／又はワークホルダからＩＣの能動デバイスに、接触拡散をして生じる。それらの処理の少なくとも１つは、ＩＣの製造において、本質的である。汚染とその防止方法についての情報は、Takeshi Hattoriのよるspringer社の１９９８年の、「シリコンウエハの超クリーン表面処理（Ultra-clean surface processing of silicon wafers）」から得ることができる。
【０００４】
本発明の目的は、チップ製造についての現在の経済的挑戦に対する回答を提供するチップ製造のための新しい基本的なコンセプトを示すことにある。
本発明の更なる目的は、更に経済的で、更に容易に最適化される集積回路の製造のための方法及び装置を提供することにある。
【０００５】
【課題を解決するための手段】
本発明は、半導体電気デバイス製造用の半導体処理システムを含み、該システムは、複数の半導体処理装置上で行われる一連の半導体処理工程を含み、これにより、従来の半導体ウエハの直径より小さいが、それから形成することができる、又はより大きな直径の半導体ウエハから形成される、又はその上に半導体層を形成することができる材料から形成される、半導体基板の個々のピース上で、該処理が行われ、個々の基板ピースは選択的に、個別に又は複数として、電気デバイスに処理することができ、半導体処理工程の少なくとも１つが、製造される電気デバイスの品質に関して、拡散汚染が重要な要素である、４５０℃以上の温度での熱処理工程を含み、個々の基板ピースは上記熱処理工程に適用されるサポートに固定され、個々の基板ピースは、処理後に互いに分離される。関連する汚染は、粒子汚染、気体汚染又は固体接触汚染（金属のような固体との接触からの拡散汚染）のいずれかの形態の有機汚染又は無機汚染を含む。熱処理工程は、以下の制限されないリストの１つでも構わない。誘電体のＣＶＤ堆積、ドーパント注入後のアニール、層のエピタキシャル堆積、シリサイド化、酸化、窒化。
【０００６】
サポートに固定された個々のピースは、プレーナアレイとして設計されるのが好ましい。個々のピースは、多角形の形状であることが好ましい。個々のピースは、実質的に均一な熱環境で囲まれるような方法でサポートの固定されるのが好ましい。特に、個々のピースのそれぞれの完全な面が、サポートの平坦な面に接するような固定方法が好ましい。また、少なくとも個々のピースの中央領域が、均一な温度環境に囲まれる固定方法が好ましい。特に、少なくとも個々のピースのそれぞれの中央領域と、サポートとの間の単位面積あたりの熱抵抗が、実質的に一定であることが好ましい。個々のピースは、処理機械に入れる前にサポートに固定されることが好ましく、サポートに固定される際に、個々のピースは、少なくとも１の処理装置に入れられ、取り出される。サポートの詳細は、以下に述べる。
【０００７】
処理機械は、半導体ウエハ処理機械であることが好ましい。現状のウエハ直径は、１００ｍｍ又はそれ以上である。処理機械の少なくとも１つがリソグラフィ機械を含み、基板の個々のピースの大きさは、リソグラフィ機械の視野に関連し、リソグラフィ機械の視野と同じかより広い、例えば、その倍数、一般的には２倍又は４倍であることが好ましい。個々のピースのそれぞれのサイズは、個々のピースのそれぞれにリソグラフィ機械中で１０工程またはそれ以下の工程が行われるように選択することができる。最後の電気デバイスの分離は、ピースをサポートから取り外すことにより、又は個々のピースのそれぞれを、それらを囲むサポートから取り外すことなくサポートをダイシングして個々の電気デバイスを分離することにより、行われてもよい。
【０００８】
本発明は、また、それぞれが能動デバイスを含む複数の集積回路を形成する方法を含み、該方法は、予め定めた大きさの複数の半導体基板ピースを提供する工程と、複数の基板ピースを、サポート上に、分離できるように固定する工程と、サポート上の複数の基板部分を、集積回路を製造するための一連の処理工程の少なくとも１つの処理工程に晒す工程であって、該少なくとも１つの処理工程が、汚染が、製造された能動デバイスの品質に関して重要な要素となる４５０℃以上の温度での熱処理工程を含む工程と、を含む。チップ製造のいくつかの処理工程は、従来の型のウエハよりむしろ、基板ピースを備えたサポートに適用される。
【０００９】
一般的な処理は、以下の制限しないリストの１つでも構わない。誘電体のＣＶＤ堆積、ドーパント注入後のアニール、層のエピタキシャル堆積、シリサイド化、酸化、窒化。関連する汚染は、粒子汚染、気体汚染又は固体接触汚染（金属のような固体との接触からの拡散汚染）のいずれかの形態の有機汚染又は無機汚染を含んでもよい。
【００１０】
本発明の具体例では、基板の一部が、成長したシリコンウエハから切り取られる。
本発明の具体例では、基板の一部が、切る前に薄くされたシリコンウエハから切り取られる。
本発明の具体例では、基板の一部の予め定められた大きさが、チップサイズと等しいか、その倍数である。
本発明の具体例では、ピース基板の予め決めた大きさが、チップ製造に用いられる光学的リソグラフィ装置の視野により決められる。
本発明の具体例では、基板ピースの予め定められた大きさは、製造工程におけるチップのスループットが最適化されるように決められる。
【００１１】
本発明は、また、集積回路に処理される複数の個々の基板部分を保持するためのサポートを含み、該サポートは、それぞれが個々の基板部分に対応する、サポートの上の複数の位置と、基板部分の表面が、予め定めた範囲内の距離だけ、サポートの表面から突出するように、各基板部分をそれぞれの位置に保持する手段と、を含み、該保持手段と該サポートは、集積回路の製造のための少なくとも１の処理工程で、熱的及び化学的に基板部分と互換性を有し、該少なくとも１の処理工程は、汚染が、製造された集積回路の品質に関して重要な要素となる４５０℃以上の温度での熱処理工程を含む。関連する汚染は、粒子汚染、気体汚染又は固体接触汚染（金属のような固体との接触からの拡散汚染）のいずれかの形態の有機汚染又は無機汚染を含んでもよい。サポートの材料は、すべての集積回路製造工程で、互換性を有することが好ましい。
【００１２】
サポートは、基板のピースが取り付けられる窪みを有することが好ましい。基板のピースの位置は、サポートからの突起部及び（サポートの表面との関係で定義される）ピースの表面の高さが、予め定めた範囲内であることが好ましい。本発明の具体例では、基板のピースの材料及びサポートの材料は、熱的に互換性があり、（４５０℃以上の）昇温処理中に、最小の熱ストレスのみが、基板のピースに発生するように選択される。
【００１３】
本発明の具体例では、サポートの表面との関係で、基板のピースの表面の高さの予め定められた範囲が、集積回路の製造のための平坦化の要求により決められる。そのような範囲は、ポリッシング及び集積回路の製造で使用されるリソグラフィツールにより負わされる制限により決められる。本発明の具体例は、サポート上への基板ピースの固定が、サポートの個々の窪みに基板ピースを配置し、サポート上に層を堆積することにより行われ、これにより基板ピースを拘束し、最後に、集積回路が形成される基板ピースの部分の表面からその層が除去される。
【００１４】
本発明の具体例では、サポート上の窪みのそれぞれに基板ピースを配置し、続いて、基板ピースの少なくとも周辺部分を溶融することにより、基板ピースを基板上に固定する。本発明の具体例では、接着剤やセメントにより、基板ピースをサポート上に固定する。最後の集積回路の分離は、サポートからピースを除去することにより、又は、その周辺のサポートから各ピースを除去する必要なく、サポートをダイシングし、それぞれの電気デバイスに分離することにより、行うことができる。
従属請求項は、本発明の更なる具体例を、個々に定義する。本発明は、以下の図を参照して述べられる。
【００１５】
【発明の実施の形態】
本発明は、一定の具体例と図面を参照しながら説明されるが、発明はそれらによって限定されるものではなく、クレームによってのみ限定される。
【００１６】
本発明は、半導体電気デバイスの製造のための半導体処理システムを含む。該システムは、複数の半導体処理機械上で行われる一連の半導体処理工程を含む。これにより、従来の直径が１００ｍｍの半導体ウエハより小さいが、それから形成することができる、又はより大きな直径の半導体ウエハから形成される、又はその上に半導体層を形成し、処理することができる材料から形成される、基板の個々のピース（「スケート（squate）」と呼ぶ。）上で、該処理が行われる。
【００１７】
基板のピースは、個々に、又はサポートに支持された複数として、選択的に処理されることができる。基板のピースは、例えば矩形のような多角形でよい。最後の電気デバイスの分離は、ピースをサポートから取り外すことにより、又は、各ピースをその周囲のサポートから取り外す必要なく、サポートをダイシングして各電気デバイスを分離することにより、行われても良い。
【００１８】
この方法は、サポート上の複数の基板ピース、又は複数のそのようなサポートのバルク又はバッチ処理を可能とする。例えば、ポリッシング、酸化、又は例えばリソグラフィのための、代わりに独立した処理において、バルク処理が制限された場合において、この方法は意味を示し、このように、各処理機械に多くの基板ピースを同時に入れることができ、最も高いスループットのために最適化される。処理機械の少なくとも１つがリソグラフィ装置を含んでもかまわない。基板の個々のピースは、リソグラフィ装置の視野に関連した大きさ、例えば、視野と同じ大きさ、又はその倍数の大きさを有する。
【００１９】
特に、基板のピースの大きさは、リソグラフィツール中で、１０またはそれ以下の工程又はスライド移動が行われるように、選択することができる。サポートの大きさは、個々の基板のピースの大きさとは独立であるが、他の処理機械の他のパラメータに依存する。例えば、もし処理機械がウエハ処理機械の場合、処理機械の改良が最小限となるように、サポートの大きさはウエハサイズと同じであることが好ましい。
【００２０】
スケート（squate）は、その上に少なくとも１の集積回路を形成するのに適した個々の基板ピースとして定義される。本発明にかかる集積回路は、能動及び受動要素を含む完全に製造された電気デバイス、又はそのように完全に製造されたデバイスに到る処理工程の中間結果物のいかなる構造をも意味する。集積回路は、また、いわゆる「プロダクトオンチップ（product-on-chip）」、即ち、例えば、携帯電話の操作用等のモジュールをそれ自身が含むような集積回路をも含む。
【００２１】
スケートは、例えば、（例えば、シリコンオンガラス処理用、又は薄膜トランジスタ処理用）ガラス片、又は（シリコンオンサファイア処理用）サファイア、から形成されても良く、又は、所定の大きさ（例えば、ダイの大きさ又はダイの複数倍の大きさ）の半導体ウエハの部分（例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、砒化ガリウム基板の部分）でも良い。複数のスケートが、取り外せるように、サポート上に固定されても良い。スケートは、全ての処理される表面が露出し、一の板の上に横たわるように、プレーナアレイ状に配置されるのが好ましい。
【００２２】
個々の基板ピースでは、スケートとサポートとの間に連続性はない。集積回路の製造のためのいくつかの処理工程は、複数のスケートが取り外せるように固定されたサポートに、ウエハの処理と類似した方法で適用しても良く、又は、単体のスケートが処理されても良く、又は、２種類の処理の混合が含まれても良い。一般的なウエハ処理工程は、例えば、S.M.Szeにより著わされた「ＶＬＳＩテクノロジ（VLSI technology）」（電気工学のマグロウヒルシリーズ）に記載されたような、ウエハ準備、層の結晶成長、酸化、リソグラフィ、エッチング、誘電体又は導電性膜の堆積、ドーパントの拡散又はイオン注入、メタライゼーションのような工程である。これらの工程は、サポート上のスケートに、又は個々に適用されても、本発明にかかるスループットを最適化する。
【００２３】
従来、ダイはウエハの一部である。集積回路はダイ上で処理される。従来、処理工程は、そのダイを備えたウエハ上で行われた。スケートは、ダイと同等である。集積回路は、スケート上で処理される。サポートに複数のスケートが取り付けられ、スケートを伴ったサポートは、少なくとも１つの半導体処理機械にスケートを入れて、出すために用いられる。
【００２４】
このチップ製造の基本的な特徴は、１のサポートにスケートを形成する全コストは、サポート上のスケートの数に比例するがゆえに、半導体基板のコストは実質的に、必要により大きくできるサポートの大きさに依存することである。これは、スループットを向上させる要求による従来のチップ製造のウエハサイズを大きくする進化が、ダイの単位面積より高い、半導体基板のコストを招くという、従来のウエハの問題を回避する。本発明では、単位当たりの基板コストの増加をともなうことなく、サポートの大きさを大きくすることができる。
【００２５】
スループットは、単位時間あたりで処理することができる集積回路の量として定義される。本発明は、リソグラフィ工程が、しばしば、ＩＣ製造ラインの全スループットを決めるということを考慮してある。よって、スケートの大きさは、チップ製造で使用されるリソグラフィツールの視野により決められるのが好ましい。
【００２６】
スケートは、サポートに取り外せるように固定され、それゆえに、本発明は、スケートをサポートから取り外すことができ、スケールは、より高いスループットを生じる所定の処理工程のために、別々に扱われても良い。例えば、光学又は他の型のリソグラフィ工程は、スケートが別々に入れられた場合（ウエハ全体としてではなく単体のスケートのみの移動及びアラインメント）、重量の減少により、より速く行うことが出来る。特に、１のスケート上に１のダイがある場合に、スケールの予備アラインメントが、特に用いられる。代わりに、複数のスケートがサポート上に固定された場合には、複数のスケートがリソグラフィ処理される。レジスト塗布は、スピニングや毛管力の適用のような従来の技術を用いて、それぞれのスケート上に行われる。後者は、使用されるレジスト量を低減したスケートに対して好ましい。
【００２７】
サポート上の複数のスケートを用いて行われる本発明で考えられるチップ製造工程は、例えば、ドーパント注入、（例えば、酸素、窒素ガスのような）拡散環境での（ラピッド）サーマルアニール、化学的気相成長による金属や絶縁体材料の堆積、分子線エピタキシ、物理的気層成長（例えば、スパッタリング）、電気メッキ又は非電気メッキ（例えば、銅（Ｃｕ））、ドライ又はウエットの異方性又は等方性エッチング、洗浄及びポリッシング（例えば、ＣＭＰ）、リソグラフィでも良い。
【００２８】
サポート上の複数のスケートの使用は、排気工程がポンプ引き時間として含まれ、個々のスケートのそれぞれに対するよりもいくつかのスケート上に広がることができる場合に好ましい。本発明は、処理工程を含み、同時に、スケート上に形成される能動デバイスの内部構造を変えるサポート上にスケートが置かれ、それらの能動デバイスは他の受動デバイスとともに形成され、電気デバイスがスケート上に形成される。これには、例えば、４５０℃以上の温度での処理工程のような、少なくともいくつかの高温処理工程が必要とされる。能動デバイスの内部構造を変えることは、本質的にオリジナルのスケート材料とは異なった材料が、スケート材料の中又は上に導入され、又はスケール上に堆積した層の中又は上に導入され、及び／又は、既に導入された場合に、それが、スケート中、又はスケート材料上の層の中を、一の場所から他の場所に移動することを意味する。
【００２９】
また、オリジナルのスケート材料の一部の除去、又は、スケート上の層の一部の除去は、内部構造の変更と理解される。材料を導入する方法は、異なった雰囲気／気体を用いた、又はイオン注入を用いた、拡散でもよい。材料の移動は、拡散処理により行うことができ、一般的には、少なくとも４５０℃以上の温度が必要とされる。材料の除去は、例えば、酸化及びシリサイド処理により行うことができる。スケート中又はスケート上の層の中での材料の導入及び移動、及びスケート又はスケート上の層の一部の除去により、スケート及び／又はその上の層の電気的特性を実質的に変更することが期待される。
【００３０】
チップのパッケージング（例えば、モールド）は、ダイ毎に行われるが、パッケージング中に、能動デバイスの内部構造は変更されない。パッケージングを始める時点で、電気デバイスはすでに出来上がっている。低温工程（４５０℃以下）のみが使用される。更に、多くのモジュールの集積工程も、その上にチップが配置されるサポートの使用を含むが、基板の内部構造は、この集積工程によっては変更されない。モジュールは、サポート上に、半田バンプや導電性接着剤により、固定される。低温工程（４５０℃以下）のみが使用される。更に、本発明では、スケートとサポートとの接続は、本来、導電性ワイアリングを完成させる機能を有さない。
【００３１】
スケートは、他の形状でも良いが、好ましくは、例えば、矩形のような多角形である。スケートは、例えば、成長させたシリコンウエハ基板の一部から、又は、スケートの大きさのピースに切断した後に薄くしたシリコンウエハの一部から、形成することができる。スケートのコストを最適化するために、特別なウエハサイズも製造される。例えば、製造コストを相当削減するために、直径が約５０ｍｍのウエハから、１のスケートを形成することもできる。
【００３２】
スケートの大きさは、一般的には、ダイの大きさ又はダイの大きさの倍数である。スケートの大きさは、また、リソグラフィツールの最大視野、又はその倍数により決められる範囲内で決定される。例えば、チップ製造に使用されるリソグラフィツールの視野の半分である。一般的には、ＦｏＶが２６×３３ｍｍである。スケートの端の除外部は、好ましくは、従来のウエハの端の除外部より小さく、３ｍｍであることが好ましい。１ｍｍの端の除外部は、本発明にかかるスケートに適していると考えられる。
【００３３】
本発明では、スケートは、サポート又はスケートホルダに取り外せるように固定される。サポート２の本発明にかかる第１の具体例が、図１に模式的に示されている。サポート２は、複数の窪み（レシービングスペース）９を含み、該窪み２は、斜めの又は傾いた穴を有し、そのそれぞれの中に、斜めの又は傾いた基板ピース１が配置される。窪み９は、少なくとも、その内壁部分が、基板ピース１の端の角度に近似した、又は同様の角度を有することが好ましい。
【００３４】
角度は、垂直に対して５°と７０°の間であり、基板ピースの端及び／又はサポートの中の窪みが機械加工される場合は、１０°から１５°であることが好ましい。エッチング技術が使用される場合、角度は、例えば、シリコンでは５４°のように、材料のエッチング面により決定される。基板ピース１及び窪み９の大きさは、基板ピース１が窪み９の中に配置されるように設計され、基板ピース１をポリッシングできるように、基板ピース１の１の主表面がサポート２の下方に僅かに延びている。基板ピース１を、取り外せるように、窪み９の中に固定するために、例えば、サポート２の裏面上の窒化シリコン層のように、層３が堆積されても良い。基板ピース１が、集積回路を形成するための処理がなされた後、層３は、エッチング又は類似の処理により除去され、基板ピース１は、窪み９から外される。
【００３５】
図２は、本発明にかかるサポート２の第２の具体例を模式的に表したものである。サポート２は、例えば、基板ピース１がその中に配置される窪みのような、複数の窪み９を含む。窪み９の大きさは、基板ピース１が窪み９の中にうまく配置されるように、基板ピース１の大きさと接近すべきである。窪み９は、サポート２の中に形成されても良く、又は、サポート２と一体であるか、又はサポート２に取り付けられた、立ちあがった壁４により形成されても良い。
【００３６】
窪み９の基部には、１又はそれ以上の微細な穴５が形成され、かかる穴５は導管６により真空ポンプに接続される。基板ピース１が窪み９中に配置され、真空にされた場合、基板ピース１は、しっかりと、しかしながら取り外せるように、窪み９の中に保持される。サポート２は、処理工程の間で、多数の基板ピース１の移動のために使用される。真空の使用は、本発明に関しては、あまり好ましくない。基板ピース１の温度環境が、特に、基板ピースの中央部分において、不均一になるからである。この領域では、気体を排出するために使用されるサポートの穴が、基板ピースの隣接部分より、大きな熱抵抗を与える。本発明では、少なくとも、各基板ピース１の中央部分が、それぞれ均一な熱環境を有することが好ましい。このことは、基板ピース１のそれぞれの表面において、基板ピース１とサポート２との間の単位面積当たりの熱抵抗が、実質的に均一であることを意味する。より好ましい基板ピースの固定方法は、処理されない基板ピース１の主表面が、一定の厚さの材料と接続されていることである。
【００３７】
本発明の第３の具体例が、図３に模式的に示され、基板ピース１が、接着剤又はセメント層７の手段により、取り外せるように、サポート２に固定されている。セメント又は接着剤は、サポート２との良好で均一な熱接触を提供することができる。
【００３８】
本発明の第４の具体例が、図４に模式的に示されている。サポート２は、複数の可動機械ホルダ手段８を備え、閉じられた場合にそれぞれが窪み９を形成し、それぞれが基板ピース１を保持する。処理中に、基板ピース１が、可動機械手段８により保持され、基板ピース１を外す必要が生じた場合に外される。
【００３９】
本発明のサポート２の第５の具体例が、図５に模式的に示されている。このサポート２では、例えば、穴又は窪みのような、窪み９が形成されている。それぞれの窪み９は、基板ピース１が部分的にその中に配置されるように、形成されることが好ましい。基板ピース１の底面積は、サポート２の表面における窪み９の面積より小さい。基板ピース１は、例えば、ポリッシングのような、所定の処理が便利に行えるように、サポート２の表面上に突出していることが好ましい。基板ピース１の表面とサポート２の表面との距離は、リソグラフィツールの要求を満たす必要性により制限されることが好ましい。このように、この高さは、平坦化の要求により決められた、予め定められた範囲内にある。窪み９は、行き止まりか、又はサポート２を通る穴でよい。窪み９の側面と、基板ピース１の側面は、垂直に対して５°から２５°のような適当な角度であり、好ましくは、１０°から１５°である。
【００４０】
基板ピース１は、例えば、シリコンウエハのような半導体から切断されても良く、該半導体は、最終のポリッシング工程を備え、又は備えずに、従来通り形成されたもので良い。切断された後、基板ピース１は縁の仕上げがなされ、斜めの縁を含む図７のような断面となる。該斜めの縁は、基板ピース１を窪み９中に配置するために使用され、縁除去部の一部となる。基板ピース１は、サポート２の窪み９の中に配置される。基板ピース１をサポート２上に固定するために、底面（図５）の上又は上面の上に層３が堆積されても良い。層３は、例えば、窒化シリコンである。層３が上面の上に形成された場合、エッチングにより、基板ピース１の表面の部分１６から、層３が除去されても良い（図６Ａ）。これは、低い解像度と、サポート２と同じ大きさの露光範囲を備えた、安価な露光ツールにより、行うことができる。層３は、処理中、基板ピース１をサポート２上に固定するように維持し、エッチングや基板ピース１から離す類似の工程により、取り外すことができる。
【００４１】
本発明の第６の具体例について、図６Ｂ及び図７を参照しながら説明する。本具体例は、最終ポリッシングを行わず、従来通りに製造された半導体ウエハから形成された基板ピース１を含む。ウエハは切断またはダイシングされ、図７に模式的に示した縁仕上げを有する基板ピース１となる。その後に、基板ピース１は、第５の具体例と同様に、サポート２の窪み９の中に配置される。層３は、上面に堆積され、該層３は窒化シリコンから形成される。機械的、又は、化学的機械的ポリッシング処理（例えば、ＣＭＰ）が使用され、基板ピース１の上面が除去される（図６Ｂ）。また、基板ピース１の間の高さの違いが除かれ、基板ピース１のその場所の平坦化のための最終ポリッシングが達成される。
【００４２】
本発明の第７の具体例では、第５の具体例のように、基板ピース１は、サポート２の窪み９の中に配置され、基板ピース１の縁を溶融することにより、窪み材料の中又は上に固定される。固定は、基板ピース１の全ての縁の周囲で行うことができ、例えば、基板ピースとサポートとの接触領域の熱的安定性／熱的ストレスに依存して、基板ピース１の１の角のみで行っても良い。溶融は、レーザを用いて行うことができる。
【００４３】
窪み９中に基板ピース１を固定する他の手段は、接着剤又はセラミックセメントの使用であり、高い処理温度に耐えることができ、取り外すこともできる。
【００４４】
上述の本発明の全ての具体例にとって、サポート２は、使用された基板ピース１の熱的性質と同等の熱的性質を備えた材料から形成されることが好ましい。高温処理工程は、基板ピース１の過度の機械的ストレスを生じないべきである。サポート２の材料は、十分に化学的に不活性で、集積回路処理に使用される化学物質及び温度に対して安定であることが好ましい。特に、サポート２は、４５０℃以上の処理で、拡散汚染を与えない。以下の材料は、サポート２に適していると考えられる。水晶、半導体等級のシリコン、多結晶シリコン、炭化シリコン、窒化シリコン、又はそれらの材料の組み合わせ。サポート２は再使用可能でもよい。
【００４５】
サポート２の材料及び、基板ピース１をサポート２に固定する手段は、例えば、４５０℃以上の温度での少なくとも１の熱処理工程において、同等であるべきである。互換性は、熱処理工程中に、過度の量の汚染を与えないことに関してでもある。典型的な処理は、限定しない以下のリストの１つで良い。誘電体のＣＶＤ堆積、ドーパント注入後のアニール、層のエピタキシャル堆積、シリサイド化、酸化、窒化。関連する汚染は、粒子汚染、気体汚染又は固体接触汚染（金属のような固体との接触からの拡散汚染）のいずれかの形態の有機汚染又は無機汚染を含んでもよい。
【００４６】
本発明の更なる具体例では、サポート２の上記具体例のいずれかが、窪み９と固定点との間に溝１４を備え、図８に模式的に示す高温処理工程中に、基板ピース１中の熱的ストレスを低減する。
【００４７】
図９Ａに示す、従来のウエハ上の従来のダイとの比較において、すでに、窪み９に複数の基板ピース１を備えたサポート２全体の上面図（矩形又は図のような円形）が、模式的に図９Ｂに示される。上述の具体例のいずれかでは、基板ピース１がサポート２上に固定される。処理後に基板ピース１はサポート２から取り外してもかまわないし、基板ピース１の間の線に沿ってサポートをダイシングし、これにより互いに基板ピースに分離しても良い。
【００４８】
基板ピース１の上面は、例えば、化学的機械的ポリッシング（ＣＭＰ）のようなポリッシング工程を容易に行うために、サポート２の表面の大略のレベルより上に上がっている。もし、サポート２の幅が３００ｍｍの正方形で、基板ピース１の間の間隔が５ｍｍであり、基板ピースの大きさが２８×３５ｍｍ（能動部分の大きさは２６×３３ｍｍ）である場合、サポート２において、処理に利用できる基板ピース１の面積は、完全な３００ｍｍ基板に比較して約９８％である。基板ピース１の厚みは、例えば、十分な機械的強度を提供するために、２００ｍｍ又はそれ以上であるのが良い。基板ピースの縁の除去部は、１ｍｍであることが好ましい。サポートの厚みは、約１ｍｍで良い。
【００４９】
本発明の更なる具体例が、図１０を参照にしながら説明される。図１０は、サポート２と、そこに取り付けられた基板ピース１との、模式的な断面図である。基板ピース１を作製するために、例えば、１００または１５０ｍｍの従来のシリコンウエハで、厚みが、例えば、３０μｍと２００μｍとの間である基板が、最初に準備される。次に、（例えば、シリコン酸化膜及び／又はシリコン窒化膜の）マスク層が堆積され、溝がエッチングされ、これによりマスク層のアイランドが形成され、各アイランドは、例えば、半導体材料の所望の基板ピース１の大きさのスケート形状で、基板の所定の領域を覆う。次に、ＫＯＨのような適当なエッチャントが、ウエハの厚み全体をエッチングするのに用いられ、基板ピース１を互いに分離する。それらの基板ピース１は、サポート２上に取り付けるために使用することができる。
【００５０】
サポート２を作製するために、例えば、結晶シリコン又は更に好ましくは（結晶シリコンより安価な材料である）多結晶シリコンのような、材料の適当な基板（シート）で、厚みが１ｍｍのオーダである基板が準備される。この基板の上面は、（例えば、ポリッシング又は他の材料の堆積）のような方法で、基板ボンディングが可能なようになる。基板ピース１は、上述のように単結晶シリコンから形成され、リソグラフィ処理（又は、その複数の処理）の視野に合うような大きさを有する。基板ピース１の厚みは、（コスト低減のために）可能な限り薄く、また一方で、所定の機械的強度を有することが好ましく、取り扱われて、サポート２の上面に配置される。基板ピース１の下面は、その表面とサポート２とがボンディングされるように取り扱われる。これは、例えば、ポリッシングや、適当な層の堆積により行われる。基板ピース１は、アニールにより研磨された、又は洗浄されたサポート２に取り付けられる。即ち、基板ピース１とサポート２の平坦な領域との間のファンデワールス力を作り出す熱処理により取り付けられる。
【００５１】
単結晶の基板ピース１をサポート２上に取り付けるボンディング工程の代わりに、例えば、シリコン酸化層が、サポート２と基板ピース１の間に提供され、少なくともこの層の一部を溶融して基板ピースとボンディングするような固定手段が用いられても良い。シリコン酸化膜の融点及び／又は流下点は、シリコンの融点よりも低いため、基板ピース１は変形したり、損傷を受けたりしない。この方法の特徴は、基板ピース１の単結晶材料の厚みが小さくすることができ、材料コストを低くできることである。サポートの熱質量（thermal mass）は、基板ピース１の熱質量より大きく、基板ピース１が均一に、そして熱誘起機械的ストレスが最小になるように、加熱されることが好ましい。
【００５２】
代わりの具体例では、サポート２が、例えば、シリコン酸化層を堆積し、又は成長させることにより、準備される。次に、アイランド又は例えば、１μｍと５μｍの間のストライプが、酸化層から形成される。それらの基板ピース１の酸化アイランド又はストライプ上で、基板ピース１が基板上にボンディングされ、又は溶融させられる。基板ピース１を集積回路にする処理の後に、各基板ピース１の表面が、化学的エッチング溶液（例えば、ＨＦ）によるエッチングに耐える材料（例えば、窒化シリコン）により覆われる。次に、このエッチング溶液（例えば、ＨＦ）が、各基板ピース１の下の各酸化層を選択的にエッチングするために適用される。酸化層ストライプ又はアイランドの使用により、基板ピース１の下に毛管が形成されるために、エッチング溶液は、全ての基板ピースの下部に均一に提供することができ、相対的に速いエッチングが起こり、基板ピース１をサポート２から分離するための時間が短時間となる。
【００５３】
本発明は、上述のように、基板ピース１がサポート２の上で処理される、又は独立に処理される、いずれの半導体処理システムをも含む。即ち、基板ピース１が、いくつかの処理中に、サポート２上に取り外せるように保持され、それから取り外されて、互いに独立して取り扱われる場合も含まれる。例えば、もし、基板ピース１が、リソグラフィ装置を通って別々に処理された場合、従来のウエハに比べて単体の基板ピース１のアライメント時間が低減され、リソグラフィのサイクルの時間を低減することができる。
【００５４】
このように、本発明は、他の処理が、最も便利な大きさのサポート２上で行われる一方、基板ピース１が、別々に処理される、特別に設けられたリソグラフィ部分を含む。もし、リソグラフィツール（最も高価な装置）が常に製造に用いられた場合、全ての時間が処理に利用できるので好ましい。このことは、リソグラフィの遊び時間が最小に低減されることを意味する。集積回路製造プロセスの処理モジュールは、重要なリソグラフィ工程の最初又は終わりにおいて分割される。
【００５５】
モジュールの他の処理領域のツールが、１基板ピース毎秒のスループットを有し、リソグラフィツールが、５基板ピース毎秒のスループットを有すると仮定した場合の、本発明にかかる製造システムが、図１１に模式的に示されている。ここでは、１つのリソグラフィツール１２が、５つのプロセスモジュール１３のパターンを形成する。各モジュール７の間の緩衝能力、及び各リソグラフィツール１２の間の大きな緩衝能力は、望ましい。図１１の矢印は、製造フローの方向を示し、各矢印において、緩衝能力は、リソグラフィツールを通るスムースな処理が予測されるようでならない（リソグラフィツールは、最小の遊び時間であるべきである）。
【００５６】
この方法では、全ＩＣ製造ラインは、例えば、全てで４つ又は５つのような、わずかのリソグラフィツールを備えて形成することができる。異なった数の基板ピースを収容するために、異なった大きさのサポート２を使用することにより、ここではリソグラフィ工程であり、本発明はそれには制限されない、スループット制限工程との関係で、スループットの最適化を図るために、半導体集積回路の製造における他の処理工程のサイクル時間を最適化することが可能となる。本発明は、また、予めアラインメントされたサポート２を含んでも良い。窪み９の外部位置は、各サポートで測定されて記録されることができる。このデータは、それから、例えば、リソグラフィ装置のような処理装置を、従来の技術より２倍以上速く、サポート２上の各基板ピース位置に実際に動かすために用いられる。これは、基板ピース１の、別々の処置を避ける。
【００５７】
好ましい具体例を参照しながら、発明が示され説明されたが、本発明の範囲から逸脱することなく、形状や細部の多くの変化又は変形が、当業者にとって可能であるということは認識すべきである。
【図面の簡単な説明】
【図１】 本発明にかかるサポートの異なった具体例の模式図である。
【図２】 本発明にかかるサポートの異なった具体例の模式図である。
【図３】 本発明にかかるサポートの異なった具体例の模式図である。
【図４】 本発明にかかるサポートの異なった具体例の模式図である。
【図５】 本発明にかかるサポートの異なった具体例の模式図である。
【図６】 本発明にかかるサポートの異なった具体例の模式図である。
【図７】 本発明の１の具体例にかかる基板ピースの断面図である。
【図８】 本発明のサポートの他の具体例の模式図である。
【図９Ａ】 ダイを備えた従来のウエハである。
【図９Ｂ】 本発明にかかるサポートに取り付けた基板ピースの模式図である。
【図１０】 本発明にかかる基板ピースの固定方法及び配置の他の具体例の模式図である。
【図１１】 本発明にかかる半導体処理システムの模式図である。

Claims (17)

  1. 半導体電気デバイス製造用の半導体処理システムであって、
    該システムは、複数の半導体処理装置上で行われる一連の半導体処理工程を含み、半導体基板の個々の基板ピース上で該処理が行われ、該個々の基板ピースは選択的に、個別に又は複数として、該電気デバイスに処理することができ、
    該半導体処理工程の少なくとも１つが、製造される該電気デバイスの品質に関して、拡散汚染が重要な要素である、４５０℃以上の温度での熱処理工程を含み、該個々の基板ピースが、上記熱処理工程に適用されるサポートに固定され、該個々の基板ピースが、処理後に互いに分離される、システム。
  2. 上記汚染が、粒子汚染、気体汚染又は固体接触汚染のいずれかの形態の有機汚染又は無機汚染を含む請求項１のシステム。
  3. 上記熱処理工程が、誘電体のＣＶＤ堆積、ドーパント注入後のアニール、層のエピタキシャル堆積、シリサイド化、酸化、窒化のうちの１の工程である請求項１のシステム。
  4. 上記半導体処理装置の少なくとも１つが、リソグラフィ装置を含み、上記個々の基板ピースの大きさが、該リソグラフィ装置の視野に関連し、該リソグラフィ装置の視野と同じ大きさか、その倍数の大きさである請求項１のシステム。
  5. それぞれが能動デバイスを含む複数の集積回路を形成する方法であって、該方法は、
    予め定めた大きさの複数の半導体基板の基板ピースを提供する工程と、
    該複数の半導体基板の基板ピースを、サポート上に、分離できるように固定する工程と、
    該サポート上の該複数の基板ピースを、該集積回路を製造するための一連の処理工程の少なくとも１つの処理工程に晒す工程と、を含み、
    該少なくとも１つの処理工程が、製造された能動デバイスの品質に関して、拡散汚染が重要な要素となる４５０℃以上の温度での熱処理工程を含む方法。
  6. 上記少なくとも１の処理工程が、能動デバイスの内部構造に影響する請求項５の方法。
  7. 上記少なくとも１の処理工程が、誘電体のＣＶＤ堆積、ドーパント注入後のアニール、層のエピタキシャル堆積、シリサイド化、酸化、窒化のうちの１の工程である請求項５の方法。
  8. 上記各基板ピースが、成長された、又は薄膜化した半導体ウエハの部分である請求項５の方法。
  9. 上記基板ピースの予め決めた大きさが、一連の処理工程で用いられるリソグラフィ装置の視野により決められる請求項５の方法。
  10. 上記基板ピースの一の主表面の面積が、上記サポートに形成された窪みであるレシービングスペースの表面積より小さいような、複数の該レシービングスペースを有するサポートを提供する工程を含む方法であって、
    該レシービングスペースの縁は、該基板ピースの表面が、予め定めた範囲内の距離で、該サポートの表面から突出するように形成され、
    更に、該方法が、該サポートの該レシービングスペースに、該基板ピースを配置する工程を含む請求項５の方法。
  11. 上記サポートと上記基板ピースの上に、層を堆積する工程を含む請求項１０の方法。
  12. 上記基板ピースの表面の部分から、上記堆積した層を除去する工程を含む請求項１１の方法。
  13. 上記基板ピースの縁の溶融部分により、該基板ピースを上記サポートに取り外せるように接着する工程を含む請求項１０の方法。
  14. 接着剤又はセメントを用いて、上記基板ピースを上記サポートに取り外せるように接着する工程を含む請求項１０の方法。
  15. 上記基板ピースを上記サポートに、アニールすることにより、該基板ピースを該サポートに取り外せるように接着する工程を含む請求項１０の方法。
  16. 集積回路に処理される複数の個々の基板ピースを保持するためのサポートであって、該サポートは、
    それぞれが個々の基板ピースに対応する、該サポートに形成される窪みであるレシービングスペースを有する複数の位置と、
    該基板ピースの表面が、予め定めた範囲内の距離だけ、該サポートの表面から突出するように、各基板ピースをそれぞれの位置に保持する保持手段と、を含み、
    該保持手段と該サポートは、該集積回路の製造のための少なくとも１の処理工程で、熱的及び化学的に該基板ピースと互換性を有し、
    該少なくとも１の処理工程が、製造された該集積回路の品質に関して拡散汚染が重要な要素となる４５０℃以上の温度での熱処理工程を含む、サポート。
  17. 上記複数の位置が、プレーナーアレイの該基板ピースを保持するように設計された請求項１６のサポート。
JP21517599A 1998-07-30 1999-07-29 半導体処理システム、方法、及び装置 Expired - Fee Related JP4490523B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP98202564A EP0977240A1 (en) 1998-07-30 1998-07-30 System, method and apparatus for processing semiconductors
EP98202564-5 1998-07-30

Publications (2)

Publication Number Publication Date
JP2000164475A JP2000164475A (ja) 2000-06-16
JP4490523B2 true JP4490523B2 (ja) 2010-06-30

Family

ID=8233991

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21517599A Expired - Fee Related JP4490523B2 (ja) 1998-07-30 1999-07-29 半導体処理システム、方法、及び装置

Country Status (3)

Country Link
US (2) US6322598B1 (ja)
EP (1) EP0977240A1 (ja)
JP (1) JP4490523B2 (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5959098A (en) 1996-04-17 1999-09-28 Affymetrix, Inc. Substrate preparation process
US6706875B1 (en) * 1996-04-17 2004-03-16 Affyemtrix, Inc. Substrate preparation process
TW490756B (en) * 1999-08-31 2002-06-11 Hitachi Ltd Method for mass production of semiconductor integrated circuit device and manufacturing method of electronic components
DE10029035C1 (de) * 2000-06-13 2002-02-28 Infineon Technologies Ag Verfahren zur Bearbeitung eines Wafers
US6794615B2 (en) * 2001-12-07 2004-09-21 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor wafer tray positioning
JP2004179345A (ja) * 2002-11-26 2004-06-24 Fujitsu Ltd 半導体用基板シート材及びその製造方法、及び基板シート材を用いたモールド方法及び半導体装置の製造方法
US20050064683A1 (en) * 2003-09-19 2005-03-24 Farnworth Warren M. Method and apparatus for supporting wafers for die singulation and subsequent handling
US7713841B2 (en) * 2003-09-19 2010-05-11 Micron Technology, Inc. Methods for thinning semiconductor substrates that employ support structures formed on the substrates
US20050064679A1 (en) * 2003-09-19 2005-03-24 Farnworth Warren M. Consolidatable composite materials, articles of manufacture formed therefrom, and fabrication methods
TWI236946B (en) * 2004-02-10 2005-08-01 Delta Electronics Inc Coating apparatus and clamping apparatus thereof
US7244665B2 (en) 2004-04-29 2007-07-17 Micron Technology, Inc. Wafer edge ring structures and methods of formation
US7547978B2 (en) * 2004-06-14 2009-06-16 Micron Technology, Inc. Underfill and encapsulation of semiconductor assemblies with materials having differing properties
US7268012B2 (en) 2004-08-31 2007-09-11 Micron Technology, Inc. Methods for fabrication of thin semiconductor assemblies including redistribution layers and packages and assemblies formed thereby
US8070884B2 (en) * 2005-04-01 2011-12-06 Fsi International, Inc. Methods for rinsing microelectronic substrates utilizing cool rinse fluid within a gas enviroment including a drying enhancement substance
US20070246839A1 (en) * 2006-04-21 2007-10-25 Applied Materials, Inc. Method of proximity pin manufacture
US7923298B2 (en) * 2007-09-07 2011-04-12 Micron Technology, Inc. Imager die package and methods of packaging an imager die on a temporary carrier
US7960247B2 (en) * 2008-04-04 2011-06-14 The Charles Stark Draper Laboratory, Inc. Die thinning processes and structures
US8216379B2 (en) * 2009-04-23 2012-07-10 Applied Materials, Inc. Non-circular substrate holders
KR101452078B1 (ko) * 2012-12-28 2014-10-16 삼성전기주식회사 쉴드캔 및 쉴드캔 제조용 지그

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE1289187B (de) * 1965-04-17 1969-02-13 Telefunken Patent Verfahren zum Herstellen einer mikroelektronischen Schaltungsanordnung
DE1960121B2 (de) * 1969-11-29 1975-11-27 Semikron Gesellschaft Fuer Gleichrichterbau Und Elektronik Mbh, 8500 Nuernberg Vorrichtung zur Halterung von HaIbleiterelernenten
DE3524301A1 (de) * 1985-07-06 1987-01-15 Semikron Gleichrichterbau Verfahren zum herstellen von halbleiterelementen
US4711014A (en) * 1985-08-29 1987-12-08 Vichem Corporation Method for handling semiconductor die and the like
US4810616A (en) * 1986-08-25 1989-03-07 Amp Incorporated Manufacturing method for integrated circuit chip carriers
US4703920A (en) * 1986-08-25 1987-11-03 Amp Incorporated Manufacturing method for integrated circuit chip carriers and work holder for use in the method
US5256204A (en) * 1991-12-13 1993-10-26 United Microelectronics Corporation Single semiconductor water transfer method and manufacturing system
US5349207A (en) * 1993-02-22 1994-09-20 Texas Instruments Incorporated Silicon carbide wafer bonded to a silicon wafer
US5795356A (en) * 1996-05-31 1998-08-18 Slsp Partners, Inc. Microelectronic component fabrication facility, and process for making and using the facility
US5899730A (en) * 1997-11-14 1999-05-04 Lucent Technologies Inc. Method of handling semiconductor wafers, bars and chips
US5920769A (en) * 1997-12-12 1999-07-06 Micron Technology, Inc. Method and apparatus for processing a planar structure

Also Published As

Publication number Publication date
EP0977240A1 (en) 2000-02-02
JP2000164475A (ja) 2000-06-16
US20010055857A1 (en) 2001-12-27
US6322598B1 (en) 2001-11-27
US6472294B2 (en) 2002-10-29

Similar Documents

Publication Publication Date Title
JP4490523B2 (ja) 半導体処理システム、方法、及び装置
US11791307B2 (en) DBI to SI bonding for simplified handle wafer
US6864534B2 (en) Semiconductor wafer
US8361903B2 (en) Method and apparatus for ultra thin wafer backside processing
US8187983B2 (en) Methods for fabricating semiconductor components using thinning and back side laser processing
US9099547B2 (en) Testing process for semiconductor devices
EP2137757B1 (en) Method for reducing the thickness of substrates
US10510626B2 (en) Method for use in manufacturing a semiconductor device die
US8846532B2 (en) Method and apparatus for ultra thin wafer backside processing
US7592239B2 (en) Flexible single-crystal film and method of manufacturing the same
US20080274592A1 (en) Process and apparatus for wafer-level flip-chip assembly
US11545474B2 (en) Method and system for transferring alignment marks between substrate systems
EP0977241A2 (en) System, method and apparatus for processing semiconductors
CN115295409A (zh) 晶圆划片方法
CN115458399A (zh) 一种碳化硅晶圆的裂片方法
WO2005106933A1 (en) Flexible single-crystal film and method of manufacturing the same
KR20180005360A (ko) 마이크로 전자 소자 제조용 플랫폼
JPH0541445A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060301

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100119

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100226

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100323

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100402

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130409

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees