DE1289187B - Verfahren zum Herstellen einer mikroelektronischen Schaltungsanordnung - Google Patents

Verfahren zum Herstellen einer mikroelektronischen Schaltungsanordnung

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen einer mikroelektronischen Schaltungsanordnung, die aus mehreren auf einem gemeinsamen Trägerkörper angeordneten Halbleiterplättchen mit Halbleiterelementen besteht. Ein solches Verfahren ist bereits bekannt.
Bei diesem bekannten Verfahren werden Halbleiterplättchen in Vertiefungen eines Trägerkörpers eingebracht und die Zwischenräume zwischen den Halbleiterplättchen ausgefüllt. Das Ausfüllen der to Zwischenräume erfolgt beispielsweise mit glasartigen oder plastischen Stoffen. Die Verbindung zwischen den einzelnen Halbleiterplättchen untereinander erfolgt durch Leitbahnen, die auf die Halbleiterplättchen sowie auf den Füllstoff aufgebracht sind. Die einzelnen Halbleiterplättchen, die jeweils einen Festkörperschaltkreis bilden, werden durch die genannten Verbindungen zu einem Großschaltkreis zusammengefaßt.
Dieses bekannte Verfahren hat jedoch den Nach- so teil, daß die Positioniergenauigkeit der Halbleiterplättchen nicht ausreichend ist. Die bei dem bekannten Verfahren angegebene Genauigkeit von +50 μΐη ist für die moderne Technik nicht mehr tragbar, da die heutigen Leitungsbahnen bereits eine Breite von nur 10 bis 25 μπι haben.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, bei dem die Anordnung der einzelnen Halbleiterplättchen auf dem Trägerkörper um mindestens eine Größenordnung genauer vorgenommen werden kann als bei dem bekannten Verfahren. Zur Lösung dieser Aufgabe wird nach der Erfindung vorgeschlagen, daß zuerst die Halbleiterplättchen mit den darin enthaltenen Halbleiterelementen hergestellt werden, in diese Halbleiterplättchen Justierlöcher eingebracht, ζ. Β. eingeätzt werden, nun die Halbleiterplättchen auf eine Justierplatte, welche mit den Justierlöchern zugeordneten Nocken versehen ist, aufgesetzt werden, derart, daß die Nocken in die zugehörigen Justierlöcher hineinragen, dann die zwischen den Halbleiterplättchen vorhandenen Zwischenräume und ihre der Justierplatte abgekehrten Oberflächen mit einem Glaslot versehen werden, anschließend auf die Anordnung ein Trägerkörper aufgesetzt wird, und schließlich die Anordnung einer Temperaturbehandlung unterzogen wird, die eine fugenlose Versinterung bzw. Verschmelzung der Halbleiterplättchen untereinander und mit dem Trägerkörper bewirkt.
Das vorliegende Verfahren hat nicht nur den Vorteil, daß die Halbleiterplättchen genauer auf dem Trägerkörper angeordnet werden können als bei dem bekannten Verfahren, sondern sie hat auch den Vorteil, daß die fertige Anordnung eine besonders ebene Oberfläche aufweist, und zwar unabhängig von der Beschaffenheit der Rückseite der Halbleiterplättchen und der Oberfläche des Trägerkörpers. Eine ebene Oberfläche ist aber bekanntlich eine wesentliche Voraussetzung für die Herstellung von nur 10 bis 25 μΐη breiten Leitungsbahnen mittels der Photolithographie.
Nach der Temperaturbehandlung werden nach einer Weiterbildung der Erfindung auf der dem Trägerkörper abgewandten Seite der Halbleiterplättchen Leitbahnen und gegebenenfalls passive Schaltelemente auf die Anordnung aufgebracht. Die maximale Temperatur wird bei der Temperaturbehandlung geringfügig unterhalb der eutektischen Temperatur der in den Halbleiterplättchen enthaltenen Halbleiterbauelemente gewählt.
Gemäß einer anderen Weiterbildung der Erfindung werden als Halbleiterplättchen Plättchen aus polykristallinem Halbleitermaterial mit eingebetteten einkristallinen Halbleiterbereichen verwendet, die von einer Isolierschicht umhüllt sind und Halbleiterkontakte enthalten.
Als Trägerkörper wird vorzugsweise ein gut wärmeleitender Körper verwendet, dessen thermischer Ausdehnungskoeffizient dem des Materials des Halbleiterplättchens angepaßt ist. Dies ist beispielsweise dann der Fall, wenn auch der Trägerkörper aus Halbleitermaterial besteht, und zwar möglichst aus dem gleichen Halbleitermaterial wie die Halbleiterplättchen.
Zur Herstellung der erforderlichen Justierplatte werden beispielsweise auf eine Schicht aus polykristallinem Halbleitermaterial eine Isolierschicht, z. B. aus einem Eigenoxyd des Halbleiters, eine Schicht aus polykristallinem Halbleitermaterial und erneut eine Isolierschicht aufgebracht. Aus der zuletzt aufgebrachten Isolierschicht werden nun Podeste freigelegt, und anschließend wird mittels eines selektiven Ätzprozesses das um die Podeste befindliche Material der oberen polykristallinen Halbleiterschicht entfernt, und zwar derart, daß die gewünschten Nocken stehenbleiben.
Die Erfindung wird im folgenden an einem Ausführungsbeispiel näher erläutert.
In der F i g. 1 a ist 1 der Halbleiterkörper eines Halbleiterplättchens, wie es z. B. bei der Herstellung von Planartransistoren und integrierten Schaltkreisen in Festkörpertechnik anfällt. 2 ist eine den Halbleiterkörper 1 bedeckende Isolierschicht, die in bekannter Weise zur Passivierung vorgesehen ist. Der Schaltungsinhalt des Halbleiterplättchens, d. h. in ihm enthaltene aktive Halbleiterelemente sowie in oder auf dem Halbleiterplättchen eventuell angeordnete passive Schaltelemente sind in der F i g. 1 a der Einfachheit halber fortgelassen. Mit Hilfe der bekannten Photomaskentechnik sind in das Halbleiterplättchen Justierlöcher 3 eingebracht, ζ. Β. eingeätzt, deren Funktion weiter unten erläutert wird. Die Fig. Ib zeigt einen Querschnitt durch das Halbleiterplättchen der F i g. 1 a. Im Halbleiterkörper 1 befindet sich ein in bekannter Weise isoliert eingebrachter Planartransistor 4 mit den Kontaktanschlüssen 5, 6 und 7 für Emitter, Basis und Kollektor. Der Halbleiterkörper 1 besteht z. B. aus polykristallinem hochohmigem Material, in welches über der Isolierschicht 8 das einkristalline Material des Transistors 4 eingebettet ist. In den Halbleiterkörper ist das Justierloch 3 eingebracht, ζ. Β. mit Hilfe eines bekannten Ätzverfahrens; es erstreckt sich durch die Isolierschicht 2 hindurch bis in den Halbleiterkörper hinein, wie dies in der F i g. 1 b zu sehen ist.
Im weiteren Verlauf des vorliegenden Verfahrens wird nun eine Vielzahl von Halbleiterplättchen zu einer großflächigen mikroelektronischen Schaltungsanordnung zusammengesetzt. Zu diesem Zweck wird eine Justierplatte, welche vorzugsweise aus Halbleitermaterial besteht, mit daraufbefindlichen Nocken verwendet. Sie ist in der F i g. 2 a dargestellt. Auf der Platte 9 befindet sich in sehr unterschiedlicher Anordnung eine Anzahl von Nocken 10, und zwar sind diese Nocken auf der Platte so angeordnet, daß sie den Orten der Justierlöcher der Halbleiterplätt-
chen der F i g. 1 entsprechen. Die Abmessungen der Nocken 10 sind so gewählt, daß sie in die Justierlöcher der Halbleiterplättchen hineinpassen; die Nocken haben zweckmäßig eine Höhe von 1 μηι. Anordnung und Abmessungen der Nocken 10 können beliebig gewählt werden, was sich besonders dann vorteilhaft auswirkt, wenn bei einer Vielzahl verschiedenartiger Halbleiterplättchen, die nunmehr passend auf die Nocken aufgelegt werden, eine Verwechslung untereinander vermieden werden soll. Die Fig. 2b und 2c zeigen als Beispiel ein Verfahren für die Herstellung der Nocken 10. So kann von polykristallinen! Halbleitermaterial 11 ausgegangen werden, welches aus Gründen der Anpassung der thermischen Ausdehnungskoeffizienten das gleiche wie dasjenige des Halbleiterkörpers 1 ist. Auf der Schicht 11 befindet sich die Isolierschicht 12, z. B. aus dem Eigenoxyd des Halbleiters 11, und darüber wieder polykristallines Halbleitermaterial 13, welches möglichst das gleiche wie das Halbleitermaterial 11 ist. Auf der Oberfläche der Halbleiterschicht 13 werden aus einer darauf aufgebrachten Isolierschicht mittels bekannter Ätztechnik Podeste 14 freigelegt. Die Erzeugung der Nocken erfolgt nun mit Hilfe eines selektiven Ätzprozesses, wobei das um die Podeste 14 herum befindliche Halbleitermaterial der Schicht 13 entfernt wird; die Isolierschicht 12 bildet dabei eine Ätzbegrenzung. Auf diese Weise entsteht die Justierplatte der F i g. 2 a. Für das vorliegende Verfahren ist es wichtig, die lateralen Abmessungen der Podeste 14 mit dem darunterbefindlichen Halbleitermaterial 13 genau einzuhalten, da hiervon die Justiergenauigkeit abhängt. Weiterhin wird gefordert, daß die Oberfläche der Halbleiterschicht 11 mitsamt der Isolierschicht 12 sehr eben ist, was sich leicht erreichen läßt, wenn man von mechanisch geläppten und polierten Oberflächen ausgeht.
Die vorbereiteten Halbleiterplättchen werden nun auf die Justierplatte 9 aufgesetzt, derart, daß jeweils die Nocken 10 in die zugehörigen Justierlöcher 3 hineinragen. Dies zeigt im Querschnitt die Fig. 3; die Nocken 10 sitzen in den Justierlöchern 3, 3' usw. der Halbleiterkörper 1,1' usw. Das Aufsetzen der Halbleiterplättchen kann automatisch mit einer mechanischen Vorrichtung geschehen, die jeweils zu ,den Nocken orientiert ist.
Es ist besonders vorteilhaft, eine aus einer Vielzahl von Halbleiterplättchen bestehende Halbleiterscheibe vor dem Zerteilen in Plättchen auf die Justierplatte aufzusetzen und dann vorher markierte schadhafte bzw. aus Schaltungsgründen unerwünschte Plättchen oder Kristallbereiche auszuwechseln bzw. durch ganz andere Bauelemente oder auch Schaltkreise zu ersetzen. Auf diese Weise wird die Montage- oder Justierarbeit erheblich reduziert. Nach dem erwähnten Verfahrensschritt liegen die Isolierschichten 12 und 2 bzw. 2' möglichst dicht aufeinander. Die zwischen den Halbleiterkörpern, z. B. 1 und 1', vorhandenen Zwischenräume und ihre der Justierplatte abgekehrten Oberflächen werden nun mit einem Glaslot 15 versehen. Verwendet man Silizium als Halbleitermaterial, so eignet sich hierfür gut ein Bleiborsilikatglas. Auf die beschriebene Anordnung wird dann ein gut wärmeleitender Trägerkörper 16 aufgesetzt, der in seinem thermischen Ausdehnungskoeffizienten zu den Halbleiterkörpern 1, V usw. passend gewählt ist. Es ist möglichst ein Körper aus dem gleichen Material wie das der Halbleiterplättchen. Anschließend wird die gesamte Anordnung einer Temperaturbehandlung unterzogen, wobei die maximale Temperatur geringfügig unterhalb der eutektischen Temperatur für die Rekristallisationszonen der in den Halbleiterplättchen enthaltenen aktiven Halbleiterbauelemente, z. B. des Transistors 4 der F i g. 1 b, gewählt wird. In dem erwähnten Beispiel der fugenlosen Versinterung bzw. Verschmelzung der Siliziumhalbleiterkörper 1,1' usw. liegt
ίο diese Temperatur bei etwa 450° C. Um ein Haften des Glaslotes 15 an der Oberfläche der Isolierschicht 12, insbesondere im Bereich der Fugen, zu verhindern, ist man in der Lage, die Oberfläche der Justierplatte 9 mit einer dünnen Schicht eines Stoffes, der mit Glas keine Verbindung eingeht, zu überziehen. Hierfür ist besonders Graphit geeignet.
Nach dem Abnehmen der Justierplatte 9 verbleibt also die in der F i g. 4 gezeigte Anordnung mit dem Trägerkörper 16, auf dem — verbunden durch die
ao Glaslötschicht 15 — die Halbleiterplättchen 1 ruhen. Die auf diesen befindlichen Isolierschichten 2 sind durch das Glaslot 15 bündig zu einer ebenen Fläche zusammengeschlossen. Nunmehr erfolgt die in der F i g. 4 nicht mehr gezeichnete Anbringung von Leitbahnen sowie das Aufdampfen oder Aufstäuben von passiven Schaltelementen auf die Anordnung.
Gerade an diesem Schritt erweist sich ein wichtiger Vorteil des vorliegenden Verfahrens, nämlich das Aufbringen von Leitbahnen und passiven Schaltelementen auf eine großflächige mikroelektronische Schaltungsanordnung allein mittels Maskentechnik und Aufdampfprozessen, ohne daß eine Verdrahtung der Schaltungsanordnung mit Hilfe von Thermokompression erforderlich wäre. Die Anwendung der Maskentechnik zum Aufbringen von Leitbahnen und passiven Schaltelementen wird bei dem vorliegenden Verfahren dadurch möglich, daß eine sich durch das gesamte Verfahren fortsetzende Musterorientierung der Halbleiterplättchen bis zum Schluß erhalten bleibt. Als weitere wichtige Vorteile des vorliegenden Verfahrens bzw. der nach diesem Verfahren hergestellten mikroelektronischen Schaltungsanordnung sind zu nennen:
1. Eine gute Wärmeableitung;
2. die Möglichkeit des Zusammenbaus verschiedenartiger Bauelemente bzw. teilintegrierter Schaltungen, die jeweils für sich in großer Stückzahl und wirtschaftlich hergestellt werden können;
3. die Möglichkeit der Vortestung und Aussortierung der auf den einzelnen Halbleiterplättchen befindlichen Schaltelemente oder Schaltungen;
4. eine hohe Ausbeute beim Herstellen einer mikroelektronischen Schaltungsanordnung, da alle Einzelgebilde in sich funktionsfähig sind;
5. die Möglichkeit der Lagerung vorfabrizierter einwandfreier Halbleiterplättchen nach Art der Matrixtechnik und die Aufbringung des passiven Netzwerkes je nach Kundenwunsch;
6. die Möglichkeit des Zusammensetzens von Halbleiterplättchen mit verschiedener Oxydschichtdicke zur Verminderung von Nebenschlußkapazitäten für passive Elemente, insbesondere der Aufbau von Halbleiterchips mit Oxydschicht neben Halbleiterplättchen aus reinen Isolierschichten mit passendem Ausdehnungskoeffizienten;
7. die einfache Aufbringung größerer Kondensatoren auf Halbleiterplättchen ohne Schalt-
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elementeinhalt und damit ζ. B. die Realisierung niederfrequenter linearer RC-Verstärker oder ähnlicher Schaltungsanordnungen, die große Kapazitäten benötigen;
8. der einfache Einbau von Reserveelementen und damit die Reparierbarkeit einer mikroelektronischen Schaltungsanordnung.

Claims (9)

Patentansprüche: IO
1. Verfahren zum Herstellen einer mikroelektronischen Schaltungsanordnung, die aus mehreren auf einem gemeinsamen Trägerkörper fugenlos angeordneten Halbleiterplättchen mit Halbleiterelementen besteht, dadurch gekennzeichnet, daß zuerst die Halbleiterplättchen mit den darin enthaltenen Halbleiterelementen hergestellt werden, in diese Halbleiterplättchen Justierlöcher eingebracht, ζ. Β. eingeätzt werden, nun die Halbleiterplättchen auf eine Justierplatte, welche mit den Justierlöchern zugeordneten Nocken versehen ist, aufgesetzt werden, derart, daß die Nocken in die zugehörigen Justierlöcher hineinragen, dann die zwischen den Halbleiterplättchen vorhandenen Zwischenräume und ihre der Justierplatte abgekehrten Oberflächen mit einem Glaslot versehen werden, anschließend auf die Anordnung ein Trägerkörper aufgesetzt wird, und schließlich die Anordnung einer Temperaturbehandlung unterzogen wird, die eine fugenlose Versinterung bzw. Verschmelzung der Halbleiterplättchen untereinander und mit dem Trägerkörper bewirkt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach der Temperaturbehandlung auf der dem Trägerkörper abgewandten Seite Leitbahnen und gegebenenfalls passive Schaltelemente auf die Anordnung aufgebracht werden.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die maximale Temperatur bei der Temperaturbehandlung geringfügig unterhalb der eutektischen Temperatur der in den Halbleiterplättchen enthaltenen Halbleiterelemente gewählt wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß eine Halbleiterscheibe auf die Justierplatte gelegt wird, dann die Halbleiterscheibe in einzelne Plättchen zerlegt wird und schließlich fehlerhafte und zuvor markierte Elemente ersetzt bzw. nicht gewünschte Plättchen durch andere ersetzt werden.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß als Halbleiterplättchen Plättchen aus polykristallinem Halbleitermaterial mit darin eingebetteten einkristallinen Halbleiterbereichen, die von einer Isolierschicht umhüllt sind und Halbleiterelemente enthalten, verwendet werden.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß als Trägerkörper ein gut wärmeleitender Körper verwendet wird, dessen thermischer Ausdehnungskoeffizient dem des Materials der Halbleiterplättchen angepaßt ist.
7. Verfahren nach Ansprüche, dadurch gekennzeichnet, daß der Trägerkörper aus Halbleitermaterial besteht.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der Trägerkörper aus dem gleichen Halbleitermaterial wie die Halbleiterplättchen besteht.
9. Verfahren zum Herstellen der bei dem Verfahren nach Anspruch 1 verwendeten Justierplatte, dadurch gekennzeichnet, daß auf eine Schicht aus polykristallinem Halbleitermaterial eine Isolierschicht, z. B. aus einem Eigenoxyd des Halbleiters, eine Schicht aus polykristallinem Halbleitermaterial und erneut eine Isolierschicht aufgebracht werden, nun aus der zuletzt aufgebrachten Isolierschicht Podeste freigelegt werden und anschließend mittels eines selektiven Ätzprozesses das um die Podeste herum befindliche Material der oberen polykristallinen Halbleiterschicht entfernt wird, derart, daß die gewünschten Nocken stehenbleiben.
Hierzu 1 Blatt Zeichnungen
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