CN111524849A - 半导体结构及其制作方法 - Google Patents

半导体结构及其制作方法 Download PDF

Info

Publication number
CN111524849A
CN111524849A CN201910107325.2A CN201910107325A CN111524849A CN 111524849 A CN111524849 A CN 111524849A CN 201910107325 A CN201910107325 A CN 201910107325A CN 111524849 A CN111524849 A CN 111524849A
Authority
CN
China
Prior art keywords
wafer
carrier
layer
bonding
inorganic material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910107325.2A
Other languages
English (en)
Inventor
秦晓珊
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
China Core Integrated Circuit Ningbo Co Ltd
Original Assignee
China Core Integrated Circuit Ningbo Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by China Core Integrated Circuit Ningbo Co Ltd filed Critical China Core Integrated Circuit Ningbo Co Ltd
Priority to CN201910107325.2A priority Critical patent/CN111524849A/zh
Publication of CN111524849A publication Critical patent/CN111524849A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68309Auxiliary support including alignment aids
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68313Auxiliary support including a cavity for storing a finished device, e.g. IC package, or a partly finished device, e.g. die, during manufacturing or mounting

Abstract

本发明提供一种半导体结构及其制作方法。提供晶圆和载体,在所述载体上形成无机材料层,在所述晶圆或所述无机材料层上形成临时键合胶层,利用所述临时键合胶层将所述晶圆与所述载体临时键合。本发明提供的半导体结构的制作方法,在所述载体上形成有抗化学腐蚀性较强的无机材料层之后,再利用临时键合胶层将所述晶圆和载体临时键合,在保证所述晶圆和所述载体键合强度的同时,避免在后续工艺中外来化学试剂对所述晶圆和所述载体之间键合界面的影响,进而提高产品的良率,节约生产成本。

Description

半导体结构及其制作方法
技术领域
本发明涉及半导体制造领域,尤其涉及一种半导体结构及其制作方法。
背景技术
随着人们对电子产品的要求朝着小型化的方向发展,电子芯片也朝向越来越薄的方向发展。但是,硅晶圆的厚度如果要减薄至100微米或以下时,非常容易发生碎片或者是在对晶圆做处理时由于应力导致晶圆弯曲变形等,无法对这种超薄晶圆进行直接加工处理。因此,为了能加工处理这类超薄晶圆,需要将这种超薄的器件晶圆首先与一载体晶圆临时键合,键合之后,功能晶圆与载体晶圆粘接为一体,就可以对器件晶圆进行诸如减薄、TSV的制造、再布线层的制造、形成内部互连等工艺,然后再将器件晶圆与载体晶圆进行分离,并对减薄后的器件晶圆进行清洗、切割等工艺,完成对这种超薄的器件晶圆的整个加工工艺。
但是,目前的键合方法的良率有待进一步提高。
发明内容
本发明提供一种半导体结构及其制作方法,用以提高晶圆键合的良率,降低生产成本。
本发明提供的一种半导体结构的制作方法,包括:
提供载体,采用热氧化法或化学气相沉积法在所述载体上形成无机材料层;
提供晶圆,在所述晶圆或所述无机材料层上形成临时键合胶层;以及,
利用所述临时键合胶层将所述晶圆与所述载体临时键合。
可选的,所述无机材料层为氧化硅层、氮化硅层以及氮氧化硅层中的一种或多种的组合。
可选的,所述无机材料层的厚度为0.1um-100um。
可选的,使所述键合胶层与所述无机材料层相键合的过程包括:
使所述晶圆与所述载体相贴合;以及,
将所述晶圆与所述载体置于一键合腔室中,并在预定的键合腔室真空度和键合温度的条件下,对相贴合的晶圆与载体施加预定压力并保持预定时间,以实现所述晶圆与所述载体的临时键合。
可选的,所述预定压力为108Pa-1012Pa,所述键合温度为100℃-300℃,所述预定时间为1min-60min。
可选的,所述晶圆为器件晶圆。
可选的,所述载体为载体晶圆。
可选的,利用所述临时键合胶层将所述晶圆与所述载体临时键合之后,还包括:对所述晶圆背离所述键合胶层的一面进行减薄处理;
对减薄处理后的所述晶圆进行背面加工工艺;以及,
将所述载体与所述晶圆进行解键合。
可选的,采用光照、加热或化学溶剂溶剂降低所述临时键合胶的粘性,以使所述晶圆和所述载体分离。
可选的,采用机械剥离的方法进行解键合。
本发明还提供一种半导体结构,包括:晶圆和载体,所述载体上形成有无机材料层,在所述晶圆或所述无机材料层形成有临时键合胶层,利用所述临时键合胶层将所述晶圆与所述载体临时键合。
可选的,所述无机材料层为氧化硅层、氮化硅层以及氮氧化层中的一种或多种的组合。
综上所述,本发明提供一种半导体结构的制作方法,提供晶圆和载体,在所述载体上形成无机材料层,在所述晶圆或所述无机材料层上形成临时键合胶层,利用所述临时键合胶层将所述晶圆与所述载体临时键合。本发明提供的半导体结构的制作方法,在所述载体上形成有抗化学腐蚀性较强的无机材料层之后,再利用临时键合胶层将所述晶圆和载体临时键合,在保证所述晶圆和所述载体键合强度的同时,避免在后续工艺中外来化学试剂对所述晶圆和所述载体之间键合界面的影响,进而提高产品的良率,节约生产成本。
附图说明
图1为本发明实施例提供的一种半导体结构的制作方法的流程图;
图2至图7为本发明实施例提供的一种半导体结构的制作方法相应步骤对应的结构示意图。
附图标记:
10-加热平台;20-压力控制装置;30-控制单元;100-晶圆;100a-晶圆的正面;100b-晶圆的背面;101-键合胶层;200-载体;200a-载体的正面;200b-载体的背面;201-无机材料层。
具体实施方式
由背景技术可知,对于超薄晶圆,随着厚度的下降其加工过程必然会产生一系列的技术难题,例如碎裂、崩边等。行业内为了实现超薄晶圆的加工所采用的解决方法是在待加工的器件晶圆的背面临时键合一载体晶圆,用于提高晶圆的强度,在晶圆完成加工后与载体晶圆进行解键合,由此完成晶圆的加工。
器件晶圆和载体晶圆的临时键合过程中,临时键合用的键合胶应满足如下要求:一方面,上述的键合胶需要具备较好的抗化学性,以便于抵抗器件晶圆加工过程中的外来化学试剂对于键合胶的腐蚀,例如蚀刻工序的化学试剂;另一方面,由于器件晶圆加工完成后需要与器件晶圆进行解键合,因此又需要键合胶容易被清洗剂溶解清洗。简单来说,上述的键合胶在器件晶圆加工过程中需要具备良好的抗化学性,而在器件晶圆完成加工后又能快速的被化学试剂溶解,从而实现器件晶圆和载体晶圆的解键合。不难看出,上述对于键合胶抗化学性的要求存在矛盾,很难同时满足上述两个方面的需求。
因此,发明人尝试在载体晶圆的一面上形成微粘层,在器件晶圆的一面上涂覆临时键合胶,然后通过微粘层和临时键合胶将载体晶圆与器件晶圆进行临时键合。所述微粘层一般由化学性质活泼的酮类化合物制成,所述酮类化合物不溶于水,可受热分解成碳的氧化物等。所述微粘层与临时键合胶键合,保证器件晶圆与载体晶圆之间的键合力的同时,在解键合过程中便于去除,达到解键合过程中快速溶解清洗的目的。但上述方法仍存在不足,即,所述微粘层相对临时键合胶而言抗化学腐蚀能力较弱,在后续晶圆加工过程中,例如生成再分布金属层(RDL)的工艺中,微粘层会被刻蚀工艺所用化学试剂腐蚀,在载体晶圆和器件晶圆之间形成颗粒杂质等不期望产生的缺陷,影响产品的良率。
另外,在载体晶圆和器件晶圆二者的表面分别涂覆胶体,两种胶体的成本相对较高,增加生产成本。
为解决上述问题,本发明实施例提供一种半导体结构及其制作方法。提供晶圆和载体,在所述载体上形成一无机材料层,在所述晶圆或所述无机材料层上形成临时键合胶层,利用所述临时键合胶层将所述晶圆与所述载体临时键合。本发明提供的半导体结构的制作方法中,在所述载体上形成有抗化学腐蚀性较强的无机材料层之后,再利用临时键合胶层将所述晶圆和载体临时键合,在保证所述晶圆和所述载体键合强度的同时,避免在后续工艺中外来化学试剂对所述晶圆和所述载体之间键合界面的影响,进而提高产品的良率,节约生产成本。
为使本发明的内容更加清楚易懂,以下结合说明书附图,对本发明的内容做进一步说明。当然本发明并不局限于该具体实施例,本领域的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
其次,本发明利用示意图进行了详细的表述,在详述本发明实例时,为了便于说明,示意图不依照一般比例局部放大,不应对此作为本发明的限定。
图1为本实施例提供的一种半导体结构的制作方法的流程图,如图1所示,本实施例提供的一种半导体结构的制作方法,包括以下步骤:
S01:提供载体,在采用热氧化法或化学气相沉积法所述载体上形成一无机材料层;
S02:提供晶圆,在所述晶圆或所述无机材料层上形成临时键合胶层;
S03:利用所述临时键合胶层将所述晶圆与所述载体临时键合。
图2至图7为本实施例提供的一种半导体结构的制作方法相应步骤对应的结构示意图,以下将参考图1并结合图2至图7详细说明本实施例提供的半导体结构的制作方法。
首先,执行步骤S01,如图4所示,提供载体200,所述载体200包括一正面200a以及与所述正面相背离的200b,所述正面200a用于与所述晶圆100相配合,也可以将其称之为工作面。
所述载体200可以称之为载体晶圆,用以承载晶圆,特别的,用于承载晶圆以使晶圆进行减薄工艺晶圆。所述载体200也可以是其他载体,其可以是方片、圆片或不规则形状的片体,所述载体材料可以是硅、二氧化硅、陶瓷、玻璃、金属、合金、有机材料等。在本实施例中,所述载体200选用尺寸等于或大于晶圆的硅圆片。采用另一晶圆作为承载晶圆的载体,更便于进行晶圆级封装。
如图5所示,在所述载体200的工作面200a上形成一无机材料层201。本实施例中所述无机材料层201是二氧化硅层。例如可以采用热氧化法或化学气相沉积(CVD)等方法在所述载体200的工作面200a上形成所述无机材料层201。但是需要说明的是,所述机材料层201是否必须是二氧化硅所述不作限定,在本发明的其他实施例中,所述无机材料层201可以为氧化硅层、氮化硅层以及氮氧化硅层中的一种或多种的组合,例如所述无机材料层201可以是由氧化硅层和氮化硅层组成的叠层结构。本实施例中所述无机材料层201的厚度为10μm-30μm。所述无机材料层201的厚度仅仅是一个实施例,本领域技术人员应当了解,所述无机材料层201的厚度应当根据实际情况进行相应的调整。
接着,执行步骤S02,提供晶圆100,在所述晶圆100或所述无机材料层201上形成临时键合胶层101。
首先,如图2所示,提供一待键合的晶圆100,所述晶圆100包括用于形成半导体器件的正面100a及相对于所述正面的背面100b。所述晶圆100为器件晶圆(Device Wafer),例如是CMOS晶圆(CMOS Wafer)。所述晶圆100可以采用集成电路制作技术根据相应的布图设计进行制作,例如在所述晶圆正面100a上通过薄膜沉积、光刻、刻蚀、离子注入等工作形成诸如NMOS和/或PMOS等半导体器件,以及介质层和金属层构成的互连层和位于互连层之上的焊盘等结构,从而在晶圆中制作呈阵列排布的独立芯片。所述芯片可以为各种类型的芯片,例如,存储芯片、通讯芯片、处理器芯片、MEMS芯片等。同一个晶圆100上所形成的这些独立的芯片可以是相同功能或不同功能的芯片,并且,它们的制作工艺可以相同、相似或者完全不同。当然,通常来说在一个晶圆100上形成的多个独立芯片是功能相同的芯片。以该独立芯片为MEMS芯片为例,可以利用本领域公开的MEMS芯片的制造工艺在半导体衬底(例如硅晶圆)上制作诸如陀螺仪、加速度计、惯性传感器、压力传感器、流量传感器、位移传感器、电场传感器、电场强度传感器、电流传感器、磁通传感器和磁场强度传感器、温度传感器、热流传感器、热导率传感器、光调制器、声音传感器、气体传感器、湿度传感器、离子传感器、生物传感器等MEMS器件,完成封装后可以分割出独立的芯片晶粒作为单个的MEMS芯片。
示例性地,晶圆100所选用的衬底的材料可以是以下所提到的材料中的至少一种:Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体,所述衬底还可以是这些半导体材料构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeO)等,以上为本领域技术人员所熟知的内容,不再一一举例。
然后,在所述晶圆100或所述无机材料层201上形成键合胶层101。以在所述晶圆100上形成临时键合胶层10为例,如图3所示,在所述晶圆100的正面100a上形成一临时键合胶层101。所述临时键合胶层101选用在化学溶剂中可以溶解的材料,例如,所述临时键合胶层101包括基础树脂、溶剂、增粘剂、抗氧化剂等组成成分,其中所述基础树脂为环烯烃类聚合物颗粒,溶剂为环十二烯、双环己烯、柠檬烯、均二甲苯、环戊酮、甲基环己烷、甲基乙基酮、双戊烯、环辛烷、丁基环己烷、环庚烷和环己烷的一种或几种的混合物。所述临时键合胶层101可以使用滚压、旋涂、喷涂、印刷、非旋转涂覆、热压、真空压合、浸泡、压力贴合等方式在所述晶圆100的正面100a覆盖临时键合胶层101,通过所述临时键合胶层101以实现所述晶圆100的正面100a的全面平坦化。所述临时键合胶层101的厚度取决于所述晶圆100正面100a半导体器件的分布,本实施例中所述临时键合胶层101的厚度为10μm-100μm。另外,所述临时键合胶层101在后续工艺中可以通过加热、机械、化学、激光、冷冻等方式去除。
接着,执行步骤S03,利用所述临时键合胶层101将所述晶圆100与所述载体200临时键合。即使所述临时键合胶层101与所述无机材料层201相键合,以实现所述晶圆100与所述载体200的临时键合。
作为一个非限制性的例子,步骤S03可包括如下过程:
首先,如图6所示,所述晶圆100临时键合胶层101与所述载体200无机材料层201对准并贴合在一起。
然后,如图7所示,将所述晶圆100的背面100b(异于临时键合胶层101的一面)置于键合腔室内(图7中未示出)的加热平台10上。
接着,通过控制单元30对键合腔室抽真空至键合需要的真空度,同时升高键合腔室内的温度至键合所需要的温度,所述键合温度可以根据相键合的晶圆100和载体200的尺寸厚度及键合胶种类等来确定。示例性的,键合温度为100℃-300℃,例如可以为100℃,200℃,300℃等。
之后,在保持键合腔室真空度和键合温度的条件下,通过压力控制装置20对贴合在一起的晶圆100和载体200施加一定的键合压力,并保持一定时间,以达到键合的目的。示例性的,所述键合压力为108Pa-1012Pa,例如109Pa N,1010Pa KN,1011Pa KN等,键合时间为1min-60min,例如为1min,30min,60min。
最后,键合腔室降温至环境温度和标准大气压后,将键合后的晶圆移出键合腔室进行下一步工序。
在本发明另一实施例中,在所述载体上形成无机材料层201后,继续在所述无机材料层201上形成临时键合胶层101,然后再利用所述临时键合胶层101将所述晶圆100与所述载体200进行临时键合。所述临时键合胶层101的形成及所述临时键合胶层101与所述晶圆100之间的键合可以采用上述步骤S03中半导体结构的制作方法,在此不再赘述。
本发明实施例中在所述载体200的工作面形成有无机材料层201,代替抗化学腐蚀性弱的微粘层,再通过上述键合工艺后,使所述无机材料层201与所述临时键合胶层101有效地键合,进而将所述晶圆100与所述载体200键合,使所述晶圆100与所述载体200之间形成稳定的键合界面,以保证后续减薄过程中对所述晶圆100的全面平衡支撑以及解键合过程中的稳定脱离。而且,由于所述无机材料层201具有相对较强的抗化学腐蚀能力,在后续背面加工工艺中外来化学试剂,如显影液、刻蚀试剂等有机试剂的不会腐蚀所述无机材料层201,即无机材料层201代替抗化学腐蚀性弱的微粘层可以减少后续工艺中外来化学试剂对所述晶圆100和所述载体200之间的键合界面的影响,并且可以改善由于外来化学试剂腐蚀键合界面(微粘层)产生微粒所造成的良率问题。
本实施例还提供一种半导体结构的制作方法,在利用所述临时键合胶层101将所述晶圆100与所述载体200临时键合之后,还包括:对所述晶圆100背离所述临时键合胶层101的一面进行减薄处理;对减薄处理后的所述晶圆100进行背面加工工艺;以及,将所述载体200与所述晶圆100进行解键合。
具体的,所述晶圆100与所述载体200键合从而形成键合结构后,对所述晶圆100的背面进行减薄工艺,即去除所述晶圆100的背面100b的部分材料,以对晶圆100进行厚度减薄处理。在本实施例中,通过对晶圆100的背面100b进行研磨(Grinding),以将所述晶圆100的厚度减薄。通过研磨的方式对所述晶圆100减薄的过程中会对所述晶圆100产生机械力,此时所述载体200能够对所述晶圆100起到机械支撑作用。在本发明其他实施例中,也可以采用其它方式例如刻蚀的方式对所述晶圆100进行厚度减薄处理。刻蚀减薄所述晶圆100的过程中同样可能导致所述晶圆100产生应力而变形,所述载体200此时也会对晶圆100起机械支撑作用,以减小所述晶圆100减薄到一定程度后发生碎裂或者翘曲的几率。本实施例将所述晶圆100减薄至大约1μm-700μm。但是需要说明的是,所述晶圆100的减薄厚度只是一个示例,本发明对将所述晶圆100减薄至何种厚度不作任何限定。
本实施例中,所述晶圆100已完成硅通孔和正面制备工艺,如步骤S01中对所述晶圆100的阐述。此外,本发明实施例提供的半导体结构的制作方法进一步包括:对键合后的所述晶圆100的背面减薄至所需的晶圆厚度后,完成所述晶圆100的背面加工工艺。在本领域中,正面制备工艺、背面制备工艺通常指晶圆正面、背面上的器件和布线的制备。由于本发明的主要目的不在于如何制备晶圆上的器件和布线,所以不对此进行详细描述。本领域技术人员可以采用本领域中的任意恰当的制备工艺来形成晶圆正面、背面上的器件和布线。
本实施例提供的半导体结构的制作方法在对减薄后的所述晶圆100进行背面进行加工工艺之后,将所述载体200与减薄后的所述晶圆100解键合,即,移除所述载体200以及去除所述晶圆100上的所述临时键合胶层101。具体地,可采用本领域技术人员熟知的任何解键合的方法,分离所述晶圆100和所述载体200,例如,可以通过机械剥离的方法,也可以通过光、热和化学反应等对键合晶圆进行处理,再机械地对所述晶圆100和所述载体200进行剥离,或者选用化学解键合的方法对所述晶圆100和所述载体200解键合,即将所述晶圆100和所述载体200浸入化学溶剂中,将所述临时键合胶溶解,以使所述晶圆100和所述载体200分离。
所述晶圆100和所述载体200解键合后,清洗去除所述晶圆100正面残留的临时键合胶层101。本实施例中所述载体200工作面上的无机材料层201相对于有机材料(例如键合胶)来说较难去除,故所述晶圆100和所述载体200解键合后,所述无机材料层201仍保留在所述载体200上,由于所述载体200是用于在晶圆100的减薄过程中对所述晶圆100起到机械支撑作用,因此,解键合后所述载体200上是否保留所述无机材料层201对晶圆的100的良率并无影响。可以根据无机材料层201的材料选择合适的方式将其从载体200上去除,例如,若无机材料层201是氧化硅,那么采用稀释的氢氟酸溶液(DHF)或缓冲氧化物刻蚀液(BOE)等都可以方便起将其去除。
所述晶圆100和所述载体200解键合后,可以根据需求对所述晶圆100进行测试。本发明并不涉及该部分的改进,对此不作赘述。
相应的,本实施例还提供一种半导体结构,如图6所示,本实施例所提供半导体结构包括晶圆100和载体200,所述载体200上形成有无机材料层201,在所述晶圆100或所述无机材料层201形成有临时键合胶层101,利用所述临时键合胶层101将所述晶圆100与所述载体200临时键合。
所述晶圆100为器件晶圆(Device Wafer),例如是CMOS晶圆(CMOS Wafer)。所述晶圆可以采用集成电路制作技术根据相应的布图设计进行制作,例如在所述晶圆正面100a上通过薄膜沉积、光刻、刻蚀、离子注入等工作形成诸如NMOS和/或PMOS等半导体器件,以及介质层和金属层构成的互连层和位于互连层之上的焊盘等结构,从而在晶圆中制作呈阵列排布的独立芯片。
所述载体200例如为载体晶圆,用以承载所述晶圆100,特别的,用于承载所述晶圆100以使所述晶圆100进行减薄工艺晶圆。所述载体200也可以是其他载体,其可以是方片、圆片或不规则形状的片体,所述载体材料可以是硅、二氧化硅、陶瓷、玻璃、金属、合金、有机材料等。本实施中,所述晶圆100和所述载体200叠放设置,并不限定所述晶圆100和所述载体200位置关系,可选的,所述载体200置于所述晶圆100上。
所述临时键合胶层101形成在所述晶圆100的正面100a,并设置于所述晶圆100和所述载体200之间,所述临时键合胶层101的厚度为10μm-100μm。所述无机材料层201为二氧化硅层或氮化硅层,如可以采用热氧化法或化学气相沉积等方法在所述载体200的工作面200a上形成。所述无机材料层201的厚度为0.1um-100um10μm-30μm,例如30μm,50μm,80μm。
综上所述,本发明提供一种半导体结构及其制作方法,提供晶圆和载体,在所述载体上形成无机材料层,在所述晶圆或所述无机材料层上形成临时键合胶层,利用所述临时键合胶层将所述晶圆与所述载体临时键合。本发明提供的半导体结构的制作方法,在所述载体上形成有抗化学腐蚀性较强的无机材料层之后,再利用临时键合胶层将所述晶圆和载体临时键合,在保证所述晶圆和所述载体键合强度的同时,避免在后续工艺中外来化学试剂对所述晶圆和所述载体之间键合界面的影响,进而提高产品的良率,节约生产成本。
本说明书中各个实施例采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似部分互相参见即可。对于实施例公开的结构而言,由于与实施例公开的方法相对应,所以描述的比较简单,相关之处参见方法部分说明即可。
上述描述仅是对本发明较佳实施例的描述,并非对本发明范围的任何限定,本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰,均属于权利要求书的保护范围。

Claims (12)

1.一种半导体结构的制作方法,其特征在于,包括
提供载体,采用热氧化法或化学气相沉积法在所述载体上形成无机材料层;
提供晶圆,在所述晶圆或所述无机材料层上形成临时键合胶层;以及,
利用所述临时键合胶层将所述晶圆与所述载体临时键合。
2.根据权利要求1所述的半导体结构的制作方法,其特征在于,所述无机材料层为氧化硅层、氮化硅层以及氮氧化硅层中的一种或多种的组合。
3.根据权利要求1所述的半导体结构的制作方法,其特征在于,所述无机材料层的厚度为0.1μm-100μm。
4.根据权利要求1至3中任一项所述的半导体结构的制作方法,其特征在于,使所述键合胶层与所述无机材料层相键合的过程包括:
使所述晶圆与所述载体相贴合;以及,
将所述晶圆与所述载体置于一键合腔室中,并在预定的键合腔室真空度和键合温度的条件下,对相贴合的晶圆与载体施加预定压力并保持预定时间,以实现所述晶圆与所述载体的临时键合。
5.根据权利要求4所述的半导体结构的制作方法,其特征在于,所述预定压力为108Pa-1012Pa,所述键合温度为100℃-300℃,所述预定时间为1min-60min。
6.根据权利要求1至3中任一项所述的半导体结构的制作方法,其特征在于,所述晶圆为器件晶圆。
7.根据权利要求1至3中任一项所述的半导体结构的制作方法,其特征在于,所述载体为载体晶圆。
8.根据权利要求1所述的半导体结构的制作方法,其特征在于,利用所述临时键合胶层将所述晶圆与所述载体临时键合之后,还包括:
对所述晶圆背离所述键合胶层的一面进行减薄处理;
对减薄处理后的所述晶圆进行背面加工工艺;以及,
将所述载体与所述晶圆进行解键合。
9.根据权利要求8所述的半导体结构的制作方法,其特征在于,采用光照、加热或化学溶剂溶剂降低所述临时键合胶的粘性,以使所述晶圆和所述载体分离。
10.根据权利要求8或9所述的半导体结构的制作方法,其特征在于,采用机械剥离的方法进行解键合。
11.一种半导体结构,其特征在于,包括:晶圆和载体,所述载体上形成有无机材料层,在所述晶圆或所述无机材料层上形成有临时键合胶层,所述临时键合胶层将所述晶圆与所述载体临时键合。
12.根据权利要求11所述的半导体结构,其特征在于,所述无机材料层为氧化硅层、氮化硅层以及氮氧化层中的一种或多种的组合。
CN201910107325.2A 2019-02-02 2019-02-02 半导体结构及其制作方法 Pending CN111524849A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910107325.2A CN111524849A (zh) 2019-02-02 2019-02-02 半导体结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910107325.2A CN111524849A (zh) 2019-02-02 2019-02-02 半导体结构及其制作方法

Publications (1)

Publication Number Publication Date
CN111524849A true CN111524849A (zh) 2020-08-11

Family

ID=71900664

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910107325.2A Pending CN111524849A (zh) 2019-02-02 2019-02-02 半导体结构及其制作方法

Country Status (1)

Country Link
CN (1) CN111524849A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114573239A (zh) * 2022-02-23 2022-06-03 苏州轩创科技有限公司 一种cis玻璃罩的减薄方法
CN114573238A (zh) * 2022-02-23 2022-06-03 苏州轩创科技有限公司 一种cis玻璃罩的减薄方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003298030A (ja) * 2002-03-29 2003-10-17 Sumitomo Mitsubishi Silicon Corp 張り合わせ基板およびその製造方法
JP2012204439A (ja) * 2011-03-24 2012-10-22 Sumco Corp 貼合せsoiウェーハの製造方法
US20140084302A1 (en) * 2012-09-25 2014-03-27 Infineon Technologies Ag Integrated circuit, a chip package and a method for manufacturing an integrated circuit
US20150086301A1 (en) * 2012-05-20 2015-03-26 Applied Microengineering Limited Method and carrier for handling a substrate
CN104485294A (zh) * 2014-12-12 2015-04-01 浙江中纳晶微电子科技有限公司 一种晶圆临时键合及分离方法
EP3159919A1 (en) * 2015-10-22 2017-04-26 Zhejiang Microtech Material Co., Ltd. A procedure of processing a workpiece and an apparatus designed for the procedure

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003298030A (ja) * 2002-03-29 2003-10-17 Sumitomo Mitsubishi Silicon Corp 張り合わせ基板およびその製造方法
JP2012204439A (ja) * 2011-03-24 2012-10-22 Sumco Corp 貼合せsoiウェーハの製造方法
US20150086301A1 (en) * 2012-05-20 2015-03-26 Applied Microengineering Limited Method and carrier for handling a substrate
US20140084302A1 (en) * 2012-09-25 2014-03-27 Infineon Technologies Ag Integrated circuit, a chip package and a method for manufacturing an integrated circuit
CN104485294A (zh) * 2014-12-12 2015-04-01 浙江中纳晶微电子科技有限公司 一种晶圆临时键合及分离方法
EP3159919A1 (en) * 2015-10-22 2017-04-26 Zhejiang Microtech Material Co., Ltd. A procedure of processing a workpiece and an apparatus designed for the procedure

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114573239A (zh) * 2022-02-23 2022-06-03 苏州轩创科技有限公司 一种cis玻璃罩的减薄方法
CN114573238A (zh) * 2022-02-23 2022-06-03 苏州轩创科技有限公司 一种cis玻璃罩的减薄方法

Similar Documents

Publication Publication Date Title
US11348801B2 (en) Processing stacked substrates
US11791307B2 (en) DBI to SI bonding for simplified handle wafer
KR20230097121A (ko) 직접 접합 방법 및 구조체
US5741733A (en) Method for the production of a three-dimensional circuit arrangement
JP6385677B2 (ja) 基板加工方法
US8962449B1 (en) Methods for processing semiconductor devices
US8846499B2 (en) Composite carrier structure
JP2020520118A (ja) 処理された積層ダイ
US8697542B2 (en) Method for thin die-to-wafer bonding
CN105489512B (zh) 临时半导体结构键合方法和相关的键合半导体结构
KR20050101324A (ko) 상온에서의 금속의 직접 결합
US10784229B2 (en) Wafer level package structure and wafer level packaging method
CN110310896B (zh) 用于接合基板的接触表面的方法
CN110214369A (zh) 用于键合芯片的方法和装置
US20170148756A1 (en) Semiconductor structure and method of manufacturing the same
JP2021535613A (ja) ウェハレベルパッケージ方法及びパッケージ構造
CN110892506A (zh) 具有高热导率的器件基板及其制造方法
US11121117B2 (en) Method for self-assembling microelectronic components
CN111524849A (zh) 半导体结构及其制作方法
US9202801B2 (en) Thin substrate and mold compound handling using an electrostatic-chucking carrier
CN108609577B (zh) 一种mems器件的制作方法
JP2008235723A (ja) ウェハー構造体及びその製造方法
US11923205B2 (en) Method for manufacturing semiconductor device
US11502106B2 (en) Multi-layered substrates of semiconductor devices
CN115295409A (zh) 晶圆划片方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination