KR20150054502A - 자성체를 갖는 반도체 소자 및 관련된 설비 - Google Patents

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KR20150054502A
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magnetic body
semiconductor chip
magnetic
substrate
bodies
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지상욱
문형렬
박영렬
이인겸
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삼성전자주식회사
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Abstract

기판 상에 반도체 칩이 탑재된다. 상기 반도체 칩 상에 서로 떨어진 제1 내지 제3 자성체들(magnet)이 형성된다. 상기 제1 자성체 및 상기 제2 자성체는 상기 반도체 칩의 가장자리에 가까울 수 있다. 상기 제3 자성체는 상기 반도체 칩의 중심에 가까울 수 있다. 상기 제3 자성체는 상기 제1 자성체 및 상기 제2 자성체 사이에 형성된다.

Description

자성체를 갖는 반도체 소자 및 관련된 설비{Semiconductor device having magnetic substanceand related equipment}
본 발명은 자성체를 갖는 반도체 패키지, 그 형성 방법, 및 관련된 설비에 관한 것이다.
반도체 패키지의 형성에 있어서, 반도체 칩의 휨(warpage)으로 인한 솔더 볼(solder ball) 불량을 개선하기 위한 여러 가지 기술이 시도되고 있다.
본 발명이 해결하고자 하는 과제는, 반도체 칩의 휨(warpage)으로 인한 불량을 방지할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 반도체 칩의 휨(warpage)으로 인한 불량을 방지할 수 있는 반도체 패키지의 형성방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는, 반도체 칩의 휨(warpage)으로 인한 불량을 방지할 수 있는 반도체 패키지의 제조 설비를 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 패키지를 제공한다. 상기 반도체 패키지는 기판 상의 반도체 칩을 포함한다. 상기 반도체 칩 상에 서로 떨어진 제1 내지 제3 자성체들(magnet)이 형성된다. 상기 제1 자성체 및 상기 제2 자성체는 상기 반도체 칩의 가장자리에 가깝고, 상기 제3 자성체는 상기 반도체 칩의 중심에 가까우며, 상기 제3 자성체는 상기 제1 자성체 및 상기 제2 자성체 사이에 형성된다.
상기 제1 내지 제3 자성체들의 각각은 상기 반도체 칩 상에 돌출된 돌출부를 포함할 수 있다. 상기 돌출부는 상기 기판 및 상기 반도체 칩 사이에 형성될 수 있다.
상기 기판 상에 서로 떨어진 제4 내지 제6 자성체들(magnet)이 형성될 수 있다. 상기 제4 자성체는 상기 제1 자성체와 마주보고, 상기 제5 자성체는 상기 제2 자성체와 마주보며, 상기 제6 자성체는 상기 제3 자성체와 마주볼 수 있다.
상기 제1 자성체의 하단은 상기 제4 자성체의 상단과 동일한 자극(magnetic pole)을 띨 수 있다. 상기 제2 자성체의 하단은 상기 제5 자성체의 상단과 동일한 자극(magnetic pole)을 띨 수 있다. 상기 제3 자성체의 하단은 상기 제6 자성체의 상단과 다른 자극(magnetic pole)을 띨 수 있다.
상기 기판은 인쇄회로기판, 인터포저(interposer), 다른 반도체 칩, 또는 이들의 조합을 포함할 수 있다.
상기 기판은 자성체(magnet)를 갖지 않는 것일 수 있다.
상기 반도체 칩은 관통 전극들을 포함할 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 반도체 패키지를 제공한다. 상기 반도체 패키지는 기판 상의 반도체 칩을 포함한다. 상기 반도체 칩 상에 서로 떨어진 제1 및 제2 자성체들(magnet)이 형성된다. 상기 제1 자성체 및 상기 제2 자성체는 상기 반도체 칩의 가장자리에 가깝다.
상기 기판 상에 서로 떨어진 제3 및 제4 자성체들(magnet)이 형성될 수 있다. 상기 제3 자성체는 상기 제1 자성체와 마주보고, 상기 제4 자성체는 상기 제2 자성체와 마주볼 수 있다.
상기 제1 자성체의 하단은 상기 제3 자성체의 상단과 다른 자극(magnetic pole)을 띨 수 있다. 상기 제2 자성체의 하단은 상기 제4 자성체의 상단과 다른 자극(magnetic pole)을 띨 수 있다.
상기 반도체 칩 상에 배치되고 상기 제1 자성체 및 상기 제2 자성체 사이에 형성된 제5 자성체가 제공될 수 있다. 상기 기판 상에 배치되고 상기 제5 자성체와 마주보는 제6 자성체가 제공될 수 있다.
상기 제5 자성체의 하단은 상기 제6 자성체의 상단과 다른 자극(magnetic pole)을 띨 수 있다.
상기 기판은 자성체(magnet)를 갖지 않는 것일 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 반도체 패키지 제조 설비를 제공한다. 상기 제조 설비는 기판 및 반도체 칩이 안착되는 본딩 스테이지(bonding stage)를 포함한다. 상기 스테이지(stage) 상에 본딩 헤드(bonding head)가 배치된다. 상기 반도체 칩은 제1 및 제2 자성체들을 갖는다. 상기 본딩 스테이지(bonding stage)는 제3 및 제 4 자성체들을 갖는다. 상기 제3 자성체는 상기 제1 자성체와 마주보고, 상기 제4 자성체는 상기 제2 자성체와 마주본다.
상기 본딩 스테이지(bonding stage)는 상기 제3 자성체 및 상기 제4 자성체 사이에 형성된 제 5 자성체를 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 다수의 자성체들을 갖는 반도체 패키지가 제공될 수 있다. 상기 자성체들은 반도체 칩에 발생된 휨(warpage)을 완화하는 역할을 할 수 있다. 상기 자성체들의 존재에 기인하여 접속 단자들의 불량을 방지할 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2 및 도 3은 도 1의 주요구성을 상세히 보여주는 확대도 이다.
도 4 내지 도 6은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 레이아웃 이다.
도 7 내지 도 9는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들 이다.
도 10 내지 도 16은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들 이다.
도 17은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도 이다.
도 18 및 도 19는 도 17의 주요구성을 상세히 보여주는 확대도 이다.
도 20 및 도 21은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 레이아웃 이다.
도 22 내지 도 24는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들 이다.
도 25는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도 이고, 도 26은 도 25의 주요구성을 상세히 보여주는 확대도 이다.
도 27은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 제조 설비를 설명하기 위한 개략적인 구성도이다.
도 28, 도 30 및 도 31은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들 이다.
도 29는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 개략도 이다.
도 32는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 평면도 이다.
도 33 및 도 34는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들이다.
도 35 내지 도 37은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도 이다.
도 38은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도이고, 도 2 및 도 3은 도 1의 주요구성을 상세히 보여주는 확대도 이며, 도 4 내지 도 6은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 레이아웃 이다.
도 1을 참조하면, 기판(10) 상에 제1 반도체 칩(20)이 탑재될 수 있다. 상기 기판(10) 및 상기 제1 반도체 칩(20) 사이에 언더필(underfill) 층(17)이 형성될 수 있다. 상기 기판(10) 및 상기 제1 반도체 칩(20) 상에 다수의 자성체들(11, 12, 13, 21, 22, 23)이 형성될 수 있다. 상기 제1 반도체 칩(20)은 다수의 제1 관통 전극들(28)을 포함할 수 있다. 상기 기판(10) 및 상기 제1 반도체 칩(20) 사이에 상기 언더필(underfill) 층(17)을 관통하는 다수의 제1 접속 단자들(29)이 형성될 수 있다. 상기 제1 관통 전극들(28)은 상기 제1 접속 단자들(29)을 경유하여 상기 기판(10)에 전기적으로 접속될 수 있다.
상기 기판(10)은 인쇄 회로 기판, 인터포저(interposer), 또는 다른 반도체 칩일 수 있다. 본 발명의 일 실시 예에서, 상기 기판(10)은 경성 인쇄 회로 기판(rigid printed circuit board), 연성 인쇄 회로 기판(flexible printed circuit board), 또는 경-연성 인쇄 회로 기판(rigid- flexible printed circuit board)일 수 있다. 상기 제1 관통 전극들(28)의 각각은 상기 제1 반도체 칩(20)을 완전히 관통할 수 있다. 상기 제1 반도체 칩(20)은 상기 제1 관통 전극들(28)의 존재에 기인하여 매우 얇은 두께를 보일 수 있다. 예를 들면, 상기 제1 반도체 칩(20)의 두께는 20㎛ 내지 80㎛일 수 있다. 상기 제1 반도체 칩(20)은 단결정 실리콘과 같은 반도체 기판을 포함할 수 있다. 상기 제1 관통 전극들(28)은 Cu, W, WN, Ti, TiN, Ta, TaN, Al, Ni, Co, Pt, Ag, Au, Zn, Zr, 또는 이들의 조합을 포함할 수 있다. 상기 제1 접속 단자들(29)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 에이씨에프(Anisotropic Conductive Film; ACF), 또는 이들의 조합을 포함할 수 있다. 상기 자성체들(11, 12, 13, 21, 22, 23)의 각각은 Fe, Co, Ni, Al, Mn, Mg, Zn, Cd, Ba, B, Sr, Nd, Sm, O, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 자성체들(11, 12, 13, 21, 22, 23)의 각각은 페라이트(Ferrite), SmCo, AlNiCo, NdFeB, 또는 이들의 조합을 포함할 수 있다. 상기 자성체들(11, 12, 13, 21, 22, 23)의 각각은 강자성체, 상자성체, 약자성체, 또는 이들의 조합을 포함할 수 있다.
상기 자성체들(11, 12, 13, 21, 22, 23)은 제1 자성체(21), 제2 자성체(22), 제3 자성체(23), 제4 자성체(11), 제5 자성체(12), 및 제6 자성체(13)를 포함할 수 있다. 상기 제1 자성체(21), 상기 제2 자성체(22), 및 상기 제3 자성체(23)는 상기 제1 반도체 칩(20) 상에 형성될 수 있다. 상기 제2 자성체(22)는 상기 제1 자성체(21)와 떨어질 수 있다. 상기 제1 자성체(21) 및 상기 제2 자성체(22)는 상기 제1 반도체 칩(20)의 가장자리에 가까울 수 있다. 상기 제3 자성체(23)는 상기 제1 자성체(21) 및 상기 제2 자성체(22) 사이에 형성될 수 있다. 상기 제3 자성체(23)는 상기 제1 반도체 칩(20)의 중심에 가까울 수 있다. 상기 제1 자성체(21), 상기 제2 자성체(22), 및 상기 제3 자성체(23)의 각각은 상기 제1 반도체 칩(20)의 하부표면보다 낮은 레벨에 돌출될 수 있다.
상기 제4 자성체(11), 상기 제5 자성체(12), 및 상기 제6 자성체(13)는 상기 기판(10) 상에 형성될 수 있다. 상기 제4 자성체(11)는 상기 제1 자성체(21)와 마주보는 위치에 형성될 수 있으며, 상기 제5 자성체(12)는 상기 제2 자성체(22)와 마주보는 위치에 형성될 수 있고, 상기 제6 자성체(13)는 상기 제3 자성체(23)와 마주보는 위치에 형성될 수 있다. 상기 제4 자성체(11)는 상기 제1 자성체(21)의 상부에 수직 정렬될 수 있으며, 상기 제5 자성체(12)는 상기 제2 자성체(22)의 상부에 수직 정렬될 수 있고, 상기 제6 자성체(13)는 상기 제3 자성체(23)의 상부에 수직 정렬될 수 있다. 상기 제4 자성체(11), 상기 제5 자성체(12), 및 상기 제6 자성체(13)의 각각은 상기 기판(10)의 상부표면보다 높은 레벨에 돌출될 수 있다.
상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단은 동일한 자극(magnetic pole)을 가질 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단은 동일한 자극(magnetic pole)을 가질 수 있고, 상기 제3 자성체(23)의 하단 및 상기 제6 자성체(13)의 상단은 서로 다른 자극(magnetic pole)을 가질 수 있다. 상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단 사이에 서로 밀어내는 척력이 작용할 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단 사이에 서로 밀어내는 척력이 작용할 수 있고, 상기 제3 자성체(23)의 하단 및 상기 제6 자성체(13)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있다.
도 2를 참조하면, 상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단은 N극일 수 있다. 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단은 N극일 수 있다. 상기 제3 자성체(23)의 하단은 N극일 수 있으며, 상기 제6 자성체(13)의 상단은 S극일 수 있다. 상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단 사이에 서로 밀어내는 척력이 작용할 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단 사이에 서로 밀어내는 척력이 작용할 수 있고, 상기 제3 자성체(23)의 하단 및 상기 제6 자성체(13)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있다.
도 3을 참조하면, 상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단은 S극일 수 있다. 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단은 S극일 수 있다. 상기 제3 자성체(23)의 하단은 N극일 수 있으며, 상기 제6 자성체(13)의 상단은 S극일 수 있다. 상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단 사이에 서로 밀어내는 척력이 작용할 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단 사이에 서로 밀어내는 척력이 작용할 수 있고, 상기 제3 자성체(23)의 하단 및 상기 제6 자성체(13)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있다.
도 4를 참조하면, 상기 자성체들(11, 12, 13, 21, 22, 23)은 상기 제1 반도체 칩(20)의 모서리들 및 중심에 인접하게 분산될 수 있다. 예를 들면, 상기 제1 자성체(21) 및 상기 제4 자성체(11)는 상기 제1 반도체 칩(20)의 일 모서리에 가깝게 형성될 수 있으며, 상기 제2 자성체(22) 및 상기 제5 자성체(12)는 상기 제1 반도체 칩(20)의 다른 모서리에 가깝게 형성될 수 있고, 상기 제3 자성체(23) 및 상기 제6 자성체(13)는 상기 제1 반도체 칩(20)의 중심에 가깝게 형성될 수 있다. 상기 자성체들(11, 12, 13, 21, 22, 23)의 각각은 다양한 모양을 보일 수 있다. 예를 들면, 상기 제1 자성체(21), 상기 제2 자성체(22), 상기 제4 자성체(11), 및 상기 제5 자성체(12)는 삼각형일 수 있고, 상기 제3 자성체(23) 및 상기 제6 자성체(13)는 사각형 또는 바아(bar)모양 일 수 있다.
다른 실시 예에서, 상기 자성체들(11, 12, 13, 21, 22, 23)의 각각은 사각형, 원형, +모양, 다각형, 아메바 모양, 또는 이들의 조합일 수 있다. 상기 자성체들(11, 12, 13, 21, 22, 23)의 각각은 상기 제1 반도체 칩(20)의 가장자리 및 내부에 번갈아 가며 반복적으로 형성될 수 있다.
도 5를 참조하면, 상기 제1 자성체(21), 상기 제2 자성체(22), 상기 제4 자성체(11), 및 상기 제5 자성체(12)는 사각형일 수 있고, 상기 제3 자성체(23) 및 상기 제6 자성체(13)는 +모양 일 수 있다.
도 6을 참조하면, 상기 자성체들(11, 12, 13, 21, 22, 23)의 각각은 상기 제1 반도체 칩(20)의 가장자리 및 내부에 번갈아 가며 반복적으로 형성될 수 있다.
도 7 내지 도 9는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들 이다.
도 7을 참조하면, 제1 반도체 칩(20) 상에 제1 내지 제3 자성체들(21, 22, 23)이 형성될 수 있다. 상기 제1 반도체 칩(20)은 다수의 제1 관통 전극들(28)을 포함할 수 있다. 상기 제1 관통 전극들(28) 상에 제1 접속 단자들(29)이 형성될 수 있다. 상기 제1 반도체 칩(20)은 상기 제1 관통 전극들(28)의 존재에 기인하여 매우 얇은 두께를 보일 수 있다. 예를 들면, 상기 제1 반도체 칩(20)의 두께는 20㎛ 내지 80㎛일 수 있다. 상기 제1 반도체 칩(20)은 크라잉(crying, ∩) 형태의 휨(warpage)이 발생될 수 있다.
상기 제1 자성체(21) 및 상기 제2 자성체(22)는 상기 제1 반도체 칩(20)의 가장자리에 가까울 수 있다. 상기 제2 자성체(22)는 상기 제1 자성체(21)와 떨어질 수 있다. 상기 제3 자성체(23)는 상기 제1 자성체(21) 및 상기 제2 자성체(22) 사이에 형성될 수 있다. 상기 제3 자성체(23)는 상기 제1 반도체 칩(20)의 중심에 가까울 수 있다. 상기 제1 자성체(21), 상기 제2 자성체(22), 및 상기 제3 자성체(23)의 각각은 상기 제1 반도체 칩(20)의 하부표면보다 낮은 레벨에 돌출될 수 있다.
도 8을 참조하면, 기판(10) 상에 제4 내지 제6 자성체들(11, 12, 13)이 형성될 수 있다. 상기 제6 자성체(13)는 상기 제4 자성체(11) 및 상기 제5 자성체(12) 사이에 형성될 수 있다. 상기 제4 자성체(11), 상기 제5 자성체(12), 및 상기 제6 자성체(13)의 각각은 상기 기판(10)의 상부표면보다 높은 레벨에 돌출될 수 있다.
도 9를 참조하면, 상기 기판(10) 상에 상기 제1 반도체 칩(20)이 부착될 수 있다. 상기 제1 접속 단자들(29)은 상기 기판(10) 및 상기 제1 반도체 칩(20)에 접촉될 수 있다. 상기 제1 반도체 칩(20)은 상기 제1 접속 단자들(29)을 경유하여 상기 기판(10)에 전기적으로 접속될 수 있다. 상기 제1 관통 전극들(28)은 상기 제1 접속 단자들(29)을 경유하여 상기 기판(10)에 전기적으로 접속될 수 있다.
상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단은 동일한 자극(magnetic pole)을 가질 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단은 동일한 자극(magnetic pole)을 가질 수 있고, 상기 제3 자성체(23)의 하단 및 상기 제6 자성체(13)의 상단은 서로 다른 자극(magnetic pole)을 가질 수 있다. 상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단 사이에 서로 밀어내는 척력이 작용할 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단 사이에 서로 밀어내는 척력이 작용할 수 있고, 상기 제3 자성체(23)의 하단 및 상기 제6 자성체(13)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있다.
상기 자성체들(11, 12, 13, 21, 22, 23)은 상기 제1 반도체 칩(20)에 발생된 크라잉(crying, ∩) 형태의 휨(warpage)을 완화하는 역할을 할 수 있다. 상기 제1 반도체 칩(20)에 크라잉(crying, ∩) 형태의 휨(warpage)이 발생될지라도, 상기 자성체들(11, 12, 13, 21, 22, 23)의 존재에 기인하여 상기 제1 접속 단자들(29)의 불량을 방지할 수 있다.
도 10 내지 도 16은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도들 이다.
도 10을 참조하면, 제1 자성체(21) 및 제2 자성체(22)는 제1 반도체 칩(20)의 내부에 매립될 수 있다. 상기 제1 자성체(21) 및 상기 제2 자성체(22)의 하단들은 상기 제1 반도체 칩(20)의 하부표면과 동일한 레벨에 노출될 수 있다. 제3 자성체(23)는 상기 제1 반도체 칩(20)의 하부표면보다 낮은 레벨에 돌출될 수 있다. 제4 자성체(11) 및 제5 자성체(12)는 기판(10)의 상부표면보다 높은 레벨에 돌출될 수 있다. 제6 자성체(13)는 상기 기판(10)의 내부에 매립될 수 있다. 상기 제6 자성체(13)의 상단은 상기 기판(10)의 상부표면과 동일한 레벨에 노출될 수 있다.
도 11을 참조하면, 제1 자성체(21) 및 제2 자성체(22)의 하단들은 제1 반도체 칩(20)의 하부표면보다 낮은 레벨에 돌출될 수 있다. 제3 자성체(23)는 상기 제1 반도체 칩(20)의 내부에 매립될 수 있다. 상기 제3 자성체(23)의 하단은 상기 제1 반도체 칩(20)의 하부표면과 동일한 레벨에 노출될 수 있다. 제4 자성체(11) 및 제5 자성체(12)는 기판(10)의 내부에 매립될 수 있다. 상기 제4 자성체(11) 및 상기 제5 자성체(12)의 상단들은 상기 기판(10)의 상부표면과 동일한 레벨에 노출될 수 있다. 제6 자성체(13)의 상단은 상기 기판(10)의 상부표면보다 높은 레벨에 돌출될 수 있다.
도 12를 참조하면, 제1 자성체(21), 제2 자성체(22) 및 제3 자성체(23)의 하단들은 제1 반도체 칩(20)의 하부표면보다 낮은 레벨에 돌출될 수 있다. 제4 자성체(11), 제5 자성체(12) 및 제6 자성체(13)는 기판(10)의 내부에 매립될 수 있다. 상기 제4 자성체(11), 상기 제5 자성체(12) 및 상기 제6 자성체(13)의 상단들은 상기 기판(10)의 상부표면과 동일한 레벨에 노출될 수 있다.
도 13을 참조하면, 제1 자성체(21), 제2 자성체(22) 및 제3 자성체(23)는 상기 제1 반도체 칩(20)의 내부에 매립될 수 있다. 상기 제1 자성체(21), 상기 제2 자성체(22) 및 상기 제3 자성체(23)의 하단들은 상기 제1 반도체 칩(20)의 하부표면과 동일한 레벨에 노출될 수 있다. 제4 자성체(11), 제5 자성체(12) 및 제6 자성체(13)는 상기 기판(10)의 상부표면보다 높은 레벨에 돌출될 수 있다
도 14를 참조하면, 제1 반도체 칩(20) 상에 제2 반도체 칩(40)이 탑재될 수 있다. 상기 제1 반도체 칩(20) 및 상기 제2 반도체 칩(40) 사이에 제2 접속 단자들(49)이 형성될 수 있다. 상기 제2 접속 단자들(49)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 에이씨에프(Anisotropic Conductive Film; ACF), 또는 이들의 조합을 포함할 수 있다. 상기 제1 반도체 칩(20)은 제1 관통 전극들(28)을 포함할 수 있다. 상기 제2 접속 단자들(49)은 상기 제1 관통 전극들(28)의 상단들에 접속될 수 있다. 상기 제2 반도체 칩(40)은 상기 제2 접속 단자들(49)을 경유하여 상기 제1 관통 전극들(28)에 전기적으로 접속될 수 있다. 상기 제2 반도체 칩(40)의 수평 폭은 상기 제1 반도체 칩(20)과 다를 수 있다. 상기 제2 반도체 칩(40)의 수평 폭은 상기 제1 반도체 칩(20)보다 좁을 수 있다.
상기 제1 반도체 칩(20) 상에 제7 내지 제 9 자성체들(24, 25, 26)이 형성될 수 있다. 상기 제2 반도체 칩(40) 상에 제10 내지 제 12 자성체들(41, 42, 43)이 형성될 수 있다. 상기 제10 자성체(41) 및 상기 제11 자성체(42)는 상기 제2 반도체 칩(40)의 가장자리들에 가깝게 형성될 수 있다. 상기 제10 자성체(41) 및 상기 제11 자성체(42)는 서로 떨어질 수 있다. 상기 제 12 자성체(43)는 상기 제10 자성체(41) 및 상기 제11 자성체(42) 사이에 형성될 수 있다. 상기 제 12 자성체(43)는 상기 제2 반도체 칩(40)의 중심에 가깝게 형성될 수 있다. 상기 제7 자성체(24)는 상기 제10 자성체(41)와 마주보는 위치에 형성될 수 있으며, 상기 제8 자성체(25)는 상기 제11 자성체(42)와 마주보는 위치에 형성될 수 있고, 상기 제9 자성체(26)는 상기 제12 자성체(43)와 마주보는 위치에 형성될 수 있다.
도 15를 참조하면, 기판(10) 상에 제1 반도체 칩(20) 및 스페이서(50)가 탑재될 수 있다. 상기 제1 반도체 칩(20) 및 상기 스페이서(50)의 상단들은 동일한 레벨에 형성될 수 있다. 상기 제1 반도체 칩(20) 및 상기 스페이서(50) 상에 제2 반도체 칩(40)이 탑재될 수 있다. 상기 제2 반도체 칩(40)의 수평 폭은 상기 제1 반도체 칩(20)과 다를 수 있다. 상기 제2 반도체 칩(40)의 수평 폭은 상기 제1 반도체 칩(20)보다 클 수 있다.
상기 제1 반도체 칩(20) 상에 제7 및 제 9 자성체들(24, 26)이 형성될 수 있다. 상기 제2 반도체 칩(40) 상에 제10 내지 제 12 자성체들(41, 42, 43)이 형성될 수 있다. 상기 스페이서(50) 상에 제 13자성체(51)가 형성될 수 있다. 상기 제10 자성체(41) 및 상기 제11 자성체(42)는 상기 제2 반도체 칩(40)의 가장자리들에 가깝게 형성될 수 있다. 상기 제 12 자성체(43)는 상기 제10 자성체(41) 및 상기 제11 자성체(42) 사이에 형성될 수 있다. 상기 제 12 자성체(43)는 상기 제2 반도체 칩(40)의 중심에 가깝게 형성될 수 있다. 상기 제7 자성체(24)는 상기 제10 자성체(41)와 마주보는 위치에 형성될 수 있으며, 상기 제13 자성체(51)는 상기 제11 자성체(42)와 마주보는 위치에 형성될 수 있고, 상기 제9 자성체(26)는 제12 자성체(43)와 마주보는 위치에 형성될 수 있다.
도 16을 참조하면, 기판(10) 상에 제1 반도체 칩(20)이 탑재될 수 있다. 상기 제1 반도체 칩(20) 상에 제3 반도체 칩(70)이 탑재될 수 있다. 상기 제3 반도체 칩(70) 상에 제4 반도체 칩(80)이 탑재될 수 있다. 상기 기판(10) 상에 상기 제1 반도체 칩(20), 상기 제3 반도체 칩(70) 및 상기 제4 반도체 칩(80)을 덮는 봉지재(18)가 형성될 수 있다. 상기 기판(10)의 하단에 외부 단자들(19)이 형성될 수 있다. 상기 제1 반도체 칩(20) 및 상기 제3 반도체 칩(70) 사이에 제3 접속 단자들(79)이 형성될 수 있다. 상기 제1 반도체 칩(20)은 제1 관통 전극들(28) 및 재배선 층(28R)을 포함할 수 있다. 상기 제3 반도체 칩(70)은 제2 관통 전극들(78)을 포함할 수 있다. 상기 제3 접속 단자들(79)은 상기 재배선 층(28R) 및 상기 제2 관통 전극들(78)에 접속될 수 있다. 상기 제3 반도체 칩(70) 및 상기 제4 반도체 칩(80) 사이에 제4 접속 단자들(89)이 형성될 수 있다.
상기 제3 접속 단자들(79) 및 상기 제4 접속 단자들(89)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 에이씨에프(Anisotropic Conductive Film; ACF), 또는 이들의 조합을 포함할 수 있다. 상기 외부 단자들(19)은 솔더 볼(solder ball), 도전성 범프(conductive bump), 도전성 탭, 엘지에이(lead grid array; LGA), 피지에이(pin grid array; PGA), 또는 이들의 조합을 포함할 수 있다. 상기 봉지재(18)는 몰딩 컴파운드(molding compound)를 포함할 수 있다.
상기 제1 반도체 칩(20) 상에 제7 내지 제 9 자성체들(24, 25, 26)이 형성될 수 있다. 상기 제3 반도체 칩(70) 상에 제14 내지 제 19 자성체들(71, 72, 73, 74, 75, 76)이 형성될 수 있다. 상기 제14 자성체(71) 및 상기 제15 자성체(72)는 상기 제3 반도체 칩(70)의 가장자리들에 가깝게 형성될 수 있다. 상기 제 16 자성체(73)는 상기 제14 자성체(71) 및 상기 제15 자성체(72) 사이에 형성될 수 있다. 상기 제 16 자성체(73)는 상기 제3 반도체 칩(70)의 중심에 가깝게 형성될 수 있다. 상기 제7 자성체(24)는 상기 제14 자성체(71)와 마주보는 위치에 형성될 수 있으며, 상기 제8 자성체(25)는 상기 제15 자성체(72)와 마주보는 위치에 형성될 수 있고, 상기 제9 자성체(26)는 상기 제 16 자성체(73)와 마주보는 위치에 형성될 수 있다.
상기 제4 반도체 칩(80) 상에 제20 내지 제 22 자성체들(81, 82, 83)이 형성될 수 있다. 상기 제20 자성체(81) 및 상기 제221 자성체(82)는 상기 제4 반도체 칩(80)의 가장자리들에 가깝게 형성될 수 있다. 상기 제 22 자성체(83)는 상기 제20 자성체(81) 및 상기 제21 자성체(82) 사이에 형성될 수 있다. 상기 제 22 자성체(83)는 상기 제4 반도체 칩(80)의 중심에 가깝게 형성될 수 있다. 상기 제17 자성체(74)는 상기 제20 자성체(81)와 마주보는 위치에 형성될 수 있으며, 상기 제18 자성체(75)는 상기 제21 자성체(82)와 마주보는 위치에 형성될 수 있고, 상기 제19 자성체(76)는 상기 제 22 자성체(83)와 마주보는 위치에 형성될 수 있다.
상기 제1 자성체(21), 상기 제2 자성체(22), 상기 제3 자성체(23), 상기 제4 자성체(11), 상기 제5 자성체(12), 상기 제6 자성체(13), 상기 제7 자성체(24), 상기 제8 자성체(25), 상기 제9 자성체(26), 상기 제14 자성체(71), 상기 제15 자성체(72), 상기 제16 자성체(73),상기 제17 자성체(74), 상기 제18 자성체(75), 상기 제19 자성체(76), 상기 제20 자성체(81), 상기 제21 자성체(82), 및 상기 제22 자성체(83)는 휨(warpage)을 방지하고 정렬(alignment)을 용이하게 하는 역할을 할 수 있다. 예를 들면, 상기 제1 자성체(21), 상기 제2 자성체(22), 상기 제4 자성체(11), 상기 제5 자성체(12), 상기 제7 자성체(24), 상기 제8 자성체(25), 상기 제14 자성체(71), 상기 제15 자성체(72), 상기 제17 자성체(74), 상기 제18 자성체(75), 상기 제20 자성체(81), 및 상기 제21 자성체(82)는 휨(warpage)을 방지하는 역할을 할 수 있다. 상기 제3 자성체(23), 상기 제6 자성체(13), 상기 제9 자성체(26), 상기 제16 자성체(73), 상기 제19 자성체(76), 및 상기 제22 자성체(83)는 정렬(alignment)을 용이하게 하는 역할을 할 수 있다.
다른 실시 예에서, 상기 제1 반도체 칩(20)은 반도체 기판, 글라스 기판, 인쇄 회로 기판, 또는 이들의 조합을 포함하는 인터포저(interposer)로 대체될 수 있다. 또 다른 실시 예에서, 상기 제1 반도체 칩(20) 및 상기 제3 반도체 칩(70) 사이에 인터포저(interposer)가 추가적으로 삽입될 수 있다.
도 17은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도 이고, 도 18 및 도 19는 도 17의 주요구성을 상세히 보여주는 확대도 이며, 도 20 및 도 21은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 레이아웃 이다.
도 17을 참조하면, 기판(10) 상에 제1 반도체 칩(20)이 탑재될 수 있다. 상기 기판(10) 및 상기 제1 반도체 칩(20) 사이에 언더필(underfill) 층(17)이 형성될 수 있다. 상기 기판(10) 및 상기 제1 반도체 칩(20) 상에 다수의 자성체들(11, 12, 21, 22)이 형성될 수 있다. 상기 제1 반도체 칩(20)은 다수의 제1 관통 전극들(28)을 포함할 수 있다. 상기 기판(10) 및 상기 제1 반도체 칩(20) 사이에 상기 언더필(underfill) 층(17)을 관통하는 다수의 제1 접속 단자들(29)이 형성될 수 있다. 상기 제1 관통 전극들(28)은 상기 제1 접속 단자들(29)을 경유하여 상기 기판(10)에 전기적으로 접속될 수 있다.
상기 자성체들(11, 12, 21, 22)은 제1 자성체(21), 제2 자성체(22), 제4 자성체(11), 및 제5 자성체(12)를 포함할 수 있다. 상기 제1 자성체(21) 및 상기 제2 자성체(22)는 상기 제1 반도체 칩(20) 상에 형성될 수 있다. 상기 제2 자성체(22)는 상기 제1 자성체(21)와 떨어질 수 있다. 상기 제1 자성체(21) 및 상기 제2 자성체(22)는 상기 제1 반도체 칩(20)의 가장자리에 가까울 수 있다.
상기 제4 자성체(11) 및 상기 제5 자성체(12)는 상기 기판(10) 상에 형성될 수 있다. 상기 제4 자성체(11)는 상기 제1 자성체(21)와 마주보는 위치에 형성될 수 있으며, 상기 제5 자성체(12)는 상기 제2 자성체(22)와 마주보는 위치에 형성될 수 있다. 상기 제4 자성체(11)는 상기 제1 자성체(21)의 상부에 수직 정렬될 수 있으며, 상기 제5 자성체(12)는 상기 제2 자성체(22)의 상부에 수직 정렬될 수 있다.
상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단은 서로 다른 자극(magnetic pole)을 가질 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단은 서로 다른 자극(magnetic pole)을 가질 수 있다. 상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있다.
도 18을 참조하면, 상기 제1 자성체(21)의 하단은 N극일 수 있으며, 상기 제4 자성체(11)의 상단은 S극일 수 있다. 상기 제2 자성체(22)의 하단은 N극일 수 있으며, 상기 제5 자성체(12)의 상단은 S극일 수 있다. 상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있다.
도 19를 참조하면, 상기 제1 자성체(21)의 하단은 S극일 수 있으며, 상기 제4 자성체(11)의 상단은 N극일 수 있다. 상기 제2 자성체(22)의 하단은 S극일 수 있으며, 상기 제5 자성체(12)의 상단은 N극일 수 있다. 상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있다.
도 20을 참조하면, 상기 자성체들(11, 12, 21, 22)은 상기 제1 반도체 칩(20)의 모서리들에 인접하게 분산될 수 있다. 예를 들면, 상기 제1 자성체(21) 및 상기 제4 자성체(11)는 상기 제1 반도체 칩(20)의 일 모서리에 가깝게 형성될 수 있으며, 상기 제2 자성체(22) 및 상기 제5 자성체(12)는 상기 제1 반도체 칩(20)의 다른 모서리에 가깝게 형성될 수 있다. 상기 자성체들(11, 12, 21, 22)의 각각은 다양한 모양을 보일 수 있다. 예를 들면, 상기 제1 자성체(21), 상기 제2 자성체(22), 상기 제4 자성체(11), 및 상기 제5 자성체(12)는 삼각형일 수 있다.
다른 실시 예에서, 상기 자성체들(11, 12, 21, 22)의 각각은 사각형, 원형, +모양, 다각형, 아메바 모양, 또는 이들의 조합일 수 있다. 상기 자성체들(11, 12, 21, 22)의 각각은 상기 제1 반도체 칩(20)의 가장자리 및 내부에 번갈아 가며 반복적으로 형성될 수 있다.
도 21을 참조하면, 상기 제1 자성체(21), 상기 제2 자성체(22), 상기 제4 자성체(11), 및 상기 제5 자성체(12)는 사각형일 수 있다.
도 22 내지 도 24는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들 이다.
도 22를 참조하면, 제1 반도체 칩(20) 상에 제1 및 제2 자성체들(21, 22)이 형성될 수 있다. 상기 제1 반도체 칩(20)은 다수의 제1 관통 전극들(28)을 포함할 수 있다. 상기 제1 관통 전극들(28) 상에 제1 접속 단자들(29)이 형성될 수 있다. 상기 제1 반도체 칩(20)은 상기 제1 관통 전극들(28)의 존재에 기인하여 매우 얇은 두께를 보일 수 있다. 예를 들면, 상기 제1 반도체 칩(20)의 두께는 20㎛ 내지 80㎛일 수 있다. 상기 제1 반도체 칩(20)은 스마일(smile, ∪) 형태의 휨(warpage)이 발생될 수 있다. 상기 제1 자성체(21) 및 상기 제2 자성체(22)는 상기 제1 반도체 칩(20)의 가장자리에 가까울 수 있다. 상기 제2 자성체(22)는 상기 제1 자성체(21)와 떨어질 수 있다.
도 23을 참조하면, 기판(10) 상에 제4 및 제5 자성체들(11, 12)이 형성될 수 있다.
도 24를 참조하면, 상기 기판(10) 상에 상기 제1 반도체 칩(20)이 부착될 수 있다. 상기 제1 접속 단자들(29)은 상기 기판(10) 및 상기 제1 반도체 칩(20)에 접촉될 수 있다. 상기 제1 반도체 칩(20)은 상기 제1 접속 단자들(29)을 경유하여 상기 기판(10)에 전기적으로 접속될 수 있다. 상기 제1 관통 전극들(28)은 상기 제1 접속 단자들(29)을 경유하여 상기 기판(10)에 전기적으로 접속될 수 있다.
상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단은 서로 다른 자극(magnetic pole)을 가질 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단은 서로 다른 자극(magnetic pole)을 가질 수 있다. 상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있다.
상기 자성체들(11, 12, 21, 22)은 상기 제1 반도체 칩(20)에 발생된 스마일(smile, ∪) 형태의 휨(warpage)을 완화하는 역할을 할 수 있다. 상기 제1 반도체 칩(20)에 스마일(smile, ∪) 형태의 휨(warpage)이 발생될지라도, 상기 자성체들(11, 12, 21, 22)의 존재에 기인하여 상기 제1 접속 단자들(29)의 불량을 방지할 수 있다.
도 25는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지를 설명하기 위한 단면도 이고, 도 26은 도 25의 주요구성을 상세히 보여주는 확대도 이다.
도 25를 참조하면, 기판(10) 상에 제1 반도체 칩(20)이 탑재될 수 있다. 상기 기판(10) 및 상기 제1 반도체 칩(20) 사이에 언더필(underfill) 층(17)이 형성될 수 있다. 상기 기판(10) 및 상기 제1 반도체 칩(20) 상에 다수의 자성체들(11, 12, 13, 21, 22, 23)이 형성될 수 있다. 상기 제1 반도체 칩(20)은 다수의 제1 관통 전극들(28)을 포함할 수 있다. 상기 기판(10) 및 상기 제1 반도체 칩(20) 사이에 상기 언더필(underfill) 층(17)을 관통하는 다수의 제1 접속 단자들(29)이 형성될 수 있다. 상기 제1 관통 전극들(28)은 상기 제1 접속 단자들(29)을 경유하여 상기 기판(10)에 전기적으로 접속될 수 있다.
상기 자성체들(11, 12, 13, 21, 22, 23)은 제1 자성체(21), 제2 자성체(22), 제3 자성체(23), 제4 자성체(11), 제5 자성체(12), 및 제6 자성체(13)를 포함할 수 있다. 상기 제1 자성체(21), 상기 제2 자성체(22), 및 상기 제3 자성체(23)는 상기 제1 반도체 칩(20) 상에 형성될 수 있다. 상기 제2 자성체(22)는 상기 제1 자성체(21)와 떨어질 수 있다. 상기 제1 자성체(21) 및 상기 제2 자성체(22)는 상기 제1 반도체 칩(20)의 가장자리에 가까울 수 있다. 상기 제3 자성체(23)는 상기 제1 자성체(21) 및 상기 제2 자성체(22) 사이에 형성될 수 있다.
상기 제4 자성체(11), 상기 제5 자성체(12), 및 상기 제6 자성체(13)는 상기 기판(10) 상에 형성될 수 있다. 상기 제4 자성체(11)는 상기 제1 자성체(21)와 마주보는 위치에 형성될 수 있으며, 상기 제5 자성체(12)는 상기 제2 자성체(22)와 마주보는 위치에 형성될 수 있고, 상기 제6 자성체(13)는 상기 제3 자성체(23)와 마주보는 위치에 형성될 수 있다. 상기 제4 자성체(11)는 상기 제1 자성체(21)의 상부에 수직 정렬될 수 있으며, 상기 제5 자성체(12)는 상기 제2 자성체(22)의 상부에 수직 정렬될 수 있고, 상기 제6 자성체(13)는 상기 제3 자성체(23)의 상부에 수직 정렬될 수 있다.
상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단은 서로 다른 자극(magnetic pole)을 가질 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단은 서로 다른 자극(magnetic pole)을 가질 수 있고, 상기 제3 자성체(23)의 하단 및 상기 제6 자성체(13)의 상단은 서로 다른 자극(magnetic pole)을 가질 수 있다. 상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있고, 상기 제3 자성체(23)의 하단 및 상기 제6 자성체(13)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있다.
상기 자성체들(11, 12, 13, 21, 22, 23)은 상기 제1 반도체 칩(20)에 발생된 스마일(smile, ∪) 형태의 휨(warpage)을 완화하는 역할을 할 수 있다. 상기 제1 반도체 칩(20)에 스마일(smile, ∪) 형태의 휨(warpage)이 발생될지라도, 상기 자성체들(11, 12, 13, 21, 22, 23)의 존재에 기인하여 상기 제1 접속 단자들(29)의 불량을 방지할 수 있다.
도 26을 참조하면, 상기 제1 자성체(21)의 하단은 N극일 수 있으며, 상기 제4 자성체(11)의 상단은 S극일 수 있다. 상기 제2 자성체(22)의 하단은 N극일 수 있으며, 상기 제5 자성체(12)의 상단은 S극일 수 있다. 상기 제3 자성체(23)의 하단은 N극일 수 있으며, 상기 제6 자성체(13)의 상단은 S극일 수 있다. 상기 제1 자성체(21)의 하단 및 상기 제4 자성체(11)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있으며, 상기 제2 자성체(22)의 하단 및 상기 제5 자성체(12)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있고, 상기 제3 자성체(23)의 하단 및 상기 제6 자성체(13)의 상단 사이에 서로 잡아당기는 인력이 작용할 수 있다.
도 27은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 제조 설비를 설명하기 위한 개략적인 구성도이고, 도 28, 도 30 및 도 31은 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들 이며, 도 29는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 개략도 이다. 본 발명 기술적 사상의 실시 예들에 따른 제조 설비는 반도체 칩 본딩(bonding) 장치일 수 있다. 예를 들면, 상기 제조 설비는 플립 칩 본더(flip chip bonder)일 수 있다.
도 27을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지 제조 설비(110)는 로더(loader; 112), 픽업 헤드(pick up head; 113), 본딩 스테이지(bonding stage; 115), 본딩 헤드(bonding head; 117), 정렬 카메라(alignment camera; 121), 및 검사 카메라(inspection camera; 124)를 포함할 수 있다. 상기 본딩 헤드(bonding head; 117), 상기 정렬 카메라(alignment camera; 121), 및 상기 검사 카메라(inspection camera; 124)는 상기 본딩 스테이지(bonding stage; 115) 상에 정렬되도록 이동할 수 있다. 상기 로더(loader; 112)는 상기 본딩 스테이지(bonding stage; 115)에 인접하게 배치될 수 있다. 상기 픽업 헤드(pick up head; 113)는 상기 로더(loader; 112) 및 상기 본딩 스테이지(bonding stage; 115) 사이를 이동할 수 있다. 상기 본딩 스테이지(bonding stage; 115) 내에는 아이알 소스(IR source)와 같은 가열 장치가 포함될 수 있으나 간략한 설명을 위하여 생략하기로 한다.
도 28을 참조하면, 상기 본딩 스테이지(bonding stage; 115)는 제 23 내지 제 25 자성체들(131, 132, 133)을 포함할 수 있다. 상기 본딩 스테이지(bonding stage; 115) 상에 기판(10)이 안착될 수 있다. 상기 기판(10) 상에 제1 반도체 칩(20)이 안착될 수 있다. 상기 제1 반도체 칩(20)은 다수의 제1 관통 전극들(28)을 포함할 수 있다. 상기 기판(10) 및 상기 제1 반도체 칩(20) 사이에 다수의 제1 접속 단자들(29)이 형성될 수 있다. 상기 제1 반도체 칩(20) 상에 제1 내지 제3 자성체들(21, 22, 23)이 형성될 수 있다.
상기 제2 자성체(22)는 상기 제1 자성체(21)와 떨어질 수 있다. 상기 제1 자성체(21) 및 상기 제2 자성체(22)는 상기 제1 반도체 칩(20)의 가장자리에 가까울 수 있다. 상기 제3 자성체(23)는 상기 제1 자성체(21) 및 상기 제2 자성체(22) 사이에 형성될 수 있다. 상기 제23 자성체(131)는 상기 제1 자성체(21)와 마주보는 위치에 형성될 수 있으며, 상기 제24 자성체(132)는 상기 제2 자성체(22)와 마주보는 위치에 형성될 수 있고, 상기 제25 자성체(133)는 상기 제3 자성체(23)와 마주보는 위치에 형성될 수 있다. 상기 제23 자성체(131)는 상기 제1 자성체(21)의 하부에 수직 정렬될 수 있으며, 상기 제24 자성체(132)는 상기 제2 자성체(22)의 하부에 수직 정렬될 수 있고, 상기 제25 자성체(133)는 상기 제3 자성체(23)의 하부에 수직 정렬될 수 있다.
상기 기판(10) 및 상기 제1 반도체 칩(20) 사이에 상기 제1 접속 단자들(29)을 형성하는 동안, 상기 자성체들(21, 22, 23, 131, 132, 133)은 상기 제1 반도체 칩(20)에 발생된 휨(warpage)을 완화하는 역할을 할 수 있다. 상기 제1 반도체 칩(20)에 휨(warpage)이 발생될지라도, 상기 자성체들(21, 22, 23, 131, 132, 133)의 존재에 기인하여 상기 제1 접속 단자들(29)의 불량을 방지할 수 있다.
도 29를 참조하면, 상기 자성체들(21, 22, 23, 131, 132, 133)은 상기 제1 반도체 칩(20)의 모서리들 및 중심에 인접하게 분산될 수 있다. 예를 들면, 상기 제1 자성체(21) 및 상기 제23 자성체(131)는 상기 제1 반도체 칩(20)의 일 모서리에 가깝게 형성될 수 있으며, 상기 제2 자성체(22) 및 상기 제24 자성체(132)는 상기 제1 반도체 칩(20)의 다른 모서리에 가깝게 형성될 수 있고, 상기 제3 자성체(23) 및 상기 제25 자성체(133)는 상기 제1 반도체 칩(20)의 중심에 가깝게 형성될 수 있다. 상기 자성체들(21, 22, 23, 131, 132, 133)의 각각은 다양한 모양을 보일 수 있다. 예를 들면, 상기 제1 자성체(21), 상기 제2 자성체(22), 상기 제23 자성체(131), 및 상기 제24 자성체(132)는 삼각형일 수 있고, 상기 제3 자성체(23) 및 상기 제25 자성체(133)는 사각형 또는 바아(bar)모양 일 수 있다.
다른 실시 예에서, 상기 자성체들(21, 22, 23, 131, 132, 133)의 각각은 사각형, 원형, +모양, 다각형, 아메바 모양, 또는 이들의 조합일 수 있다. 상기 자성체들(21, 22, 23, 131, 132, 133)의 각각은 상기 제1 반도체 칩(20)의 가장자리 및 내부에 번갈아 가며 반복적으로 형성될 수 있다.
도 30을 참조하면, 상기 기판(10) 및 상기 제1 반도체 칩(20) 사이에 언더필(underfill) 층(17)이 형성될 수 있다. 상기 제1 관통 전극들(28)은 상기 언더필(underfill) 층(17)을 관통하는 상기 제1 접속 단자들(29)을 경유하여 상기 기판(10)에 전기적으로 접속될 수 있다.
도 31을 참조하면, 상기 제1 반도체 칩(20) 상에 제1 및 제2 자성체들(21, 22)이 형성될 수 있다. 상기 제2 자성체(22)는 상기 제1 자성체(21)와 떨어질 수 있다. 상기 제1 자성체(21) 및 상기 제2 자성체(22)는 상기 제1 반도체 칩(20)의 가장자리에 가까울 수 있다. 상기 제3 자성체(도 30의 23)는 생략될 수 있다.
도 32는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 평면도 이고, 도 33 및 도 34는 본 발명 기술적 사상의 실시 예들에 따른 반도체 패키지의 형성 방법들을 설명하기 위한 단면도들이다.
도 32를 참조하면, 반도체 웨이퍼(200) 상에 다수의 반도체 칩들(220)이 형성될 수 있다. 상기 반도체 웨이퍼(200)는 노치(227) 및 스크라이브 레인(scribe lane; 228)을 포함할 수 있다. 상기 반도체 웨이퍼(200) 상에 다수의 자성체들(221, 222, 223, 224)이 형성될 수 있다. 상기 자성체들(221, 222, 223, 224)은 상기 반도체 웨이퍼(200)의 가장자리, 상기 노치(227)의 주변, 상기 스크라이브 레인(scribe lane; 228)의 내부, 상기 반도체 칩들(220)의 내부, 또는 이들의 조합에 다양한 간격과 모양으로 형성될 수 있다.
도 33을 참조하면, 기판(210) 상에 상기 반도체 웨이퍼(200)가 탑재될 수 있다. 상기 기판(210) 상에 상기 자성체들(221, 222, 223, 224)과 마주보는 기판 자성체들(211)이 형성될 수 있다. 상기 반도체 웨이퍼(200) 상의 상기 자성체들(221, 222, 223, 224)은 상기 기판 자성체들(211) 상에 수직 정렬될 수 있다. 상기 반도체 칩들(220)은 관통전극들(226)을 포함할 수 있다. 상기 기판(210) 및 상기 반도체 웨이퍼(200) 사이에 접속 단자들(229)이 형성될 수 있다.
도 34를 참조하면, 상기 스크라이브 레인(scribe lane; 228)을 따라 절단하여 상기 반도체 칩들(220)이 분리될 수 있다. 상기 기판(210)은 상기 반도체 칩들(220)의 하부에 부착될 수 있다.
도 35 내지 도 37은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도 이고, 도 38은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도 이다.
도 35내지 도 37을 참조하면, 도 1 내지 도 34를 참조하여 설명된 반도체 패키지는 eMMC(embedded multi-media chip; 1200), micro SD(1300), 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 34를 참조하여 설명한 것과 유사한 반도체 패키지는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 도 1 내지 도 34를 참조하여 설명한 것과 유사한 반도체 소자는 상기 micro SD(1300)와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 38을 참조하면, 도 1 내지 도 34를 참조하여 설명한 것과 유사한 반도체 패키지는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 34를 참조하여 설명한 것과 유사한 반도체 패키지는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 210: 기판
11, 12, 13, 21, 22, 23, 24, 25, 26, 41, 42, 43, 51, 71, 72, 73, 74, 75, 76, 81, 82, 83, 131, 132, 133, 211, 221, 222, 223, 224: 자성체
17: 언더필(underfill) 층 18: 봉지재
19: 외부 단자
20, 40, 70, 80, 220: 반도체 칩 28, 78, 226: 관통 전극
29, 49, 79, 89, 229: 접속 단자 50: 스페이서
110: 반도체 패키지 제조 설비
112: 로더(loader) 113: 픽업 헤드(pick up head)
115: 본딩 스테이지(bonding stage)
117: 본딩 헤드(bonding head)
121: 정렬 카메라(alignment camera)
124: 검사 카메라(inspection camera)
200: 반도체 웨이퍼 227: 노치
228: 스크라이브 레인(scribe lane)
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 스마트 폰
2100: 전자시스템
2110: 바디 2120: 마이크로 프로세서 유닛
2130: 파워 유닛 2140: 기능 유닛
2150: 디스플레이 컨트롤러 유닛 2160: 디스플레이 유닛
2170: 외부 장치 2180: 통신 유닛

Claims (10)

  1. 기판;
    상기 기판 상의 반도체 칩; 및
    상기 반도체 칩 상에 서로 떨어진 제1 내지 제3 자성체들(magnet)을 포함하되,
    상기 제1 자성체 및 상기 제2 자성체는 상기 반도체 칩의 가장자리에 가깝고, 상기 제3 자성체는 상기 반도체 칩의 중심에 가까우며, 상기 제3 자성체는 상기 제1 자성체 및 상기 제2 자성체 사이에 형성된 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 내지 제3 자성체들의 각각은 상기 반도체 칩 상에 돌출된 돌출부를 포함하되, 상기 돌출부는 상기 기판 및 상기 반도체 칩 사이에 형성된 반도체 패키지.
  3. 제1 항에 있어서,
    상기 기판 상에 서로 떨어진 제4 내지 제6 자성체들(magnet)을 더 포함하되,
    상기 제4 자성체는 상기 제1 자성체와 마주보고, 상기 제5 자성체는 상기 제2 자성체와 마주보며, 상기 제6 자성체는 상기 제3 자성체와 마주보는 반도체 패키지.
  4. 제3 항에 있어서,
    상기 제1 자성체의 하단은 상기 제4 자성체의 상단과 동일한 자극(magnetic pole)을 띠고,
    상기 제2 자성체의 하단은 상기 제5 자성체의 상단과 동일한 자극(magnetic pole)을 띠며,
    상기 제3 자성체의 하단은 상기 제6 자성체의 상단과 다른 자극(magnetic pole)을 띠는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 기판은 인쇄회로기판, 인터포저(interposer), 다른 반도체 칩, 또는 이들의 조합을 포함하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 기판은 자성체(magnet)를 갖지 않는 반도체 패키지.
  7. 제1 항에 있어서,
    상기 반도체 칩은 관통 전극들을 포함하는 반도체 패키지.
  8. 기판;
    상기 기판 상의 반도체 칩; 및
    상기 반도체 칩 상에 서로 떨어진 제1 및 제2 자성체들(magnet)을 포함하되,
    상기 제1 자성체 및 상기 제2 자성체는 상기 반도체 칩의 가장자리에 가까운 반도체 패키지.
  9. 제8 항에 있어서,
    상기 기판 상에 서로 떨어진 제3 및 제4 자성체들(magnet)을 더 포함하되,
    상기 제3 자성체는 상기 제1 자성체와 마주보고, 상기 제4 자성체는 상기 제2 자성체와 마주보는 반도체 패키지.
  10. 기판 및 반도체 칩이 안착되는 본딩 스테이지(bonding stage); 및
    상기 스테이지(stage) 상의 본딩 헤드(bonding head)를 포함하되,
    상기 반도체 칩은 제1 및 제2 자성체들을 갖고,
    상기 본딩 스테이지(bonding stage)는 제3 및 제 4 자성체들을 가지되,
    상기 제3 자성체는 상기 제1 자성체와 마주보고, 상기 제4 자성체는 상기 제2 자성체와 마주보는 반도체 패키지 제조 설비.
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