JP2699938B2 - プリント板ユニット - Google Patents
プリント板ユニットInfo
- Publication number
- JP2699938B2 JP2699938B2 JP7166390A JP16639095A JP2699938B2 JP 2699938 B2 JP2699938 B2 JP 2699938B2 JP 7166390 A JP7166390 A JP 7166390A JP 16639095 A JP16639095 A JP 16639095A JP 2699938 B2 JP2699938 B2 JP 2699938B2
- Authority
- JP
- Japan
- Prior art keywords
- magnetic
- circuit board
- printed circuit
- board unit
- magnetic body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
- H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
- H01L2224/81132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0266—Marks, test patterns or identification means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/303—Surface mounted components, e.g. affixing before soldering, aligning means, spacing means
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Supply And Installment Of Electrical Components (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、従来のフリップチップ
実装において面倒であった基板とＩＣの実装位置の調整
を不要としたプリント板ユニットに関するものである。
実装において面倒であった基板とＩＣの実装位置の調整
を不要としたプリント板ユニットに関するものである。
【０００２】
【従来の技術】近年、光通信や光情報処理の発展に伴
い、これらに使用される半導体集積回路装置では、情報
伝送の大容量化と高速化、装置の小型化が望まれてい
る。これらの高性能化の実現には、回路技術の工夫やデ
バイスの高速化と共に、高密度な実装技術等が必要不可
欠である。
い、これらに使用される半導体集積回路装置では、情報
伝送の大容量化と高速化、装置の小型化が望まれてい
る。これらの高性能化の実現には、回路技術の工夫やデ
バイスの高速化と共に、高密度な実装技術等が必要不可
欠である。
【０００３】高密度な実装技術として、ＩＣチップに接
続された全電極パッドと基板に形成された配線パターン
とをワイヤボンディングを用いずに半田バンプを介して
接続するフリップチップ実装があり、このフリップチッ
プ実装によって、プリント基板上にＩＣ（例えば、半導
体集積回路）を実装して成るプリント板ユニットが存在
する。
続された全電極パッドと基板に形成された配線パターン
とをワイヤボンディングを用いずに半田バンプを介して
接続するフリップチップ実装があり、このフリップチッ
プ実装によって、プリント基板上にＩＣ（例えば、半導
体集積回路）を実装して成るプリント板ユニットが存在
する。
【０００４】図３及び図４に示すように、従来のフリッ
プチップ実装を用いたプリント板ユニットでは、ＩＣチ
ップに接続された電極パッド１１上に半田バンプ７を形
成し、この半田バンプ７を備えたＩＣ１０をプリント基
板８上に設けた配線パターン９に相対向させて位置合せ
を行い、炉に通すことにより半田をリフローしてボンデ
ィングを行っていた。
プチップ実装を用いたプリント板ユニットでは、ＩＣチ
ップに接続された電極パッド１１上に半田バンプ７を形
成し、この半田バンプ７を備えたＩＣ１０をプリント基
板８上に設けた配線パターン９に相対向させて位置合せ
を行い、炉に通すことにより半田をリフローしてボンデ
ィングを行っていた。
【０００５】
【発明が解決しようとする課題】上述した従来のフリッ
プチップ実装を用いたプリント板ユニットでは、基板の
配線パターンとＩＣチップに接続された電極パッドとを
半田バンプを介して全て接続するため、ＩＣ搭載時に生
じる基板とＩＣの角度的なズレや平面的なズレを調整す
る必要があった。
プチップ実装を用いたプリント板ユニットでは、基板の
配線パターンとＩＣチップに接続された電極パッドとを
半田バンプを介して全て接続するため、ＩＣ搭載時に生
じる基板とＩＣの角度的なズレや平面的なズレを調整す
る必要があった。
【０００６】それ故に本発明の課題は、ＩＣを調整する
ことなしに基板上の所定位置に正確に位置決めすること
が可能なプリント板ユニットを提供することにある。
ことなしに基板上の所定位置に正確に位置決めすること
が可能なプリント板ユニットを提供することにある。
【０００７】
【課題を解決するための手段】請求項１記載の発明によ
れば、プリント基板と、該プリント基板の所定位置にフ
リップ実装により実装されるＩＣとを含むプリント板ユ
ニットにおいて、複数の第１の磁性体が、それぞれ、そ
の一面を露出させて前記プリント基板に埋設され、該複
数の第１の磁性体とそれぞれ磁着して前記ＩＣを前記所
定位置に位置決めするための複数の第２の磁性体が、そ
れぞれ、その一面を露出させて前記ＩＣに埋設されてい
ることを特徴とするプリント板ユニットが得られる。
れば、プリント基板と、該プリント基板の所定位置にフ
リップ実装により実装されるＩＣとを含むプリント板ユ
ニットにおいて、複数の第１の磁性体が、それぞれ、そ
の一面を露出させて前記プリント基板に埋設され、該複
数の第１の磁性体とそれぞれ磁着して前記ＩＣを前記所
定位置に位置決めするための複数の第２の磁性体が、そ
れぞれ、その一面を露出させて前記ＩＣに埋設されてい
ることを特徴とするプリント板ユニットが得られる。
【０００８】請求項２記載の発明によれば、前記第１の
磁性体の露出面の各々が、磁極端面であり、前記第２の
磁性体の露出面の各々が、相対向する前記第１の磁性体
の磁極端面とは反対の極性を有する磁極端面であること
を特徴とする請求項１記載のプリント板ユニットが得ら
れる。
磁性体の露出面の各々が、磁極端面であり、前記第２の
磁性体の露出面の各々が、相対向する前記第１の磁性体
の磁極端面とは反対の極性を有する磁極端面であること
を特徴とする請求項１記載のプリント板ユニットが得ら
れる。
【０００９】請求項３記載の発明によれば、前記第１の
磁性体の磁極端面が、陽極及び陰極の両方存在し、前記
第２の磁性体の磁極端面が、陽極及び陰極の両方存在す
ることを特徴とする請求項２記載のプリント板ユニット
が得られる。
磁性体の磁極端面が、陽極及び陰極の両方存在し、前記
第２の磁性体の磁極端面が、陽極及び陰極の両方存在す
ることを特徴とする請求項２記載のプリント板ユニット
が得られる。
【００１０】請求項４記載の発明によれば、前記ＩＣを
向きを間違えて前記基板上に搭載した場合に、前記第１
の磁性体と前記第２の磁性体とが互いに反発するように
したことを特徴とする請求項１乃至請求項３記載のプリ
ント板ユニットが得られる。
向きを間違えて前記基板上に搭載した場合に、前記第１
の磁性体と前記第２の磁性体とが互いに反発するように
したことを特徴とする請求項１乃至請求項３記載のプリ
ント板ユニットが得られる。
【００１１】
【実施例】以下の本発明の一実施例について詳細に説明
する。図１は本発明の一実施例を示すプリント板ユニッ
トの分解斜視図、図２は図１のＡ−Ａ線での断面図であ
る。図１及び図２を参照して、プリント板ユニットは、
配線パターン２を有するプリント基板１と、このプリン
ト基板１にそれぞれ埋め込まれた複数の第１の磁性体３
と、プリント基板１の所定位置に実装されるＩＣ４と、
複数の第１の磁性体３とそれぞれ磁着してＩＣ４をプリ
ント基板１の所定位置に位置決めするようにＩＣ４に埋
め込まれた複数（第１の磁性体３と同数）の第２の磁性
体６と、プリント基板１とＩＣ４とを接続する半田バン
プ７とから構成されている。
する。図１は本発明の一実施例を示すプリント板ユニッ
トの分解斜視図、図２は図１のＡ−Ａ線での断面図であ
る。図１及び図２を参照して、プリント板ユニットは、
配線パターン２を有するプリント基板１と、このプリン
ト基板１にそれぞれ埋め込まれた複数の第１の磁性体３
と、プリント基板１の所定位置に実装されるＩＣ４と、
複数の第１の磁性体３とそれぞれ磁着してＩＣ４をプリ
ント基板１の所定位置に位置決めするようにＩＣ４に埋
め込まれた複数（第１の磁性体３と同数）の第２の磁性
体６と、プリント基板１とＩＣ４とを接続する半田バン
プ７とから構成されている。
【００１２】基板１に埋め込まれた複数の第１の磁性体
３は、基板１の実装面でその磁極の一端面が露出してお
り、これらの磁極端面には、陽極、陰極が混在してお
り、同様に、ＩＣ４に埋め込まれた複数の第２の磁性体
６は、ＩＣ４の基板対向面でその磁極の一端面が露出し
ており、これらの磁極端面には、陽極、陰極が混在して
いる。更に基板１とＩＣ４のそれぞれの磁性体３，６
は、電極パッドの接触面を中心に対称となる埋め込み位
置、相反した極性を有している。
３は、基板１の実装面でその磁極の一端面が露出してお
り、これらの磁極端面には、陽極、陰極が混在してお
り、同様に、ＩＣ４に埋め込まれた複数の第２の磁性体
６は、ＩＣ４の基板対向面でその磁極の一端面が露出し
ており、これらの磁極端面には、陽極、陰極が混在して
いる。更に基板１とＩＣ４のそれぞれの磁性体３，６
は、電極パッドの接触面を中心に対称となる埋め込み位
置、相反した極性を有している。
【００１３】ＩＣ４搭載時に生じる基板１とＩＣ４の角
度的なズレや平面的なズレは、磁性体３，６が形成する
それぞれの磁性パターンの磁気的吸引力により調整さ
れ、位置決めが行われる。また、基板１とＩＣ４の接続
は、電極パッド５上に形成された半田バンプ７のリフロ
ーにより行われる。
度的なズレや平面的なズレは、磁性体３，６が形成する
それぞれの磁性パターンの磁気的吸引力により調整さ
れ、位置決めが行われる。また、基板１とＩＣ４の接続
は、電極パッド５上に形成された半田バンプ７のリフロ
ーにより行われる。
【００１４】以上のように、本発明によれば、従来のフ
リップチップ実装において面倒であった基板１とＩＣ４
の実装位置の調整が不要となる。
リップチップ実装において面倒であった基板１とＩＣ４
の実装位置の調整が不要となる。
【００１５】尚、図示実施例では、第１及び第２の磁性
体の磁極端面同士が磁着するようにしたが、Ｎ極及びＳ
極の両方が存在する磁性体の側面同士を、その極の位置
が第１の磁性体と第２の磁性体とで反対になるようにし
て、これら第１及び第２の磁性体同士を磁着させるよう
にしても良い。また、図示実施例のように、ＩＣの向き
を間違えて基板に搭載した場合に、第１の磁性体と第２
の磁性体とが反発し合うように構成するのが好ましい
が、必ずしもこのように構成する必要はない。
体の磁極端面同士が磁着するようにしたが、Ｎ極及びＳ
極の両方が存在する磁性体の側面同士を、その極の位置
が第１の磁性体と第２の磁性体とで反対になるようにし
て、これら第１及び第２の磁性体同士を磁着させるよう
にしても良い。また、図示実施例のように、ＩＣの向き
を間違えて基板に搭載した場合に、第１の磁性体と第２
の磁性体とが反発し合うように構成するのが好ましい
が、必ずしもこのように構成する必要はない。
【００１６】
【発明の効果】本発明によれば半導体集積回路は、基板
上にＩＣを搭載する際に、基板に設けた第１の磁性体と
ＩＣに設けた第２の磁性体とを互いに磁着させ、これに
よりＩＣが基板上の所定位置に自動的に位置決めされる
ように成っているので、従来のフリップチッフ実装にお
いて面倒であった基板とＩＣの実装位置の調整が不要と
なり、容易にフリップチップ実装が行える。
上にＩＣを搭載する際に、基板に設けた第１の磁性体と
ＩＣに設けた第２の磁性体とを互いに磁着させ、これに
よりＩＣが基板上の所定位置に自動的に位置決めされる
ように成っているので、従来のフリップチッフ実装にお
いて面倒であった基板とＩＣの実装位置の調整が不要と
なり、容易にフリップチップ実装が行える。
【００１７】特に、請求項５記載の発明では、ＩＣの実
装の向きを間違えても、磁性体が形成する磁性パターン
による磁力の反発により誤実装が防止できる。
装の向きを間違えても、磁性体が形成する磁性パターン
による磁力の反発により誤実装が防止できる。
【図１】本発明の一実施例におけるプリント板ユニット
の要部についてその分解された状態を表した斜視図であ
る。
の要部についてその分解された状態を表した斜視図であ
る。
【図２】図１に示したプリント板ユニットをＡ−Ａ線で
切断したときの断面図である。
切断したときの断面図である。
【図３】従来のフリップチップ実装を用いたプリント板
ユニットの斜視図である。
ユニットの斜視図である。
【図４】図３に示したプリント板ユニットをＢ−Ｂ線で
切断したときの断面図である。
切断したときの断面図である。
１ プリント基板 ２ 配線パターン ３ 第１の磁性体 ４ ＩＣ ５ 電極パッド ６ 第２の磁性体 ７ 半田バンプ
Claims (4)
- 【請求項１】 プリント基板と、該プリント基板の所定
位置にフリップ実装により実装されるＩＣとを含むプリ
ント板ユニットにおいて、複数の第１の磁性体が、それ
ぞれ、その一面を露出させて前記プリント基板に埋設さ
れ、該複数の第１の磁性体とそれぞれ磁着して前記ＩＣ
を前記所定位置に位置決めするための複数の第２の磁性
体が、それぞれ、その一面を露出させて前記ＩＣに埋設
されていることを特徴とするプリント板ユニット。 - 【請求項２】 前記第１の磁性体の露出面の各々が、磁
極端面であり、前記第２の磁性体の露出面の各々が、相
対向する前記第１の磁性体の磁極端面とは反対の極性を
有する磁極端面であることを特徴とする請求項１記載の
プリント板ユニット。 - 【請求項３】 前記第１の磁性体の磁極端面が、陽極及
び陰極の両方存在し、前記第２の磁性体の磁極端面が、
陽極及び陰極の両方存在することを特徴とする請求項２
記載のプリント板ユニット。 - 【請求項４】 前記ＩＣを向きを間違えて前記基板上に
搭載した場合に、前記第１の磁性体と前記第２の磁性体
とが互いに反発するようにしたことを特徴とする請求項
１乃至請求項３記載のプリント板ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7166390A JP2699938B2 (ja) | 1995-06-30 | 1995-06-30 | プリント板ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7166390A JP2699938B2 (ja) | 1995-06-30 | 1995-06-30 | プリント板ユニット |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918197A JPH0918197A (ja) | 1997-01-17 |
| JP2699938B2 true JP2699938B2 (ja) | 1998-01-19 |
Family
ID=15830537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7166390A Expired - Lifetime JP2699938B2 (ja) | 1995-06-30 | 1995-06-30 | プリント板ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2699938B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7994608B2 (en) | 2005-08-24 | 2011-08-09 | Infineon Technologies Ag | Magnetically alignable integrated circuit device |
| JP5397330B2 (ja) * | 2010-06-30 | 2014-01-22 | 株式会社デンソー | ウェハレベルパッケージ構造体の製造方法 |
| JP2012256737A (ja) * | 2011-06-09 | 2012-12-27 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| KR20150054502A (ko) | 2013-11-12 | 2015-05-20 | 삼성전자주식회사 | 자성체를 갖는 반도체 소자 및 관련된 설비 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01201930A (ja) * | 1988-02-05 | 1989-08-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06112270A (ja) * | 1992-09-30 | 1994-04-22 | Kyocera Corp | 半導体素子の実装方法 |
| JPH06181373A (ja) * | 1992-12-11 | 1994-06-28 | Konica Corp | 回路基板接続装置 |
-
1995
- 1995-06-30 JP JP7166390A patent/JP2699938B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7830011B2 (en) | 2004-03-15 | 2010-11-09 | Yamaha Corporation | Semiconductor element and wafer level chip size package therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0918197A (ja) | 1997-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5394300A (en) | Thin multilayered IC memory card | |
| US5986348A (en) | Magnetic alignment system for bumps on an integrated circuit device | |
| US6825547B2 (en) | Semiconductor device including edge bond pads | |
| US6049974A (en) | Magnetic alignment apparatus and method for self-alignment between a die and a substrate | |
| JP2702839B2 (ja) | 配線基板の電極構造 | |
| JP2699938B2 (ja) | プリント板ユニット | |
| JPH05129374A (ja) | 半田ボールの搭載方法 | |
| JPS6049638A (ja) | 電子部品の構成方法 | |
| KR970023907A (ko) | 반도체 장치 | |
| JP2001156203A (ja) | 半導体チップ実装用プリント配線板 | |
| JPH10335802A (ja) | ボール配列治具及びその製造方法 | |
| EP0971406A3 (en) | Chip-sized semiconductor device | |
| US20020074655A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP3955394B2 (ja) | 球状半導体装置の製造方法 | |
| EP0928028A3 (en) | Semiconductor device comprising a wiring substrate | |
| JPH04199524A (ja) | 半導体装置 | |
| JPH01128586A (ja) | プリント基板接続法 | |
| JP3498458B2 (ja) | 混成集積回路装置 | |
| JP2002271009A (ja) | 高密度実装用プリント配線基板及びプリント配線基板母材 | |
| JPH0410635A (ja) | フリップチップ実装方法 | |
| JP2833167B2 (ja) | はんだバンプの形成方法および実装方法 | |
| KR100572515B1 (ko) | 볼 그리드 어레이 패키지 및 볼 그리드 어레이 패키지에 솔더볼 을 어탯치하는 방법 | |
| JP3045133B2 (ja) | ボール搭載方法および転写基板 | |
| KR100691242B1 (ko) | 전자석을 이용한 전도성 볼 정렬 방법 | |
| JP2005005306A (ja) | 半導体装置、半導体モジュール、電子デバイス、電子機器および半導体モジュールの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970826 |