JPH06112270A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
- Publication number
- JPH06112270A JPH06112270A JP26171292A JP26171292A JPH06112270A JP H06112270 A JPH06112270 A JP H06112270A JP 26171292 A JP26171292 A JP 26171292A JP 26171292 A JP26171292 A JP 26171292A JP H06112270 A JPH06112270 A JP H06112270A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- substrate
- electrodes
- alignment
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
- H01L2224/10152—Auxiliary members for bump connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
- H01L2224/10165—Alignment aids
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
- H01L2224/8113—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
- H01L2224/81132—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors using marks formed outside the semiconductor or solid-state body, i.e. "off-chip"
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81143—Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体素子１の接続用電極と半導体素子１に
対応して形成される基板３の接続用電極の位置合せを行
う際に、位置ずれによる接続不良を減少させ、実装にか
かる処理速度を向上させる。 【構成】 半導体素子１と基板３とを接続するための位
置合せ用パターン２ａ，２ｂが半導体素子１および基板
３に形成されている接続用電極４とは別に形成される。
位置合せ用パターンが形成された半導体素子１の接続用
電極面に紫外線硬化樹脂５を塗布した後、粗い精度で接
続用電極同士の位置合せを行う。その後、電磁石などに
よって外部磁界Ｈを印加すると、各々の位置合せ用パタ
ーン２ａ，２ｂは磁化して、半導体素子１および基板３
に形成されている位置合せ用パターン２ａ，２ｂ同士の
間で磁気的吸引力６が働く。この磁気的吸引力６によっ
て、接続される電極の位置は自発的に修正されて正確な
位置合せが行われる。
対応して形成される基板３の接続用電極の位置合せを行
う際に、位置ずれによる接続不良を減少させ、実装にか
かる処理速度を向上させる。 【構成】 半導体素子１と基板３とを接続するための位
置合せ用パターン２ａ，２ｂが半導体素子１および基板
３に形成されている接続用電極４とは別に形成される。
位置合せ用パターンが形成された半導体素子１の接続用
電極面に紫外線硬化樹脂５を塗布した後、粗い精度で接
続用電極同士の位置合せを行う。その後、電磁石などに
よって外部磁界Ｈを印加すると、各々の位置合せ用パタ
ーン２ａ，２ｂは磁化して、半導体素子１および基板３
に形成されている位置合せ用パターン２ａ，２ｂ同士の
間で磁気的吸引力６が働く。この磁気的吸引力６によっ
て、接続される電極の位置は自発的に修正されて正確な
位置合せが行われる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子を基板に直
接接続する際の位置合せ方法に関する。
接接続する際の位置合せ方法に関する。
【０００２】
【従来の技術】近年、液晶表示素子（略称「ＬＣＤ」）
を使用するテレビジョン受像機や、ノート形パーソナル
コンピュータなどに使用されているエレクトロルミネセ
ンス（略称「ＥＬ」）表示素子を使用するディスプレイ
のカラー化などに伴って、電子部品の高密度化、高性能
化が要求されている。半導体素子も、これに伴い、多数
個の駆動用ＩＣやＬＳＩを定められた空間に高密度に搭
載しなければならなくなっている。接続端子数が多く、
微細なピッチを持つ半導体素子の実装方法としてＣＯＧ
(Chip On Glass）方式が考案され、半導体素子をガラス
基板に直接搭載している。そのような先行技術は、たと
えば特開昭６１−１４０１４３号公報に開示されてい
る。
を使用するテレビジョン受像機や、ノート形パーソナル
コンピュータなどに使用されているエレクトロルミネセ
ンス（略称「ＥＬ」）表示素子を使用するディスプレイ
のカラー化などに伴って、電子部品の高密度化、高性能
化が要求されている。半導体素子も、これに伴い、多数
個の駆動用ＩＣやＬＳＩを定められた空間に高密度に搭
載しなければならなくなっている。接続端子数が多く、
微細なピッチを持つ半導体素子の実装方法としてＣＯＧ
(Chip On Glass）方式が考案され、半導体素子をガラス
基板に直接搭載している。そのような先行技術は、たと
えば特開昭６１−１４０１４３号公報に開示されてい
る。
【０００３】従来ではワイヤーボンディングにより半導
体素子とガラス基板上の配線とを接続している。近年、
さらに高密度化が必要になり、実装面積が小さく機器の
小形化に有効な、半導体素子の電極とガラス基板の電極
とを直接接続する方法として、前記ＣＯＧ方式が採用さ
れている。ＣＯＧ方式を、接続する材料毎に分類する
と、異方性導電膜、導電性ペースト、ゴムコネクタ、光
硬化樹脂などを用いる方式が考案されている。その中で
も、量産向きと考えられる方式は導電性ペーストを用い
る方式と光硬化樹脂を用いる方式である。導電性ペース
トを用いる方式は、半導体素子の接続用電極に、予め、
接続用突起（以下「バンプ」という）を形成しておき、
導電性ペーストによって基板と接続する方式である。光
硬化樹脂を用いる方式は、上述と同様に、接続用電極に
バンプを形成しておき、光硬化樹脂を塗布する。光硬化
樹脂の硬化時の収縮力でバンプ同士を押付け、電気的接
続を行う方式であり、マイクロバンプ技術と呼ばれる。
体素子とガラス基板上の配線とを接続している。近年、
さらに高密度化が必要になり、実装面積が小さく機器の
小形化に有効な、半導体素子の電極とガラス基板の電極
とを直接接続する方法として、前記ＣＯＧ方式が採用さ
れている。ＣＯＧ方式を、接続する材料毎に分類する
と、異方性導電膜、導電性ペースト、ゴムコネクタ、光
硬化樹脂などを用いる方式が考案されている。その中で
も、量産向きと考えられる方式は導電性ペーストを用い
る方式と光硬化樹脂を用いる方式である。導電性ペース
トを用いる方式は、半導体素子の接続用電極に、予め、
接続用突起（以下「バンプ」という）を形成しておき、
導電性ペーストによって基板と接続する方式である。光
硬化樹脂を用いる方式は、上述と同様に、接続用電極に
バンプを形成しておき、光硬化樹脂を塗布する。光硬化
樹脂の硬化時の収縮力でバンプ同士を押付け、電気的接
続を行う方式であり、マイクロバンプ技術と呼ばれる。
【０００４】
【発明が解決しようとする課題】このような、半導体素
子の接続用電極と基板の接続用電極とを直接接続する方
法では、接続用電極同士の位置合せを行う必要がある。
電子部品の高密度化が要求され、半導体素子の接続用電
極および、半導体に対応して形成される基板の接続用電
極の微細化が進むにつれて、より高精度な接続用電極同
士の位置合せが必要となり、正確な位置合せを行わない
と、位置ずれによる接続不良が発生してしまう。一方、
より高精度な位置合せを行おうとすると、電子部品を基
板へ実装する搭載速度が低下してしまうという問題点が
ある。前述の特開昭６１−１４０１４３号公報で開示さ
れている先行技術では、磁力を利用して金属粉を吸着さ
せて導通に寄与させているけれども、高精度に位置合わ
せを行う考え方は示されていない。
子の接続用電極と基板の接続用電極とを直接接続する方
法では、接続用電極同士の位置合せを行う必要がある。
電子部品の高密度化が要求され、半導体素子の接続用電
極および、半導体に対応して形成される基板の接続用電
極の微細化が進むにつれて、より高精度な接続用電極同
士の位置合せが必要となり、正確な位置合せを行わない
と、位置ずれによる接続不良が発生してしまう。一方、
より高精度な位置合せを行おうとすると、電子部品を基
板へ実装する搭載速度が低下してしまうという問題点が
ある。前述の特開昭６１−１４０１４３号公報で開示さ
れている先行技術では、磁力を利用して金属粉を吸着さ
せて導通に寄与させているけれども、高精度に位置合わ
せを行う考え方は示されていない。
【０００５】本発明の目的は、半導体素子の接続用電極
と半導体素子に対応して形成される基板の接続用電極の
位置合せを行う際に、位置ずれによる接続不良を減少さ
せることができるとともに実装にかかる処理速度を向上
させることができる半導体素子の実装方法を提供するこ
とである。
と半導体素子に対応して形成される基板の接続用電極の
位置合せを行う際に、位置ずれによる接続不良を減少さ
せることができるとともに実装にかかる処理速度を向上
させることができる半導体素子の実装方法を提供するこ
とである。
【０００６】
【課題を解決するための手段】本発明は、表面に接続用
電極が形成されている半導体素子を、表面に前記半導体
素子の接続用電極と対応する接続用電極が形成されてい
る基板上に、対応する接続用電極同士を直接接合するこ
とによって半導体素子を基板上に実装する半導体素子の
実装方法において、半導体素子および基板に、強磁性材
料から成る位置合せ用パターンをそれぞれ形成し、両者
の磁気的吸引力を利用して半導体素子の位置合せを行う
ことを特徴とする半導体素子の実装方法である。
電極が形成されている半導体素子を、表面に前記半導体
素子の接続用電極と対応する接続用電極が形成されてい
る基板上に、対応する接続用電極同士を直接接合するこ
とによって半導体素子を基板上に実装する半導体素子の
実装方法において、半導体素子および基板に、強磁性材
料から成る位置合せ用パターンをそれぞれ形成し、両者
の磁気的吸引力を利用して半導体素子の位置合せを行う
ことを特徴とする半導体素子の実装方法である。
【０００７】
【作用】本発明に従えば、表面に接続用電極が形成され
ている半導体素子および、表面に前記半導体素子の接続
用電極と対応する接続用電極が形成されている基板に、
高透磁率材料や永久磁石などの強磁性材料から成る位置
合せ用パターンをそれぞれ形成する。位置合せ用パター
ンは、接続用電極の少なくとも一部として、あるいは接
続用電極とは別に形成される。半導体素子を基板に実装
するため、該半導体素子と該基板の接続用電極同士を直
接接合して位置合せを行う際、たとえば外部磁界を印加
する。外部磁界中におかれた位置合せ用パターンを形成
している強磁性材料は磁化され、磁気的吸引力が働く。
したがって、半導体素子と基板の各々に形成された位置
合せ用パターン同士を接近させるだけで、互いに引合う
ので、磁気的吸引力を利用して微細な位置合せを自発的
に行うことができる。また、少なくとも一方の位置合わ
せ用パターン自体を永久磁石で形成すれば、着磁後は、
外部磁界を印加しないでも磁気的吸引力を発生させるこ
とができる。
ている半導体素子および、表面に前記半導体素子の接続
用電極と対応する接続用電極が形成されている基板に、
高透磁率材料や永久磁石などの強磁性材料から成る位置
合せ用パターンをそれぞれ形成する。位置合せ用パター
ンは、接続用電極の少なくとも一部として、あるいは接
続用電極とは別に形成される。半導体素子を基板に実装
するため、該半導体素子と該基板の接続用電極同士を直
接接合して位置合せを行う際、たとえば外部磁界を印加
する。外部磁界中におかれた位置合せ用パターンを形成
している強磁性材料は磁化され、磁気的吸引力が働く。
したがって、半導体素子と基板の各々に形成された位置
合せ用パターン同士を接近させるだけで、互いに引合う
ので、磁気的吸引力を利用して微細な位置合せを自発的
に行うことができる。また、少なくとも一方の位置合わ
せ用パターン自体を永久磁石で形成すれば、着磁後は、
外部磁界を印加しないでも磁気的吸引力を発生させるこ
とができる。
【０００８】
【実施例】本発明方法を適用した一実施例を図面を参照
しつつ説明する。図１〜図５は本発明方法を適用した実
施例の構成を示す。図１（ａ）は、本発明方法を適用し
た一実施例による半導体素子１と基板３の縦断面図であ
り、図１（ｂ）は半導体素子１の平面図である。本実施
例では、半導体素子１には、基板３と接続するための位
置合せ用パターン２が、半導体素子１に形成されている
接続用電極４とは別に、形成される。位置合せ用パター
ン２には、パーマロイ〔（Ｎｉ＋ＣＯ）75Ｆｅ25〕・ス
ーパーマロイ〔Ｎｉ80Ｆｅ15Ｍｏ5〕・センダスト〔Ｆ
ｅ85Ｓｉ9.5Ａｌ5.5〕希土類遷移金属合金〔たとえばＳ
ｍ25Ｃｏ75〕などの高透磁率材料を、いわゆるスパッタ
法により形成する。位置合せ用パターンが形成された半
導体素子の接続用電極面に図２に示すように紫外線硬化
樹脂５を塗布した後、粗い精度で接続用電極同士の位置
合せを行う。その後、電磁石などによって、矢符で示さ
れる方向に外部磁界Ｈを印加すると、半導体素子１およ
び基板３に形成されている各々の位置合せ用パターン２
が磁化されて、半導体素子１に形成されている位置合せ
用パターン２ａと半導体素子に対応して基板に形成され
ている位置合せ用パターン２ｂ同士の間で磁気的吸引力
６が働く。この際、図３で示すように、位置合せ用パタ
ーン２ａおよび２ｂの位置が多少ずれていても、磁気的
吸引力６によって、接続される電極の位置は図４に示さ
れるように自発的に修正されて、正確な位置合せが行わ
れる。その後、図５で示されるように上方から加圧しな
がら、紫外線を照射して紫外線硬化樹脂を硬化させ、硬
化時の収縮力でバンプ同士を押付けながら接続を完了す
る。
しつつ説明する。図１〜図５は本発明方法を適用した実
施例の構成を示す。図１（ａ）は、本発明方法を適用し
た一実施例による半導体素子１と基板３の縦断面図であ
り、図１（ｂ）は半導体素子１の平面図である。本実施
例では、半導体素子１には、基板３と接続するための位
置合せ用パターン２が、半導体素子１に形成されている
接続用電極４とは別に、形成される。位置合せ用パター
ン２には、パーマロイ〔（Ｎｉ＋ＣＯ）75Ｆｅ25〕・ス
ーパーマロイ〔Ｎｉ80Ｆｅ15Ｍｏ5〕・センダスト〔Ｆ
ｅ85Ｓｉ9.5Ａｌ5.5〕希土類遷移金属合金〔たとえばＳ
ｍ25Ｃｏ75〕などの高透磁率材料を、いわゆるスパッタ
法により形成する。位置合せ用パターンが形成された半
導体素子の接続用電極面に図２に示すように紫外線硬化
樹脂５を塗布した後、粗い精度で接続用電極同士の位置
合せを行う。その後、電磁石などによって、矢符で示さ
れる方向に外部磁界Ｈを印加すると、半導体素子１およ
び基板３に形成されている各々の位置合せ用パターン２
が磁化されて、半導体素子１に形成されている位置合せ
用パターン２ａと半導体素子に対応して基板に形成され
ている位置合せ用パターン２ｂ同士の間で磁気的吸引力
６が働く。この際、図３で示すように、位置合せ用パタ
ーン２ａおよび２ｂの位置が多少ずれていても、磁気的
吸引力６によって、接続される電極の位置は図４に示さ
れるように自発的に修正されて、正確な位置合せが行わ
れる。その後、図５で示されるように上方から加圧しな
がら、紫外線を照射して紫外線硬化樹脂を硬化させ、硬
化時の収縮力でバンプ同士を押付けながら接続を完了す
る。
【０００９】図６〜図１０は本発明方法を適用した他の
実施例の構成を示す。本実施例は、前述の実施例に類似
し、対応する部分には同一の参照符を付す。前述の実施
例と異なる注目すべきことは、半導体素子１および基板
３の各々に設けられる接続用電極１４ａ，１４ｂ自体が
ＦｅＣｏ・パーマロイ・スーパーマロイ・センダスト・
希土類遷移金属合金などの高透磁率材料を用いて形成さ
れることである。本実施例の場合も、前述の実施例と同
様に外部磁界Ｈを印加すると、半導体素子１および基板
３にそれぞれ形成される接続用電極１４ａ，１４ｂが磁
化されて、接続用電極間に生じる磁気的吸引力６を利用
することによって、接続用電極間の正確な位置合せを自
発的に行うことができる。
実施例の構成を示す。本実施例は、前述の実施例に類似
し、対応する部分には同一の参照符を付す。前述の実施
例と異なる注目すべきことは、半導体素子１および基板
３の各々に設けられる接続用電極１４ａ，１４ｂ自体が
ＦｅＣｏ・パーマロイ・スーパーマロイ・センダスト・
希土類遷移金属合金などの高透磁率材料を用いて形成さ
れることである。本実施例の場合も、前述の実施例と同
様に外部磁界Ｈを印加すると、半導体素子１および基板
３にそれぞれ形成される接続用電極１４ａ，１４ｂが磁
化されて、接続用電極間に生じる磁気的吸引力６を利用
することによって、接続用電極間の正確な位置合せを自
発的に行うことができる。
【００１０】本実施例の図６〜図１０に図示される接続
用電極１４ａ，１４ｂは、全て高透磁率材料を用いて形
成されているが、接続用電極のうち、たとえば１つおき
毎に高透磁率材料を用いて形成されるようにしてもよ
い。
用電極１４ａ，１４ｂは、全て高透磁率材料を用いて形
成されているが、接続用電極のうち、たとえば１つおき
毎に高透磁率材料を用いて形成されるようにしてもよ
い。
【００１１】なお、本実施例の接続用電極１４ａ，１４
ｂにフェライトなどの材料を使用した場合は、比抵抗が
大きいため、接続抵抗が高くなり、実用的ではないこと
が判かっている。
ｂにフェライトなどの材料を使用した場合は、比抵抗が
大きいため、接続抵抗が高くなり、実用的ではないこと
が判かっている。
【００１２】本発明方法を適用するさらに他の実施例と
して、半導体素子１および基板に形成される位置合せ用
パターン２ａ，２ｂまたは接続用電極１４ａ，１４ｂの
材料に、Ｎｄ13Ｆｅ70Ｂ17などの薄膜永久磁石を用いれ
ば、外部磁界Ｈを印加しなくても、上述の実施例と同様
に、位置合せを自発的に正確に行うことができる。さら
には、半導体素子の位置合せ用パターン２ａまたは接続
用電極１４ａ、あるいは、基板側の位置合せ用パターン
２ｂまたは接続用電極１４ｂの一方を薄膜永久磁石を用
いて形成し、他方を高透磁率材料を用いて形成すること
としてもよい。
して、半導体素子１および基板に形成される位置合せ用
パターン２ａ，２ｂまたは接続用電極１４ａ，１４ｂの
材料に、Ｎｄ13Ｆｅ70Ｂ17などの薄膜永久磁石を用いれ
ば、外部磁界Ｈを印加しなくても、上述の実施例と同様
に、位置合せを自発的に正確に行うことができる。さら
には、半導体素子の位置合せ用パターン２ａまたは接続
用電極１４ａ、あるいは、基板側の位置合せ用パターン
２ｂまたは接続用電極１４ｂの一方を薄膜永久磁石を用
いて形成し、他方を高透磁率材料を用いて形成すること
としてもよい。
【００１３】
【発明の効果】本発明によれば、半導体素子と基板の各
々に強磁性材料で形成された位置合せ用パターン同士を
接近させるだけで、互いに引合うので、両者の磁気的吸
引力を利用して半導体素子の位置合せを自発的に行うこ
とができ、実装にかかる処理速度を向上させることがで
きる。また、位置ずれによる接続不良が減少して歩留り
を向上させることができる。さらには、半導体素子を基
板に実装するために使用する半導体搭載装置の位置合せ
精度を下げることができるので、該装置に要するコスト
を低減することができる。なお、位置合せ用パターンを
接続用電極とは別に形成する場合には、半導体素子の能
動回路形成前に位置合せ用パターンを形成することがで
きるので、強磁性材料を形成する際に高温処理を行うこ
とも可能である。
々に強磁性材料で形成された位置合せ用パターン同士を
接近させるだけで、互いに引合うので、両者の磁気的吸
引力を利用して半導体素子の位置合せを自発的に行うこ
とができ、実装にかかる処理速度を向上させることがで
きる。また、位置ずれによる接続不良が減少して歩留り
を向上させることができる。さらには、半導体素子を基
板に実装するために使用する半導体搭載装置の位置合せ
精度を下げることができるので、該装置に要するコスト
を低減することができる。なお、位置合せ用パターンを
接続用電極とは別に形成する場合には、半導体素子の能
動回路形成前に位置合せ用パターンを形成することがで
きるので、強磁性材料を形成する際に高温処理を行うこ
とも可能である。
【図１】本発明の一実施例を示す縦断面図および平面図
である。
である。
【図２】図１図示の実施例において、紫外線硬化樹脂５
を塗布した後、粗い精度で接続用電極同士の位置合せを
行った状態を示す縦断面図である。
を塗布した後、粗い精度で接続用電極同士の位置合せを
行った状態を示す縦断面図である。
【図３】図１図示の実施例において、外部磁界Ｈを印加
したときの磁気的吸引力６が働く状態を示す縦断面図で
ある。
したときの磁気的吸引力６が働く状態を示す縦断面図で
ある。
【図４】図１図示の実施例において、接続される電極の
位置が自発的に修正される状態を示す縦断面図である。
位置が自発的に修正される状態を示す縦断面図である。
【図５】図１図示の実施例において、上方から加圧しつ
つ紫外線を照射してバンプ同士を押付けながら接続する
状態を示す縦断面図である。
つ紫外線を照射してバンプ同士を押付けながら接続する
状態を示す縦断面図である。
【図６】本発明方法を適用した他の実施例を示す縦断面
図である。
図である。
【図７】図６図示の実施例において、紫外線硬化樹脂５
を塗布した後、粗い精度で接続用電極同士の位置合せを
行った状態を示す縦断面図である。
を塗布した後、粗い精度で接続用電極同士の位置合せを
行った状態を示す縦断面図である。
【図８】図６図示の実施例において、外部磁界Ｈを印加
したときの磁気的吸引力６が働く状態を示す縦断面図で
ある。
したときの磁気的吸引力６が働く状態を示す縦断面図で
ある。
【図９】図６図示の実施例において、接続される電極の
位置が自発的に修正される状態を示す縦断面図である。
位置が自発的に修正される状態を示す縦断面図である。
【図１０】図６図示の実施例において、上方から加圧し
つつ紫外線を照射してバンプ同士を押付けながら接続す
る状態を示す縦断面図である。
つつ紫外線を照射してバンプ同士を押付けながら接続す
る状態を示す縦断面図である。
１ 半導体素子 ２，２ａ，２ｂ 位置合せ用パターン ３ 基板 ４，１４ａ，１４ｂ 接続用電極 ５ 赤外線硬化樹脂 ６ 磁気的吸引力
Claims (1)
- 【請求項１】 表面に接続用電極が形成されている半導
体素子を、表面に前記半導体素子の接続用電極と対応す
る接続用電極が形成されている基板上に、対応する接続
用電極同士を直接接合することによって半導体素子を基
板上に実装する半導体素子の実装方法において、 半導体素子および基板に、強磁性材料から成る位置合せ
用パターンをそれぞれ形成し、両者の磁気的吸引力を利
用して半導体素子の位置合せを行うことを特徴とする半
導体素子の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26171292A JPH06112270A (ja) | 1992-09-30 | 1992-09-30 | 半導体素子の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26171292A JPH06112270A (ja) | 1992-09-30 | 1992-09-30 | 半導体素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112270A true JPH06112270A (ja) | 1994-04-22 |
Family
ID=17365663
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26171292A Pending JPH06112270A (ja) | 1992-09-30 | 1992-09-30 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06112270A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918197A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | プリント板ユニット |
| WO2005122706A2 (en) * | 2004-05-31 | 2005-12-29 | Joon-Mo Kang | Method of aligning semiconductor device and semiconductor structure thereof |
| JP2007273628A (ja) * | 2006-03-30 | 2007-10-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2008211241A (ja) * | 2004-08-05 | 2008-09-11 | Fujitsu Ltd | 基体の加工方法 |
| JP4472023B1 (ja) * | 2009-12-11 | 2010-06-02 | 有限会社ナプラ | 電子デバイス用基板、電子デバイス用積層体、電子デバイス及びそれらの製造方法 |
| JP2012256737A (ja) * | 2011-06-09 | 2012-12-27 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JP2015153829A (ja) * | 2014-02-12 | 2015-08-24 | スタンレー電気株式会社 | 半導体発光装置、実装基板、及び、半導体発光装置の製造方法 |
| US9773758B2 (en) | 2015-12-03 | 2017-09-26 | Samsung Electronics Co., Ltd. | Semiconductor device with magnetically aligned chips and method for fabricating the same |
-
1992
- 1992-09-30 JP JP26171292A patent/JPH06112270A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0918197A (ja) * | 1995-06-30 | 1997-01-17 | Nec Corp | プリント板ユニット |
| WO2005122706A2 (en) * | 2004-05-31 | 2005-12-29 | Joon-Mo Kang | Method of aligning semiconductor device and semiconductor structure thereof |
| WO2005122706A3 (en) * | 2004-05-31 | 2006-08-17 | Joon-Mo Kang | Method of aligning semiconductor device and semiconductor structure thereof |
| JP2008211241A (ja) * | 2004-08-05 | 2008-09-11 | Fujitsu Ltd | 基体の加工方法 |
| JP4684311B2 (ja) * | 2004-08-05 | 2011-05-18 | 富士通株式会社 | 基体の加工方法 |
| JP2007273628A (ja) * | 2006-03-30 | 2007-10-18 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP4472023B1 (ja) * | 2009-12-11 | 2010-06-02 | 有限会社ナプラ | 電子デバイス用基板、電子デバイス用積層体、電子デバイス及びそれらの製造方法 |
| JP2011124433A (ja) * | 2009-12-11 | 2011-06-23 | Napura:Kk | 電子デバイス用基板、電子デバイス用積層体、電子デバイス及びそれらの製造方法 |
| US8580581B2 (en) | 2009-12-11 | 2013-11-12 | Napra Co., Ltd. | Substrate for electronic device, stack for electronic device, electronice device, and method for manufacturing the same |
| JP2012256737A (ja) * | 2011-06-09 | 2012-12-27 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| JP2015153829A (ja) * | 2014-02-12 | 2015-08-24 | スタンレー電気株式会社 | 半導体発光装置、実装基板、及び、半導体発光装置の製造方法 |
| US9773758B2 (en) | 2015-12-03 | 2017-09-26 | Samsung Electronics Co., Ltd. | Semiconductor device with magnetically aligned chips and method for fabricating the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2735449B2 (ja) | 電子デバイスの試験方法 | |
| TW479304B (en) | Semiconductor apparatus and its manufacturing method, and liquid crystal display using semiconductor apparatus | |
| US5375003A (en) | Method of connecting a tab film and a liquid crystal display panel | |
| JPH05144817A (ja) | 電子部品実装接続体およびその製造方法 | |
| JPH10112477A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JPH06112270A (ja) | 半導体素子の実装方法 | |
| JP3725300B2 (ja) | Ａｃｆ接合構造 | |
| KR20040014166A (ko) | 회로장치의 연결 방법 및 이 회로장치의 어셈블리 | |
| JPH10144727A (ja) | 半導体素子の実装方法および半導体素子を実装した電子装置 | |
| JP4321849B2 (ja) | ヒステリシス損失を用いたドライバーの実装方法およびドライバーを実装させるためのボンディングヘッド | |
| JPH05206204A (ja) | 導電粒子を用いた基板への電子部品の実装方法 | |
| JP2003332403A (ja) | 基板保持装置、基板貼り合わせ装置、電気光学装置の製造方法、及び電子機器 | |
| JPH06180460A (ja) | 半導体チップ接続用基板構造 | |
| JP2005122078A (ja) | 液晶表示装置およびその製造方法 | |
| JPH09232385A (ja) | 電子部品接合方法 | |
| JPH0280484A (ja) | 導電性接着剤及び接着方法 | |
| JP2002244146A (ja) | 不透明基板を具えたフラットパネルディスプレイの内部連接方法とそれにより形成される装置 | |
| JP3031134B2 (ja) | 電極の接続方法 | |
| JPH024229A (ja) | 液晶表示パネルの製造方法 | |
| JPS62281340A (ja) | 接続体 | |
| JPH09223860A (ja) | 検査用回路基板装置 | |
| JP2000183111A (ja) | 半導体素子の実装方法 | |
| KR20210041661A (ko) | 표시모듈 제조장치 및 표시모듈 제조방법 | |
| JPH0547839A (ja) | 半導体集積回路素子実装方法 | |
| JPH07111178A (ja) | 端子の接続方法 |