KR20040014166A - 회로장치의 연결 방법 및 이 회로장치의 어셈블리 - Google Patents

회로장치의 연결 방법 및 이 회로장치의 어셈블리 Download PDF

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KR20040014166A
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KR
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circuit
circuit device
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main region
spacer
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KR1020030030449A
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헤들러해리
이르시글러롤란드
폴젠스
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인피니온 테크놀로지스 아게
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Abstract

본 발명은 회로장치의 연결 방법 및 이 회로장치의 어셈블리에 관한 것이다.
본 발명은 제1주영역(HF1)을 갖는 제1회로장치(1)를 제공하는 단계; 제2주영역(HF2) 및 제3주영역(HF3)을 갖는 제2회로장치(1')를 제공하는 단계; 상기 제1회로장치(1)와 제2회로장치(1') 사이에 미리 설정된 스페이싱(간격)을 확보하기 위하여 상기 제1 및 제2회로장치(1,1')에 스페이서 장치(4)를 적용하는 단계; 상기 제1회로장치(1)의 제1주영역(HF1)과 상기 제2회로장치(1')의 제2주영역(HF2)에 접착수단(8)을 도포하는 단계; 상기 제1회로장치(1)와 제2회로장치(1')를 정렬시켜서, 이 두 개의 회로장치(1,1')를 함께 연결시키는 단계; 상기 제1 및 제2회로장치(1,1')의 연결상태가 고정되도록 상기 접착수단(8)을 경화시키는 단계로 이루어진 것을 특징으로 하는 회로장치의 연결 방법 및 이 회로장치의 어셈블리를 제공하고자 한 것이다.

Description

회로장치의 연결 방법 및 이 회로장치의 어셈블리{Method of connecting circuit devices and corresponding assembly of circuit device}
본 발명은 회로장치의 연결 방법과 이 회로장치의 어셈블리에 관한 것이다.
본 발명은 DRAMs와 같은 일종의 회로장치 또는 집적회로 또는 반도체 장치에 적용할 수 있지만, 실리콘 기술을 이용한 집적회로를 갖는 반도체 칩과 관련하여 발생하는 문제점을 기반으로 한다.
집적회로를 갖는 칩의 공지된 연결 방법은 실리콘 스페이서가 하부 회로장치상에 부착된 후, 다음의 회로장치가 상기 실리콘 스페이싱 플레이트상에 부착되어 이루어진다.
미국특허 5,323,060에는 회로장치 사이의 스페이싱(spacing)을 확보하기 위하여 미리 설정된 크기를 갖는 접착수단을 포함하며 회로장치 사이에 위치하는 스페이서에 대하여 공개되어 있다.
미국특허 6,005,778에는 스페이서가 두 개의 회로 장치 사이에 접착층에 의하여 고정되어 있고, 특히 제1반도체 장치의 상면과 제2(상부) 반도체 장치의 저면 사이에 전기 전도성 접점을 제공하는 기술이 공개되어 있다.
이러한 기술들은 예를들어 웨이퍼 단계에서 순차적인 공정 진행으로 이용될 수 없고, 불가피하게도 와이어 본딩 또는 범프의 공급이 따라야 하며, 다소 고가의 재료를 사용하여야 하는 기술적인 단점을 갖는다.
또한, 두 개 회로장치의 스페이싱(spacing)을 위한 솔더 범프의 사용은 추가적인 접촉패드가 제공되어야 하는 단점을 갖는다.
또한, 작은 크기의 솔더 범프는 통상 솔더의 전기화학적(갈바닉(galvanic)) 용착에 의하여 형성될 수 있는 한계가 있다.
이러한 솔더 저항층의 형성과 함께 상술한 기술들은 두 개의 추가적인 리소그래픽 단계가 요구된다.
더욱이, 솔더 범프들은 순차적으로 언더필(underfilled)되는 현상이 발생하게 되므로 구조적으로 충분히 안정적이지 않고, 결과적으로 고가의 기술적인 사항들을 필요로 하게 된다.
WO 01/75969에는 집적회로를 갖는 칩과, 회로들에 대한 전기적 연결을 위하여 금속 코팅된 융기부를 갖는 표면상의 와이어링 장치가 공개되어 있는 바, 상기융기부는 고무-탄성재로 구성되고, 이 융기부의 정점에는 금속성의 접촉패드를 갖는 동시에 융기부의 경사면 또는 체적내에는 라인경로(line path)를 갖으며, 이 라인경로는 접촉패드와 전도성의 트랙 사이에 배열된다.
이러한 배열의 주된 단점은 고무-탄성재의 융기부가 두 개의 회로장치 사이에 제공되도록 정확한 스페이싱을 용이하게 형성할 수 없는 점에 있다.
본 발명은 회로장치 사이에 설정된 스페이싱을 저렴한 비용으로 보다 용이하게 형성시킬 수 있는 방법과, 이 회로장치의 어셈블리를 제공하는데 그 목적이 있다.
본 발명의 목적은 청구항 제1항에 따른 회로장치의 연결 방법과 청구항 제9항에 따른 회로장치의 어셈블리에 의하여 달성된다.
본 발명이 기반으로 하는 주된 점은 스페이서 장치, 특히 두 개의 회로장치 사이에 미리 설정된 스페이싱을 직접적으로 형성하는 본딩 스페이서 장치를 제공하는데 있다.
이러한 목적을 위하여, 제1회로장치 및 제2회로장치의 적어도 하나의 상호 대향면에 접착수단이 도포되기 전에, 스페이서 장치가 하나 또는 두 개의 회로 장치에 적용되며, 상기 두 개의 회로장치가 서로에 관하여 배열된 후, 상기 접착수단은 제1회로장치 및 제2회로장치를 고정 연결하도록 경화되어진다.
본 발명은 필수적인 공정수의 감소로 인하여 비용 절감의 기술을 이루게 되는 바, 단지 두 개의 공정수만이 연결을 위하여 요구되는데, 예를들어 프린팅 단계에서 스페이서 또는 미리 설정된 위치의 스페이서의 용착 단계와, 접착수단에 의하여 칩의 반대 표면을 연결하는 단계만을 필요로 한다.
또한, 웨이퍼 단계에서 칩의 순차적인 공정 처리가 가능하다. 결과적으로 저가의 재질 사용이 가능하다.
웨이퍼 단계에서 스페이서들 또는 스페이서에 용착하는 시점 뿐만아니라, 한 쌍을 이루는 다수의 칩을 동시에 접착수단으로 연결하여 경화시키고자 연질의 철과 같은 핫플레이트(hot plate)를 이용한 어셈블리의 형성 시점에서도 순차적인 공정처리가 가능하다.
본 발명에 따른 주안점의 개선 및 향상된 세부사항들은 종속항에서 찾아볼 수 있다.
바람직한 개선안에 따르면, 제1와이어링 장치가 제1회로장치의 제1주영역에 제공되고, 제2회로장치가 도금된-관통홀을 포함하는 금속층 또는 제2주영역상의 제2와이어링 장치를 가지며, 스페이서 장치의 적어도 하나가 와이어링 장치가 연결되어, 상기 스페이서 장치상의 접촉영역이 상기 금속층 또는 제2회로장치의 제2와이어링 장치와 전기적으로 접촉되도록 한 것을 특징으로 한다.
바람직한 구현예로서, 제1 및 제2회로장치에 대한 압력은 미리 설정된 압력으로 수행되어, 상기 스페이서 장치가 얇게 성형되도록 한다.
바람직한 다른 구현예로서, 상기 접착수단의 경화과정은 상기 스페이서 장치가 성형되는 동시에 적어도 일부분이 시작되어, 스페이서 장치의 성형상태가 고정되도록 한다.
바람직한 또 다른 구현예로서, 상기 제1회로장치는 정렬되기 전에 부재상에 부착되는 것을 특징으로 한다.
본 발명의 또 다른 구현예로서, 정렬되기 전에 부재상의 접촉영역 또는 본딩패드가 상기 제1회로장치의 접촉영역 또는 본딩패드와 전기적으로 연결되는 것을 특징으로 한다.
본 발명의 또 다른 구현예로서, 한 쌍으로 이루어진 다수의 제1 및 제2회로장치가 동시에 정렬되어, 각각 서로 고정 연결되는 것을 특징으로 한다.
본 발명의 또 다른 구현예로서, 상기 회로장치는 웨이퍼 형태, 칩 상태, 하이브리드 상태로 제공되는 것을 특징으로 한다.
금 재질이 접촉영역에 사용될 때, 전기적인 접촉이 매우 안정적이지만, 티타늄, 구리, 니켈 및 기타 금속재도 금속층을 위한 재질로 적절하다.
연결 공정에서 미리 설정된 스페이싱(간격)을 확보하기 위하여 비교적 굳은 스페이서 장치를 제공하고자, 고탄성계수를 갖는 에폭시 수지가 상기 스페이서 장치용 재질로 적절하고, 반면에 비교적 낮은 탄성계수를 갖는 실리콘도 전기적인 접촉구성요소 또는 와이어링 장치와 연결되어지는 스페이서 장치용으로 사용 가능하다.
도 1은 본 발명에 따른 제1실시예로서, 실리콘 기술을 이용한 집적회로를 갖는 제1칩의 단면도,
도 2는 본 발명에 따른 제1실시예로서, 도 1에서 그 다음 단계가 진행된 상태를 나타내는 칩의 단면도,
도 3은 본 발명에 따른 제1실시예로서, 접착수단이 적용된 상태를 나타내는 제1칩의 단면도,
도 4는 본 발명에 따른 제1실시예로서, 도 3에서 그 다음 단계가 진행된 상태를 나타내는 제1칩의 단면도,
도 5는 본 발명에 따른 제1실시예로서, 도 4의 제1칩상에 제2칩이 부착된 상태를 나타내는 단면도,
도 6은 본 발명에 따른 제1실시예로서, 도 5에서 그 다음 단계가 진행된 제1칩 및 제2칩의 어셈블리를 나타내는 단면도,
도 7은 본 발명에 따른 제1실시예로서, 도 6에 따른 배열구조에 인캡슐레이션이 이루어진 상태를 나타내는 단면도,
도 8,9는 본 발명에 따른 제2실시예로서, 칩의 선-부착(pre-mounting)이 이루어진 상태를 나타내는 단면도,
도 10-12는 본 발명에 따른 제2실시예로서, 부재상에 도 8에 따른 제1칩이 부착된 상태를 나타내는 단면도,
도 13-16은 본 발명에 따른 제2실시예로서, 제1 및 제2칩의 어셈블리에 대한 단면도,
도 17a-17c는 본 발명에 따른 제2실시예로서 제1칩상에 도 13에 나타낸 제2칩이 부착되는 상태를 나타내며, 도 17b,17c는 공정상 두 개의 연속적인 단계를 상세하게 나타내는 확대도,
도 18은 본 발명에 따른 제2실시예로서, 와이어링 장치를 갖는 회로장치를 나타내는 평면도,
도 19a,19b는 본 발명에 따른 제2실시예로서, 중앙부에 접촉영역의 열과 와이어링 장치를 갖는 회로장치를 나타내며, 도 19a는 평면도를, 도 19b는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1,1': 회로장치, 칩2,2',2'': 접촉영역 또는 본딩패드
3 : 접점4 : 스페이서, 에폭시 수지 또는 실리콘
5 : 연결층6 : 부재(substrate)
7 : 부재의 이면 접촉영역8 : 접착수단, 에폭시 수지
9,9' : 본딩 와이어10 : 인캡슐레이션
11 : 스페이서의 접촉영역12 : 솔더볼
13,13' : 전도성 트랙 또는 접촉영역
14 : 압력15 : 금속층, 상부칩의 이면
16,16' : 절연층17,17' : 터미널 영역
h : 미리 설정된 스페이싱의 고정된 상태
h' : 비고정된 상태의 가변 스페이싱(간격)
HF1 : 제1회로장치의 상부면의 제1주영역
HF2 : 제2회로장치의 이면의 제2주영역(피동면)
HF3 : 제2회로장치의 이면의 제3주영역(능동면)
도면에서, 동일한 도면부호는 동일한 구성요소를 지시한다.
도 1은 본 발명에 따른 제1실시예의 방법으로서, 실리콘 기술을 이용하여 집적회로를 갖는 제1칩의 단면도를 나타낸다.
도 1에 나타낸 회로장치(1), 즉 칩 또는 반도체 장치상에는 제1주영역(HF1)상에 절연층(16)이 제공되어 있다. 접촉영역(2) 또는 본딩패드(2)가 절연층(16)상에 형성되어 있다. 또한 접점(3)이 터미널영역(17)에 의하여 회로장치(1)와 연결되어 있다.
플라스틱 재질의 스페이서 장치(4), 즉 에폭시 수지, 바람직하게는 비교적 고탄성계수를 갖는(즉, 비교적 굳은) 에폭시 수지가 예를들어, 프린팅 공정과 같은 웨이퍼 단계에서 양각 구조로 적용되어 있다. 상기 스페이서 장치(4)는 미리 설정된 지점에 용착된 후 경화되거나, 미리 경화된다.
도 2는 본 발명에 따른 제1실시예의 다음 단계를 진행한 후, 도 1의 칩과 함께 단면한 상태를 나타낸다.
도 2에서, 상기 제1회로장치(1)가 부재(6)상에 부착되었는 바, 연결층(5)에 의하여 회로장치(1)와 연결된다. 상기 부재(6)는 외주부의 회로(미도시됨)와 본딩되도록 한 후면 접촉영역(7)을 갖는다. 또한, 접촉영역(2') 또는 본딩패드(2')가 상기 부재(6)상에 제공된다. 상기 접촉영역(2')과 접촉영역(7)은 상기 부재(6)내의 전도성 트랙에 의하여 서로 연결된다.
도 3은 본 발명에 따른 제1실시예로서 접촉수단이 적용된 후, 도 1의 제1칩과 함께 단면한 상태를 나타낸다.
도 3은 도 2의 배열에서 제1주영역(HF1)상에 접착수단(8)이 적용된 후의 모습을 나타낸다.
도 4는 본 발명에 따른 제1실시예로서, 그 다음 단계가 진행된 후, 제1칩과 함께 단면한 상태를 나타낸다.
도 4는 도 3의 배열에서 회로장치(1)와 부재(6)간의 본딩(와이어 본딩)공정의 순차적인 단계후를 나타낸다. 상기 부재(6)의 본딩패드(2')는 본딩 와이어(9)에 의하여 회로장치(1)의 본딩패드(2)와 전기 전도 가능하게 연결된다.
도 5는 본 발명에 따른 제1실시예로서, 도 4에서 부착된 제1칩상에 제2칩이 부착되는 상태를 나타내는 단면도이다.
도 5에 나타낸 바와 같이, 제2회로장치(1')는 제1회로장치(1)와 연결된다. 상기 두 개의 회로장치(1,1') 사이의 스페이싱(h)는 상기 스페이서 장치(4)에 의하여 실질적으로 유지되어진다.
상기 두 개의 회로장치(1,1')가 결합 및 배열됨에 따라, 제1회로장치(1)의 제1주영역(HF1)과 제2회로장치(1')의 제2주영역(HF2) 사이에 위치되는 접착수단(8)은 경화공정에 의하여 바람직하기로는 열에너지가 공급되어 경화되거나 미리 경화되고, 그에따라 두 개의 회로장치(1,1')가 서로 고정 연결된다.
마찬가지로, 상기 제2회로장치(1')는 그 표면상에 접촉영역(2'') 또는 본딩패드(2'')를 갖는다.
또한, 상기 제2회로장치(1')상에 제3주영역(HF3)이 절연층(16')에 의하여 형성되고, 또한 이곳에는 터미널 영역(17')에 의하여 상기 제2회로장치(1')와 연결되는 접점(3)이 제공된다.
도 6은 본 발명의 제1실시예에 따른 그 다음 단계를 진행한 후, 제1및 제2칩의 어셈블리를 단면한 상태를 나타낸다.
도 6은 도 5의 배열상태에서 부재(6)의 본딩패드(2')와 이전 단계에서 제공된 제2회로장치(1')의 본딩패드(2'')를 전기적으로 연결하기 위한 본딩 와이어(9')를 나타낸다.
도 7은 본 발명에 따른 제1실시예로서, 배열에 대한 인캡슐레이션 단계가 진행된 후, 도 6의 어셈블리를 단면한 상태를 나타낸다.
도 7은 도 6의 회로장치에서 다음 단계가 진행된 후를 나타내는 바, 상기 배열에 회로장치(1,1')와 본딩 와이어 연결(9,9')를 보호하기 위한 인캡슐레이션(10)이 제공된 상태를 나타낸다.
도 8은 본 발명에 따른 제2실시예로서, 칩이 미리 부착된 상태를 나타내는 단면도이다.
도 8은 실질적으로 도 1의 배열을 나타내고, 스페이서 장치(4) 또는 스페이서 융기구조(4)가 도 1을 참조로 설명한 것보다 낮은 탄성계수를 갖는 재료로 구성된다. 결과적으로 상기 스페이서 장치(4)는 덜 굳고 변형이 더 용이하게 된다.
이러한 적절한 재료는 실리콘 또는 실리콘과 에폭시의 혼합물이 가능하다.
절연층(16)이 회로장치(1)에 적용되는 바, 제1주영역(HF1)에 지점(4) 또는 융기부(4)로 구성되는 스페이서 장치(4)가 프린팅 공정으로 적용되어 있다.
에폭시 수지를 대신하여, 스페이서(4)는 실리콘으로 대체 가능하다. 제1회로장치(1)는 터미널 영역(17)에 의하여 중앙부에 배열되어 있는 접점(3)과 연결된다.
도 9는 도 8의 배열을 나타내는 바, 하나 이상의 순차적인 공정이 진행되어, 전도성 트랙(13,13') 또는 접촉영역이 상기 스페이서 장치(4)에 걸쳐 연장 형성되며, 결과적으로 상기 스페이서 장치(4)는 회로장치의 전기 접촉을 위한 접촉영역(11)을 갖게 된다.
상기 접촉영역(11) 또는 전도성 트랙(13,13')은 티타늄, 구리, 니켈, 금의 혼합층 또는 혼합층들로 구성되고, 이들 금속층은 리소그래픽 공정후 증착되거나, 기타 다른 방법으로 형성된다.
도 10은 본 발명에 따른 제2실시예로서, 부재상에 도 8에 따른 제1칩이 미리 부착된 상태를 나타내는 단면도이다.
도 10은 도 9에 따른 배열에서 후면 접촉영역(미도시됨)을 갖는 부재(6)상에 제1회로장치(1)의 장착이 이루어진 후를 나타낸다. 상기 부재(6)는 접촉영역(2') 또는 본딩영역(2')을 포함하고, 연결층(5)에 의하여 제1회로장치(1)와 부착된다. 상기 연결층(5)의 바람직한 재질은 에폭시 수지 또는 실리콘과 같은 플라스틱으로 구성된다.
도 11은 도 10에 따른 배열에서 다음의 단계가 진행된 후를 나타내며, 상기 부재(6)의 접촉영역(2')은 본딩 와이어(9)에 의하여 제1회로장치(1)의 접촉영역(2) 또는 본딩패드(2)와 연결되어진다.
도 12는 도 11의 배열 상태에서 제1주영역(HF1)에 접착수단(8)이 적용된 후를 나타낸다.
도 13은 본 발명의 제2실시예로서, 제1 및 제2칩의 어셈블리를 단면한 상태를 나타낸다.
도 13은 도 12의 배열상태에서 제2회로장치(1')의 부착후를 나타낸다. 상기 제2회로장치(1')는 상기 제1회로장치(1)에 대하여 배열되는 바, 이 두 개의 회로장치는 서로에 관하여 미리 설정된 위치를 갖는다.
상기 두 개의 회로장치는 미리 설정된 압력(14)에 의하여 미리 설정된 스페이싱(h)을 형성하고, 그에따라 제2반도체 장치(1')의 제2주영역(HF2)의 금속층(15) 또는 역방향의 회로장치(1')의 제3주영역상의 배선 접촉영역(미도시됨)이 상기 스페이서 장치(4)상의 접촉영역(11)과 접촉되어진다.
상기 스페이서 장치(4)는 상부의 제2회로장치(1')와 하부의 회로장치(1)의 전기적인 연결이 확실하게 이루어지도록 얇게 형성하는 것이 바람직하다.
이와 같은 압력이 가해진 상태에서, 상기 제1회로장치(1)의 제1주영역(HF1)과 제2회로장치(1')의 제2주영역(HF2) 또는 역방향 회로장치(1')의 제3주영역(미되시됨) 사이의 접착수단(8)이 경화된다.
도 14는 도 13의 배열상태를 나타내며, 제2회로장치(1')가 본딩 와이어(9')에 의하여 상기 부재(6)상의 접촉영역(2') 또는 본딩패드(2')와 연결된 상태를 나타낸다.
도 15는 도 14의 배열상태에서 그 다음 단계 즉, 각각의 장치 또는 구성요소를 보호하기 위하여 인캡슐레이션(10), 바람직하게는 에폭시 수지로 상기 제1 및 제2회로장치(1,1')와 이들을 본딩하고 있는 와이어(9,9) 등의 봉지 단계가 진행된 후를 나타낸다.
도 16은 도 15의 배열상태에서 통상의 회로보드 또는 유사물에 인캡슐레이션된 칩 어셈블리를 연결 또는 부착하고자, 상기 부재(6)의 후면 접촉영역(7)에 솔더볼(12)이 부착된 상태를 나타낸다.
도 17a-17c는 본 발명의 제2실시예로서, 부착된 제1칩상에 도 13의 제2칩의 부착이 이루어지는 상태를 나타내는 바, 17b와 17c는 공정상 두 개의 연속적인 단계를 확대하여 상세하게 표현하고 있다.
도 17a에서, 상기 제1회로장치(1')의 접점(3)과 상기 스페이서(4)상의 접촉영역(11)은 전도성 트랙(13,13')에 의하여 연결되는 바, 이러한 접촉 동작은 연속적인 공정의 결과로서 도 17b와 도 17c의 확대도에 나타낸 바와 같다.
도 17a에 참조로 하면, 상부의 제2회로장치(1')는 미리 설정된 압력(14)에 의하여 부재(6)상에 부착된 하부의 제1회로장치(1)를 가압하게 된다. 이러한 동작과 함께, 상기 접착수단(8)은 회로구성요소(1,1')사이의 중간 스페이스(공간)으로 흐르게 된다.
도 17b,17c의 확대도를 참조하면, 제1회로장치(1)의 접촉영역(11)과 대향되는 접촉영역(15) 또는 제2주영역(HF2) 즉, 제2회로장치(1')의 비활성 이면상에 위치되는 제2회로장치(1')의 금속층(15)에 의하여 두 개의 회로 구성요소(1,1')가 연결되는 동작이 스페이서 장치(4)를 이용하여 달성되고 있다.
최초에는, 상기 두 개의 접촉영역(11,15)이 서로 이격되어 있는 바, 이는 제1회로장치(1)가 제2회로장치(1')에 관하여 스페이싱(h')을 유지하고 있기 때문이도, 이때의 스페이싱(h')는 스페이서 장치(4)의 높이보다 크다. 제조공정상 스페이서 장치(4)에 의하여 스페이싱은 모두 동일한 높이를 가지지 않는 점이 발생될 수 있다. 두 개의 접촉영역(11,15) 사이에는 접착수단(8)이 존재하므로, 상기 제1회로장치(1)와 제2회로장치(1')사이의 전기적인 접촉은 없다.
다음으로, 도 17c를 참조로 하면 상부의 제2회로장치(1')에 적용되는 압력으로 인하여, 상기 접촉영역(11,15) 사이의 접착수단(8)이 중간공간의 외부로 쏠리게 되며 전도성의 접촉상태가 이루어진다.
도 17c의 상태에서, 상기 접착수단(8)의 선-경화(pre-curing)가 현상태 즉, 전기적인 연결이 기계적인 압축응력으로 유지될 수 있도록 한 상기 제1회로장치(1)와 제2회로장치(1') 사이의 간격(h)을 유지하기 위하여 실시된다.
도 18은 본 발명에 따른 제2실시예로서, 와이어링 장치를 갖는 회로장치를 나타내는 평면도이다.
도 19a,19b는 본 발명에 따른 제2실시예로서, 중앙에 접촉영역 열과 와이어링 장치를 갖는 회로장치를 나타내며, 도 19a는 평면도를 도 19b는 단면도를 나타낸다.
상기 접착수단(8)을 선-경화 또는 경화시키는 방법의 진행은 히팅 플레이트 또는 히팅 펀치와 같이 압력을 생성시키는 장치에 의하여 진행되거나, 고-에너지 방열의 공급에 의하여 수행된다. 이러한 경우, 한 쌍으로 이루어진 다수의 칩에 대한 순차적인 공정이 가능하다.
이와 같이 본 발명은 바람직한 실시예를 기반으로 설명되었지만, 이 실시예에 국한되지 않고 다양한 방법으로 수정 가능함은 물론이다.
특히, 본 발명은 단칩(single chip)에 국한되지 않고, 하이브리드(hybrids), 웨이퍼(wafers) 또는 기타 집적회로들에 적용 가능하다. 또한 스페이서 장치용 재료 또는 에폭시 수지를 대신하는 접착수단 등에 기타 재질들의 적용도 가능하다.
이상에서 본 바와 같이, 본 발명에 따른 회로장치의 연결 방법 및 이 회로장치의 어셈블리에 의하면, 두 개의 회로장치 사이에 미리 설정된 스페이싱을 직접적으로 형성하는 본딩 스페이서 장치를 제공하여, 회로장치 사이에 설정된 스페이싱을 저렴한 비용과 함께 공정수를 절감시키며 용이하게 형성시킬 수 있다.

Claims (17)

  1. 회로장치(칩)의 연결 방법에 있어서,
    제1주영역(HF1)을 갖는 제1회로장치(1)를 제공하는 단계;
    제2주영역(HF2) 및 제3주영역(HF3)을 갖는 제2회로장치(1')를 제공하는 단계;
    상기 제1회로장치(1)와 제2회로장치(1') 사이에 미리 설정된 스페이싱(간격)을 확보하기 위하여 상기 제1 및 제2회로장치(1,1')에 스페이서 장치(4)를 적용하는 단계;
    상기 제1회로장치(1)의 제1주영역(HF1)과 상기 제2회로장치(1')의 제2주영역(HF2)에 접착수단(8)을 도포하는 단계;
    상기 제1회로장치(1)와 제2회로장치(1')를 정렬시켜서, 이 두 개의 회로장치(1,1')를 함께 연결시키는 단계;
    상기 제1 및 제2회로장치(1,1')의 연결상태가 고정되도록 상기 접착수단(8)을 경화시키는 단계로 이루어진 것을 특징으로 하는 회로장치의 연결 방법.
  2. 제 1 항에 있어서, 제1와이어링 장치(2,3,11,13,13')가 상기 제1회로장치(1)의 제1주영역(HF1)에 제공되고, 상기 제2회로장치(1')는 제2주영역(HF2) 또는 제3주영역(HF3)상의 금속층(15) 또는 제2와이어링 장치(2,3,13,13')를 가지며;
    상기 스페이서 장치(4)의 적어도 일부분에 와이어링 장치(2,3,11,13,13')가 연결되어, 상기 스페이서 장치(4)상의 접촉영역(11)이 상기 금속층(15) 또는 제2회로장치(1')의 제2와이어링 장치(2,3,13,13')와 전기적인 접촉 배열이 이루어지게 한 것을 특징으로 하는 회로장치의 연결 방법.
  3. 제 2 항에 있어서, 상기 제1및 제2회로장치(1,1')에 대한 압력은 미리 설정된 압력(14)으로 수행되어, 상기 스페이서 장치(4)가 얇게 성형되게 하는 동시에 접착수단의 경화가 시작되게 하는 것을 특징으로 하는 회로장치의 연결 방법
  4. 제 3 항에 있어서, 상기 접착수단(8)의 경화는 스페이서 장치(4)의 성형과 동시에 적어도 일부분이 시작되어, 그 성형 상태가 유지될 수 있도록 한 것을 특징으로 하는 회로장치의 연결 방법.
  5. 제 1 항 내지 제 4 항중 어느 하나의 항에 있어서, 상기 제1회로장치(1)는 정렬되기 전에 부재(6)상에 부착되는 것을 특징으로 하는 회로장치의 연결 방법.
  6. 제 5 항에 있어서, 상기 정렬 전에, 상기 부재(6)상의 바깥쪽 본딩패드(2')는 상기 제1회로장치(1)상의 외주부에 있는 본딩패드(2)와 본딩 와이어(9)에 의하여 연결되는 것을 특징으로 하는 회로장치의 연결 방법.
  7. 제 1 항 내지 제 6 항중 어느 하나의 항에 있어서, 한 쌍을 이루는 다수의 제1 및 제2회로장치(1,1')는 동시에 정렬되어 고정 연결되는 것을 특징으로 하는 회로장치의 연결 방법.
  8. 제 1 항 내지 제 7 항중 어느 하나의 항에 있어서, 상기 회로장치(1,1')는 웨이퍼 형태, 칩 상태, 하이브리드 상태로 제공되는 것을 특징으로 하는 회로장치의 연결 방법.
  9. 회로장치(칩)(1,1')의 어셈블리는:
    제1주영역(HF1)을 갖는 제1회로장치(1);
    제2주영역(HF2) 및 제3주영역(HF3)을 갖는 적어도 하나 이상의 제2회로장치(1');
    상기 제1회로장치(1)와 제2회로장치(1') 사이에 미리 설정된 스페이싱(h)을확보하기 위하여 상기 제1 및 제2회로장치(1,1')상에 형성되는 스페이서 장치(4);
    상기 제1 및 제2회로장치(1,1')의 연결 상태를 고정시키도록 한 경화된 접착수단(8)로 구성하여,
    상기 제1회로장치(1)가 제2회로장치(1')와 함께 정렬되어, 두 개의 회로 장치(1,1')가 서로 연결되도록 한 것을 특징으로 하는 회로장치의 어셈블리.
  10. 제 9 항에 있어서, 상기 스페이서 장치(4)는 상기 제1주영역(HF1)과 제2주영역(HF2)에 만곡된 에지부 전이를 가지는 범프 형태의 융기부로 형성된 것을 특징으로 하는 회로장치의 어셈블리.
  11. 제 9 항에 있어서, 상기 제1회로장치(1)의 제1주영역(HF1)에 제1와이어링 장치(2,3,11,13,13')가 제공되고, 상기 제2회로장치(1')는 제2주영역(HF2) 또는 제3주영역(HF3)상의 금속층(15) 또는 제2와이어링 장치(2,3,13,13')를 가지며;
    상기 스페이서 장치(4)의 적어도 일부분에 와이어링 장치(2,3,11,13,13')가 연결되어, 상기 스페이서 장치(4)상의 접촉영역(11)이 상기 금속층(15) 또는 제2회로장치(1')의 제2와이어링 장치(2,3,13,13')와 전기적인 접촉 배열이 이루어지게 한 것을 특징으로 하는 회로장치의 어셈블리.
  12. 제 10 항에 있어서, 상기 와이어링 장치(2,3,11,13,13')를 갖는 스페이서 장치(4)는 얇게 성형된 것을 특징으로 하는 회로장치의 어셈블리.
  13. 제 9 항 또는 제 10 항에 있어서, 상기 제1회로장치(1)는 부재(6)상에 부착된 것을 특징으로 하는 회로장치의 어셈블리.
  14. 제 10 항에 있어서, 상기 부재(6)상의 외주부 접촉영역(2')은 상기 제1회로장치(1)상의 외주부 접촉영역(2)과 본딩 와이어(9)에 의하여 연결된 것을 특징으로 하는 회로장치의 어셈블리.
  15. 제 9 항 내지 제 13 항중 어느 하나의 항에 있어서, 상기 회로장치(1,1')는 웨이퍼 형태, 칩 상태, 또는 하이브리드 상태로 제공되는 것을 특징으로 회로장치의 어셈블리.
  16. 제 9 항에 있어서, 상기 스페이서 장치(4)는 고탄성계수를 가지는 에폭시 수지와 같은 플라스틱 재질로서, 다수개의 융기부로 형성된 것을 특징으로 하는 회로장치의 어셈블리.
  17. 제 10 항 내지 제 14 항중 어느 하나의 항에 있어서, 상기 스페이서 장치(4)는 탄성력을 갖는 실리콘으로 형성된 것을 특징으로 하는 회로장치의 어셈블리.
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