TWI621207B - 半導體結構及其製造方法 - Google Patents
半導體結構及其製造方法 Download PDFInfo
- Publication number
- TWI621207B TWI621207B TW104137845A TW104137845A TWI621207B TW I621207 B TWI621207 B TW I621207B TW 104137845 A TW104137845 A TW 104137845A TW 104137845 A TW104137845 A TW 104137845A TW I621207 B TWI621207 B TW I621207B
- Authority
- TW
- Taiwan
- Prior art keywords
- substrate
- adhesive
- wafer
- force
- bonding
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/03001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
- H01L2224/03002—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for supporting the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/06181—On opposite sides of the body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/832—Applying energy for connecting
- H01L2224/83201—Compression bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/921—Connecting a surface with connectors of different types
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/06—Polymers
- H01L2924/07—Polyamine or polyimide
- H01L2924/07025—Polyimide
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Wire Bonding (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
一種製造半導體結構的方法,包括:接納第一基板,該第一基板包括第一表面、與該第一表面相對的第二表面以及放置在該第一表面上的複數個導電凸塊;接納第二基板;在該第一基板或該第二基板上放置粘合劑;在第一環境下加熱粘合劑;通過在該第一基板或該第二基板上施加少於約10,000N的力並在第二環境中加熱該粘合劑將該第一基板與該第二基板接合;以及從該第二表面減薄該第一基板的厚度。
Description
本揭露涉及半導體結構及其製造方法。
包括半導體器件的電子設備對於很多現代應用是至關重要的。半導體器件已經經歷了快速增長。材料和設計方面的技術進步產生了很多代半導體器件,其中每一代比之前代具有更小並更複雜的電路。在改進和創新的過程中,功能密度(即每晶片區域互連的器件的數目)已經普遍增加而幾何尺寸(即使用製造工藝能夠生產的最小的組件)減小。這種改進增加了處理和製造半導體器件的複雜度。
電子工藝的主要趨勢是使得半導體器件更小並具有更多功能。半導體器件包括電氣互連結構,用於電連接半導體器件的相鄰層之間的很多金屬結構,從而最小化半導體器件以及電子設備的最終尺寸。在微電子電路以及三維晶圓級集成領域,晶圓接合技術被用於支撐密度和多功能半導體器件。半導體器件包括兩個或更多個晶圓,其通過諸如直接接合或層間接合的不同原理接合在一起。
隨著技術的演進,器件設計在整體小尺寸以及功能和電路數量的增加方面變得更加複雜。器件涉及很多複雜的步驟並增加製造複雜度。大量製造操作在如此小的高性能半導體器件中實施。製造半導體器件複雜度的增加可以導致很多缺陷,例如,接合晶圓共面性差、電
氣互連的可靠性差、組件內裂隙的生長以及高產量損失。於是,存在改進製造半導體器件的方法的持續需求,從而改進器件性能並減少製造成本和處理時間。
在本揭露中,公開了一種製造半導體結構的改進方法。第一基板(例如,器件基板)或第二基板(例如,載體基板)放置有粘合劑。在該第一基板與該第二基板接合之前預固化或部分固化該粘合劑。在接合時,還加熱粘合劑。在接合後,對粘合劑進行後固化。這些過程提供了該第一基板與該第二基板的永久或暫時接合,並且這種接合能夠抵抗薄化操作過程中的薄化力或研磨力,並能夠防止在薄化操作過程中該第一基板從該第二基板層離。在薄化操作後,該第一基板很容易從該第二基板分離。而且,接合操作更有效率,用於接合該第一基板與該第二基板所需的壓力更小時間更短。
在一些實施例中,一種製造半導體結構的方法包括:接納第一基板,該第一基板包括第一表面、與該第一表面相對的第二表面以及放置在該第一表面上的複數個導電凸塊;接納第二基板;將粘合劑放置在該第一基板或該第二基板上;在第一環境中加熱該粘合劑;通過將小於約10000N的力施加在該第一基板或該第二基板上並在第二環境中加熱該粘合劑將該第一基板與該第二基板接合;以及從該第二表面減薄該第一基板的厚度。
在一些實施例中,該第一環境的溫度為約100℃至約300℃。在一些實施例中,該第一環境的溫度為約120℃至約250℃。在一些實施例中,該方法還包括在將該第一基板與該第二基板接合後在第三環境中加熱該粘合劑,並且其中該第三環境的溫度為約250℃至約400℃。在一些實施例中,將該第一基板與該第二基板接合包括將該
第一基板與該第二基板組合和集成,並且減薄該第一基板的厚度包括薄化與該第二基板集成的該第一基板。在一些實施例中,該力的施加持續時間小於約10分鐘。在一些實施例中,減薄該第一基板的厚度包括從該第二表面向該第一表面移除該第一基板的一部分,或者將該第一基板厚度減少至約20um至約100um。在一些實施例中,該複數個導電凸塊被該粘合劑或放置在該第一基板和該粘合劑之間的犧牲材料圍繞。
在一些實施例中,一種製造半導體結構的方法包括:接納第一基板,該第一基板包括第一表面、與該第一表面相對的第二表面、放置在該第一表面上的保護層以及放置在該保護層上的複數個導電凸塊;在該保護層上放置犧牲材料以圍繞該複數個導電凸塊;接納第二基板;在該第一基板或該第二基板上放置粘合劑;圖案化該粘合劑;在第一環境中加熱該粘合劑;通過該粘合劑並在第二環境中加熱該粘合劑將該第一基板與該第二基板接合;減薄該第一基板的厚度或該第二基板的厚度;從該第一基板單粒化複數個晶片;以及從該第二基板分離該複數個晶片中的一者。
在一些實施例中,該粘合劑包括聚合物,聚醯亞胺(PI),苯並環丁烯(BCB)、膠材料或粘合促進劑。在一些實施例中,單粒化該複數個晶粒包括沿切割道區切穿該第一基板、該保護層、該犧牲材料、該粘合劑以及一部分該第二基板。在一些實施例中,圖案化該粘合劑包括形成複數個開口以暴露該犧牲材料的一部分或導電凸塊的一部分。在一些實施例中,圖案化該粘合劑包括形成複數個開口以暴露該第二基板的一部分。在一些實施例中,圖案化該粘合劑包括形成複數個矩形、四邊形或多邊形的開口。在一些實施例中,該方法還包括在該第二基板的該第二表面上形成重布層(RDL)或導電墊。在一些實施例中,分離該複數個晶片中的一者包括通過靜電
力從該第二基板吸起該複數個晶片中的一者。在一些實施例中,該粘合劑在整個該第一基板和該第二基板上均勻放置。在一些實施例中,該第一基板或該第二基板的直徑約為12英寸。
在一些實施例中,一種製造半導體結構的方法包括:接納第一基板,该第一基板包括第一表面和與該第一表面相對的第二表面;接納第二基板;將粘合劑放置在該第一基板或該第二基板上;圖案化該粘合劑;通過該粘合劑將該第一基板與該第二基板接合;以及從該第二表面移除該第一基板的一部分。
在一些實施例中,移除該第一基板的一部分包括在該第二表面施加研磨扭力,並且該研磨扭力大體上小於該第二基板與該第一基板之間的接合力。
201‧‧‧第一基板
201a‧‧‧第一表面
201b‧‧‧第二表面
201b’‧‧‧新的第二表面
202‧‧‧導電凸塊
211‧‧‧導電墊
212‧‧‧鈍化部
213‧‧‧保護層
301‧‧‧第二基板
301a‧‧‧頂表面
202a‧‧‧頂表面
203‧‧‧通路
204‧‧‧犧牲材料
205‧‧‧金屬結構
208‧‧‧金屬間介電層
209‧‧‧切割道區
210‧‧‧重佈層
301b‧‧‧底表面
401‧‧‧粘合劑
401a‧‧‧突起
401b‧‧‧開口
601‧‧‧晶片
F‧‧‧力
當閱讀隨附的附圖時,從以下詳細的描述可以最清楚地理解本揭露的各個方面。需要強調的是,根據本行業的標準做法,不是按比例繪製各個特徵。事實上,各個特徵的尺寸可以任意增大或減小以便進行清楚的討論。
圖1是根據本揭露一些實施例的製造半導體結構方法的流程圖。
圖1A是根據本揭露一些實施例的第一基板的示意圖。
圖1B是根據本揭露一些實施例的在第一基板上放置粘合劑的示意圖。
圖1C是根據本揭露一些實施例的圖案化粘合劑的示意圖。
圖1D是根據本揭露一些實施例的第一基板和第二基板的示意圖。
圖1E是根據本揭露一些實施例的第一基板與第二基板接合的示意圖。
圖1F是根據本揭露一些實施例的薄化後的第一基板的示意圖。
圖1G是根據本揭露一些實施例的從第一基板單粒化的晶片的示意圖。
圖1H是根據本揭露一些實施例的從第二基板分離的晶片的示意圖。
圖2是根據本揭露一些實施例的製造半導體結構方法的流程圖。
圖2A是根據本揭露一些實施例的第一基板的示意圖。
圖2B是根據本揭露一些實施例的第一基板和第二基板的示意圖。
圖2C是根據本揭露一些實施例的在第二基板上放置粘合劑的示意圖。
圖2D是根據本揭露一些實施例的圖案化粘合劑的示意圖。
圖2E是根據本揭露一些實施例的第一基板和第二基板接合的示意圖。
圖2F是根據本揭露一些實施例的薄化的第一基板的示意圖。
圖2G是根據本揭露一些實施例的從第一基板單粒化的晶片的示意圖。
圖2H是根據本揭露一些實施例的從第二基板分離的晶片的示意圖。
圖3是根據本揭露一些實施例的製造半導體結構方法的流程圖。
圖3A是根據本揭露一些實施例的第一基板的示意圖。
圖3B是根據本揭露一些實施例的第一基板和第二基板的示意圖。
圖3C是根據本揭露一些實施例的在第一基板上放置粘合劑的示意圖。
圖3D是根據本揭露一些實施例的在第二基板上放置粘合劑的示
意圖。
圖3E是根據本揭露一些實施例的第一基板和第二基板接合的示意圖。
圖3F是根據本揭露一些實施例的薄化的第一基板的示意圖。
圖3G是根據本揭露一些實施例的從第一基板單粒化的晶片的示意圖。
圖4是根據本揭露一些實施例的製造半導體結構方法的流程圖。
圖4A是根據本揭露一些實施例的第一基板的示意圖。
圖4B是根據本揭露一些實施例的具有犧牲材料的第一基板的示意圖。
圖4C是根據本揭露一些實施例的第一基板和第二基板的示意圖。
圖4D是根據本揭露一些實施例的在第一基板上放置粘合劑的示意圖。
圖4E是根據本揭露一些實施例的在第二基板上放置粘合劑的示意圖。
圖4F是根據本揭露一些實施例的第一基板上放置的圖案化粘合劑的示意圖。
圖4G是根據本揭露一些實施例的第二基板上放置的圖案化粘合劑的示意圖。
圖4H是根據本揭露一些實施例的圖案化粘合劑的示意俯視圖。
圖4I是根據本揭露一些實施例的第一基板和第二基板接合的示意圖。
圖4J是根據本揭露一些實施例的薄化的第一基板的示意圖。
圖4K是根據本揭露一些實施例的重佈層和導電墊的示意圖。
圖4L是根據本揭露一些實施例的通過通路從第一基板單粒化的
晶片的示圖。
圖4M是根據本揭露一些實施例的通過切割道區從第一基板单粒化的晶片的示圖。
圖4N是根據本揭露一些實施例的從第二基板分離的晶片的示圖。
圖4O是根據本揭露一些實施例的通過移除犧牲材料從第一基板單粒化的晶片的示圖。
圖4P是根據本揭露一些實施例的從第二基板分離的晶片的示圖。
如下公開提供了很多不同的實施例或示例,用於實施所提供的主題的不同特徵。如下描述了元件和佈置的具體示例,以簡化本揭露。當然,它們僅僅是示例,並不是旨在限制本揭露。例如,以下描述中在第二特徵之上或在第二特徵上形成第一特徵可以包括形成直接接觸的第一特徵和第二特徵的實施例,還可以包括在第一特徵和第二特徵之間可以形成附加特徵從而使得第一特徵和第二特徵可以不直接接觸的實施例。此外,本揭露可以在各個示例中重複使用符號和/或字母。這種重複使用用於簡化和清楚的目的,其本身並不表明所述的各個實施例和/或配置之間的關係。
而且,空間關係術語,例如“之下”、“下方”、“下麵”、“之上”、“上方”等,在此用於簡化描述附圖所示的一個單元或特徵對另一個單元或特徵的關係。除了附圖中描寫的方向,空間關係術語旨在包含使用或操作的裝置的不同方向。設備可以以其他方式定向(旋轉90度或者在其他方向),並可以據此同樣地解釋本文所使用的空間關係描述語。
半導體器件通常涉及基板,而基板被製造以包括其上的複數個
電路。在製造基板的過程中,基板通過載體晶圓處理。基板暫時接合至載體晶圓以便於基板的操作。在基板與載體晶圓接合之後,通過複數操作處理基板,例如薄化、光刻、沉積、蝕刻等。在完成必要的處理後,基板從載體晶圓分離並送至與其他器件或電路結合。
由於半導體器件在尺寸上變得越來越小,在製造過程中基板需要減薄其厚度。在薄化操作的過程中,通過諸如研磨的任何合適的操作將一部分基板移除。研磨力通常執行為時間在基板表面上的扭力或切力以移除一部分基板,從而減少基板的厚度。然而,基板暫時與載體晶圓接合。在製造後基板很容易從載體晶圓釋放。這樣,基板和載體晶圓之間的接合可能不能夠抵抗基板上施加的研磨力。這樣,基板在薄化操作過程中很容易從基板層離。基板會受損並導致半導體器件故障。
在本揭露中,公開了一種製造半導體結構的方法。提供了第一基板(例如,器件基板)和第二基板(例如載體基板)。第一基板或第二基板放置有粘合劑。在一些實施例中,第一基板放置有粘合劑,其包括聚合物材料、膠材料或粘合促進劑。粘合劑然後經加熱並預固化以部分固化粘合劑。在預固化之後,第一基板通過粘合劑與第二基板永久或暫時接合,然後進行第一基板或第二基板的薄化。粘合劑能夠增強第一基板和第二基板之間的接合並防止在薄化操作中第一基板從第二基板層離,而第一基板在薄化或其他必要操作之後能夠從第二基板分離。接合品質得以改進。而且,將第一基板和第二基板接合需要更小的壓力和更短的時間。於是,接合更有效並且降低了處理成本。
圖1是製造半導體結構的方法100的實施例。方法100包括許多操作(101、102、103、104、105、106、107和108)。方法100包括許多操作並且描述和說明並不視為對操作順序的限制。在一些實施例中,
半導體結構是通過方法100形成的。
在操作101中,如圖1A所示,接納或提供第一基板201。在一些實施例中,第一基板201包括諸如矽、鍺、鎵、砷或其組合的半導體材料。在一些實施例中,第一基板201包括第一表面201a和與第一表面201a相對的第二表面201b。在一些實施例中,第一基板201是器件基板或器件晶圓,其上包括複數個有源器件或電路。在一些實施例中,第一基板201是圓形、四邊形或任何其他合適形狀。在一些實施例中,第一基板201的直徑約為4英寸、8英寸、12英寸或其他合適尺寸。
在一些實施例中,複數個有源器件或電路放置在第一基板201的第一表面201a上。在一些實施例中,複數個有源器件,例如n型金屬氧化物半導體(NMOS)、p型金屬氧化物半導體(PMOS)、電晶體、電容、電阻、二極體、光電二極體等,放置在第一基板201的第一表面201a之下、上方或之上。在一些實施例中,針對有源器件和其他電氣元件的電氣連接的一些電路放置在第一基板201的第一表面201a上。在一些實施例中,第一基板201上形成的電路可以適於特定應用的任何類型的電路。電路可以互連以執行一個或複數個功能。
在一些實施例中,金屬間介電(IMD)層208放置在第一基板201上。在一些實施例中,IMD層208包括在介電材料中形成並被介電材料包圍的複數個金屬結構205。在一些實施例中,金屬結構205通過介電材料彼此電隔離。在一些實施例中,金屬材料205是經配置以接納其他結構的接墊。在一些實施例中,金屬結構205包括諸如銅、鋁等導電材料。
在一些實施例中,複數個導電凸塊202放置在金屬結構205上。在一些實施例中,導電凸塊202的頂表面202a從IMD層208暴露。在一些實施例中,導電凸塊202被配置以與其他電路或其他導電結構電連
接。在一些實施例中,導電凸塊202與金屬結構205耦合,從而使得導電凸塊202被配置以與外部電路接合並將金屬結構205與外部電路電連接。在一些實施例中,金屬結構205是接墊,用於接納導電凸塊202。
在一些實施例中,每一導電凸塊202的高度小於約1um。在一些實施例中,導電凸塊202的高度為約0.5um至約5um。在一些實施例中,每一導電凸塊202剖面的寬度約為2um。在一些實施例中,導電凸塊202的寬度為1um至約5um。在一些實施例中,通過諸如無電式電鍍、電鍍等的合適操作形成導電凸塊202。在一些實施例中,導電凸塊202包括諸如銅、金、鎳、錫等的導電材料。在一些實施例中,導電凸塊202可以為任何合適的形狀,例如,半球形、圓錐形、圓柱形等。
在操作102中,如圖1B所示,粘合劑401放置在第一基板201上。在一些實施例中,粘合劑401放置在IMD層208和導電凸塊202上。在一些實施例中,粘合劑401在整個第一基板201上均勻放置。在一些實施例中,粘合劑401的厚度為約1um至約100um。在一些實施例中,粘合劑401包括向導電凸塊202突出的複數個突起401a。在一些實施例中,當導電凸塊202從IMD層208突出時,粘合劑401包括從金屬結構205凹入的複數個凹槽。在一些實施例中,突起401a與導電凸塊202的頂表面202a接觸。在一些實施例中,粘合劑401包括聚合材料,例如,聚合物,聚醯亞胺(PI),苯並環丁烯(BCB)等。在一些實施例中,在IMD層208和粘合劑401之間放置膠材料或粘合促進劑。在一些實施例中,通過諸如旋塗等任何合適的操作放置粘合劑401。
在操作103中,如圖1C所示,將粘合劑401圖案化。在一些實施例中,通過移除粘合劑401的一些部分圖案化粘合劑401,從而使得IMD層208的一些部分或者導電凸塊202的一些頂表面202a從粘合劑401暴露。在一些實施例中,通過諸如光刻和蝕刻的任何合適操作圖
案化粘合劑401。在一些實施例中,圖案化光掩模放置在粘合劑401上,粘合劑401暴露於電磁輻射。沒有光掩模覆蓋的粘合劑401的部分或者暴露於電磁輻射的粘合劑401的部分通過蝕刻劑移除。於是,形成複數個開口401b並形成具有圖案的粘合劑401。在一些實施例中,開口401b是矩形、四邊形、多邊形、三角形或任何其他形狀。在一些實施例中,在第一環境中加熱圖案化粘合劑401。在一些實施例中,粘合劑401在溫度為約100℃至約400℃的第一環境中被預固化或部分固化。在一些實施例中,第一環境為約100℃至約300℃的溫度。
在操作104中,如圖1D所示,接納或提供第二基板301。在一些實施例中,第二基板301是載體基板或操作晶圓。在一些實施例中,第二晶圓301被配置用於支撐厚度非常薄的另一個基板或晶圓。第二基板301能夠為另一個基板或晶圓提供機械支撐,該另一個基板或晶圓隨後通過各種操作處理。在一些實施例中,第二基板301包括頂表面301a以便於接納另一基板或晶圓。
在一些實施例中,第二基板301包括矽、玻璃、陶瓷等。在一些實施例中,第二基板301是圓形、四邊形、多邊形或任何其他合適形狀。在一些實施例中,第二基板301的尺寸和形狀與第一基板201大體相同。在一些實施例中,第二基板301的直徑與第一基板201的直徑大體相同。在一些實施例中,第二基板301的直徑大於第一基板201的直徑。在一些實施例中,第二基板301的厚度大體大於第一基板201的厚度。
在操作105中,如圖1E所示,第一基板201與第二基板301接合。在一些實施例中,第一基板201與第二基板301組合或集成。在一些實施例中,第一基板201與第二基板301暫時接合。在一些實施例中,通過在第一基板201或第二基板301上施加力F將第一基板201與第二基板301接合。力F將第一基板201壓向第二基板301或將第二基板301壓向
第一基板201。在一些實施例中,力F朝第二基板301施加在第一基板201的第二表面201b上或朝第一基板201施加在第二基板301的底表面301b上,從而通過粘合劑401將第一基板201與第二基板301接合。在一些實施例中,一些IMD層208和第二基板301的一些頂表面301a由於開口401b的存在通過粘合劑401附接在一起。
在一些實施例中,小於約10000N(10KN)的力F朝第二基板301施加在第一基板201的第二表面201b上或朝第一基板201施加在第二基板301的底表面301b上。第一基板201和第二基板301均為直徑約為4英寸、8英寸、12英寸或任何其他合適尺寸的晶圓。在一些實施例中,力F的施加持續時間約小於10分鐘。在一些實施例中,持續時間約小於1小時。在一些實施例中,力F的施加持續時間約為5分鐘至約30分鐘。
在一些實施例中,當第一基板201與第二基板301接合時在第二環境中加熱粘合劑401。在一些實施例中,在溫度為約120℃至約205℃的第二環境下加熱粘合劑401。在將第一基板201與第二基板301接合的過程中,隨著粘合劑401在接合之前加熱並預固化,並在接合後加熱並後固化,需要小於約10000N的力F施加在第一基板201或第二基板301上。在一些實施例中,第一基板201或第二基板301的直徑約為4英寸、8英寸、12英寸或任何其他合適尺寸,並且當第一基板201與第二基板301接合時,需要將小於約10000N的力F施加在第一基板201或第二基板301上。因為粘合劑401在接合之前和之後進行加熱,在需要小於約10000N的力F用於接合的過程中,第一基板201或第二基板301是大尺寸(例如約12英寸)。
在一些實施例中,在將第一基板201與第二基板301接合之後,在第三環境下加熱粘合劑401。在一些實施例中,在溫度為約250℃至約400℃的第三環境下加熱並後固化粘合劑401。在一些實施例中,在
第二基板和粘合劑401之間放置粘合促進劑,從而在將第一基板201與第二基板301接合之後,在第三環境中加熱並後固化粘合劑401。如果在第二基板301與粘合劑401之間放置膠材料,可能不需要接合後在第三環境中加熱粘合劑401。
在操作106中,如圖1F所示,減薄第一基板201。在一些實施例中,從第二表面201b減薄第一基板的厚度。第二表面201b變成新的第二表面201b’。在一些實施例中,從第二表面201b向第一表面201a移除一部分第一基板201。在一些實施例中,通過諸如研磨、蝕刻等任何合適的操作移除一部分第一基板201。在一些實施例中,在第一基板201的第二表面201b上施加扭力或切力從而移除一部分第一基板201。在一些實施例中,第一基板201的厚度在薄化操作後被減至小於約25um。在一些實施例中,第一基板201的厚度被減至約20um至約100um。在一些實施例中,在第二基板301的第二表面201b’上形成諸如重佈層(RDL)、導電墊的複數個導電結構。
在一些實施例中,對與第二基板301結合的第一基板201進行薄化操作。在薄化操作時,第一基板201暫時地與第二基板301接合。在一些實施例中,通過機械研磨操作減薄第一基板201。例如,研磨機用於移除一部分或所有第一基板201。在一些實施例中,在第二表面201b上施加研磨扭力或切力以移除一部分第一基板201。在一些實施例中,研磨扭力大體上小於IMD層208與第二基板301之間的接合力。在一些實施例中,通過粘合劑401提供接合力。在一些實施例中,接合力能夠抵抗研磨扭力,從而在薄化操作時第一基板201不會從第二基板301脫離。
在操作107中,如圖1G所示,單粒化晶片601。在一些實施例中,通過沿切割道區209切割而單粒化晶片601。通過諸如機械或雷射切割等任何合適操作在切割道區209切割第一基板201、IMD層208、
粘合劑401和一部分第二基板301。在一些實施例中,通過諸如機械刀或雷射刀的任何合適手段執行切割。
在操作108中,如圖1H所示,從第二基板301分離晶片601。在一些實施例中,通過靜電力從第二基板吸起晶片601,從而晶片601從第二基板301脫離。在一些實施例中,IMD層208和粘合劑401之間的接合力大體上小於吸起晶片601的力(例如,靜電力),因此晶片601或第一基板201能夠從第二基板301分離。
圖2是製造半導體結構的方法500的實施例。方法500包括許多操作(501、502、503、504、505、506、507和508)。方法500包括許多操作並且描述和說明並不視為對操作順序的限制。在一些實施例中,半導體結構是通過方法500形成的。
在操作501中,如圖2A所示,接納或提供第一基板201。操作501類似於操作101。在操作502中,如圖2B所示,接納或提供第二基板301。操作502類似於操作104。在操作503中,如圖2C所示,粘合劑401放置在第二基板301上。在一些實施例中,粘合劑401放置在第二基板301的頂表面301a上。在一些實施例中,粘合劑401包括聚合材料,例如,聚合物,聚醯亞胺(PI),苯並環丁烯(BCB)等。在一些實施例中,在第二基板301和粘合劑401之間放置膠材料或粘合促進劑。在一些實施例中,通過諸如旋塗等任何合適的操作放置粘合劑401。
在操作504中,如圖2D所示,將粘合劑401圖案化。在一些實施例中,通過移除粘合劑401的一些部分圖案化粘合劑401,從而使得第二基板301的一些部分從粘合劑401暴露。在一些實施例中,通過諸如光刻和蝕刻的任何合適操作圖案化粘合劑401。在一些實施例中,圖案化光掩模放置在粘合劑401上,粘合劑401暴露於電磁輻射。沒有光掩模覆蓋的粘合劑401的部分或者暴露於電磁輻射的粘合劑401的部分
通過蝕刻劑移除。於是,形成複數個開口401b並形成具有圖案的粘合劑401。在一些實施例中,在第一環境中加熱圖案化粘合劑401。在一些實施例中,粘合劑401在溫度為約100℃至約400℃的第一環境下被預固化或部分固化。在一些實施例中,第一環境的溫度為約100℃至約300℃。
在操作505中,如圖2E所示,將第一基板201與第二基板301接合。操作505類似於操作105。在操作506中,如圖2F所示,減薄第一基板201。操作506類似於操作106。在操作507中,如圖2G所示,單粒化晶片601。操作507類似於操作107。在操作508中,如圖2H所示,晶片601從第二基板301分離。操作508類似於操作108。
圖3是製造半導體結構的方法700的實施例。方法700包括許多操作(701、702、703、704、705和706)。方法700包括許多操作並且描述和說明並不視為對操作順序的限制。在一些實施例中,半導體結構是通過方法700形成的。
在操作701中,如圖3A所示,接納或提供第一基板201。在一些實施例中,第一基板201包括諸如矽、鍺、鎵、砷或其組合的半導體材料。在一些實施例中,第一基板201包括第一表面201a和與第一表面201a相對的第二表面201b。在一些實施例中,第一基板201是器件基板或器件晶圓,其上包括複數個有源器件或電路。在一些實施例中,第一基板201是圓形、四邊形或任何其他合適形狀。在一些實施例中,第一基板201的直徑約為4英寸、8英寸、12英寸或其他合適尺寸。
在一些實施例中,複數個有源器件或電路放置在第一基板201的第一表面201a之上或之下。在一些實施例中,複數個有源器件,例如n型金屬氧化物半導體(NMOS)、p型金屬氧化物半導體(PMOS)、電晶體、電容、電阻、二極體、光電二極體等,放置在第一基板201
的第一表面201a之下、上方或之上。在一些實施例中,針對有源器件和其他電氣元件的電氣連接的一些電路放置在第一基板201的第一表面201a上。在一些實施例中,第一基板201上形成的電路可以用於特定應用的任何類型的電路。電路可以互連以執行一個或複數個功能。
在一些實施例中,複數個金屬結構205放置在第一基板201的第一表面201a上。在一些實施例中,金屬結構205是經配置以接納其他導電結構的接墊。在一些實施例中,金屬結構205包括導電材料,例如銅、鋁、金等。
在一些實施例中,複數個導電凸塊202放置在第一基板201的第一表面201a上。在一些實施例中,導電凸塊202放置在金屬結構205上。在一些實施例中,導電凸塊202經配置以電連接其他電路或其他導電結構。在一些實施例中,導電凸塊202與金屬結構205耦合並電連接。在一些實施例中,導電凸塊202經配置以與外部電路接合並將金屬結構205與外部電路電連接。
在一些實施例中,每一導電凸塊202的高度小於約1um。在一些實施例中,導電凸塊202的高度為約0.5um至約5um。在一些實施例中,每一導電凸塊202剖面的寬度約為2um。在一些實施例中,導電凸塊202的寬度為1um至約5um。在一些實施例中,通過諸如無電式電鍍、電鍍等的任何合適操作形成導電凸塊202。在一些實施例中,導電凸塊202包括諸如銅、金、鎳、錫等的導電材料。在一些實施例中,導電凸塊202可以為任何合適的形狀,例如,半球形、圓錐形、圓柱形等。
在操作702中,如圖3B所示,接納或提供第二基板301。在一些實施例中,第二基板301是載體基板或操作晶圓。在一些實施例中,第二晶圓301被配置用於支撐厚度薄的另一個基板或晶圓。第二基板301能夠向另一個基板或晶圓提供機械支撐,該另一個基板或晶圓隨
後通過各種操作處理。在一些實施例中,第二基板301包括頂表面301a以便於接納另一基板或晶圓。
在一些實施例中,第二基板301包括矽、玻璃、陶瓷等。在一些實施例中,第二基板301是圓形、四邊形、多邊形或任何其他合適形狀。在一些實施例中,第二基板301的尺寸和形狀與第一基板201大體相同。在一些實施例中,第二基板301的直徑與第一基板201的直徑大體相同。在一些實施例中,第二基板301的直徑大於第一基板201的直徑。在一些實施例中,第二基板301的厚度大體大於第一基板201的厚度。
在操作703中,如圖3C和3D所示,將粘合劑401放置在第一基板201或第二基板301上。在如圖3C所示的一些實施例中,將粘合劑401放置在第一基板201的第一表面201a上。在一些實施例中,粘合劑包圍導電凸塊202。在一些實施例中,粘合劑401在整個第一基板201上均勻放置。在一些實施例中,粘合劑401的厚度為約1um至約100um。在一些實施例中,粘合劑401包括聚合材料,例如,聚合物,聚醯亞胺(PI),苯並環丁烯(BCB)等。在一些實施例中,在粘合劑401和第一基板201之間放置膠材料或粘合促進劑。在一些實施例中,通過諸如旋塗等任何合適的操作將粘合劑401放置在第一基板201上。
在如圖3D所示的一些實施例中,將粘合劑401放置在第二基板301上。在一些實施例中,將粘合劑401放置在第二基板301的頂表面301a上。在一些實施例中,粘合劑401在整個第二基板301上均勻放置。在一些實施例中,粘合劑401的厚度為約1um至約100um。在一些實施例中,粘合劑401包括聚合材料,例如,聚合物,聚醯亞胺(PI),苯並環丁烯(BCB)等。在一些實施例中,在粘合劑401和第二基板301之間放置膠材料或粘合促進劑。在一些實施例中,通過諸如旋塗等任何合適的操作將粘合劑401放置在第二基板301上。
在一些實施例中,在第一基板201或第二基板301上放置粘合劑後,在第一環境中加熱粘合劑401。在一些實施例中,放置在第一基板201或第二基板301上的粘合劑401在第一環境中加熱。在一些實施例中,粘合劑401在第一環境中被預固化或部分固化。在一些實施例中,第一環境的溫度為約100℃至約300℃。在一些實施例中,第一環境的溫度為約100℃至約400℃。
在操作704中,如圖3E所示,第一基板201通過粘合劑401與第二基板301接合。在一些實施例中,第一基板201與第二基板301翻轉並接合。在一些實施例中,第一基板201與第二基板301組合和結合。在一些實施例中,第一基板201與第二基板301永久接合。
在一些實施例中,通過在第一基板201或第二基板301上施加力F將第一基板201與第二基板301接合。力F將第一基板201壓向第二基板301或將第二基板301壓向第一基板201。在一些實施例中,力F朝第二基板301施加在第一基板201的第二表面201b上或朝第一基板201施加在第二基板301的底表面301b上,從而通過粘合劑401將第一基板201與第二基板301接合。
在一些實施例中,小於約10000N(10KN)的力F朝第二基板301施加在第一基板201的第二表面201b上或朝第一基板201施加在第二基板301的底表面301b上。第一基板201和第二基板301均分別為直徑約為4英寸、8英寸、12英寸或任何其他合適尺寸的晶圓。
在一些實施例中,力F施加的持續時間約小於10分鐘。在一些實施例中,力F施加的持續時間約為5分鐘至約30分鐘。在一些實施例中,持續時間約小於1小時。在一些實施例中,在第一基板201與第二基板301的接合時在第二環境中加熱粘合劑401。在一些實施例中,在溫度為約120℃至約250℃的第二環境下加熱粘合劑401。
在將第一基板201與第二基板301接合的過程中,隨著粘合劑401
在接合之前加熱並預固化,並在接合後加熱並後固化,需要將小於約10000N的力F施加在第一基板201或第二基板301上。在一些實施例中,第一基板201或第二基板301的直徑約為12英寸,在第一基板201與第二基板301接合時需要將少於約10000N的力F施加在第一基板201或第二基板301上。因為粘合劑401在接合之前和之後進行加熱,在需要小於約10000N的力F用於接合的過程中,第一基板201或第二基板301是大尺寸(約12英寸)。
在一些實施例中,在將第一基板201與第二基板301接合之後,在第三環境下加熱粘合劑401以凝固粘合劑401。在一些實施例中,在溫度為約250℃至約400℃的第三環境下加熱並後固化粘合劑401。在一些實施例中,在第二基板301和粘合劑401之間或第一基板201和粘合劑401之間放置粘合促進劑,從而在將第一基板201與第二基板301接合之後,在第三環境中加熱並後固化粘合劑401。如果在第二基板301與粘合劑401之間或第一基板201和粘合劑401之間放置膠材料,可能不需要接合後在第三環境中加熱粘合劑401。
在操作705中,如圖3F所示,減薄第一基板201或第二基板301。在一些實施例中,從第二表面201b向第一表面201a減薄第一基板201的厚度,或者從第二基板301的底表面301b向頂表面301a減薄第二基板301的厚度。在一些實施例中,第二表面201b變成新的第二表面201b’。在一些實施例中,從第二表面201b移除一部分第一基板201。在一些實施例中,通過諸如研磨、蝕刻等任何合適的操作移除一部分第一基板201或一部分第二基板301。在一些實施例中,在第一基板201的第二表面201b上或第二基板301的底表面301b上施加扭力或切力從而移除第一基板201的一部分或第二基板301的一部分。在一些實施例中,第一基板201的厚度在薄化操作後減至約25um。在一些實施例中,第一基板201的厚度在薄化操作後減至約20um至約100um。
在操作706中,如圖3G所示,單粒化晶片601。在一些實施例中,通過沿切割道區209切割第一基板201而單粒化晶片601。在一些實施例中,在達到第二基板301的頂表面301a之前,從第二表面201b’穿過通過第一基板和一部分粘合劑401而部分切割第一基板201。在一些實施例中,穿過第一基板201、粘合劑401以及一部分第二基板301切割第一基板201。在一些實施例中,通過諸如機械切割、雷射切割等的任何合適操作切割第一基板201。在一些實施例中,通過諸如機械刀或雷射刀對第一基板201進行切割。
圖4是製造半導體結構的方法900的實施例。方法900包括許多操作(901、902、903、904、905、906、907、908、909和910)。方法900包括許多操作並且描述和說明並不視為對操作順序的限制。在一些實施例中,半導體結構是通過方法900形成的。
在操作901中,如圖4A所示,接納或提供第一基板201。在一些實施例中,第一基板201包括諸如矽、鍺、鎵、砷或其組合的半導體材料。在一些實施例中,第一基板201包括第一表面201a和與第一表面201a相對的第二表面201b。在一些實施例中,第一基板201是器件基板或器件晶圓,其上包括複數個有源器件或電路。在一些實施例中,第一基板201是圓形、四邊形或任何其他合適形狀。在一些實施例中,第一基板201的直徑約為4英寸、8英寸、12英寸或其他合適尺寸。
在一些實施例中,在第一基板201的第一表面201a上放置保護層213。在一些實施例中,保護層213經配置以防止第一基板201或放置在第一基板之上或之下的其他元件在隨後蝕刻操作過程中被諸如氫氟酸(HF)蒸氣的蝕刻劑移除。在一些實施例中,保護層213包括氧化鋁(Al2O3)。
在一些實施例中,複數個金屬結構205放置在第一基板201的第
一表面201a上。在一些實施例中,金屬結構205放置在保護層213上。在一些實施例中,金屬材料205是經配置以接納其他導電結構的接墊。在一些實施例中,金屬結構205包括諸如銅、鋁、金等導電材料。
在一些實施例中,複數個導電凸塊202放置在第一基板201的第一表面201a上。在一些實施例中,導電凸塊202放置在金屬結構205上。在一些實施例中,導電凸塊202經配置以電連接其他電路或其他導電結構。在一些實施例中,導電凸塊202與金屬結構205耦合並電連接。在一些實施例中,導電凸塊202經配置以與外部電路接合並將金屬結構205與外部電路電連接。
在一些實施例中,每一導電凸塊202的高度小於約1um。在一些實施例中,導電凸塊202的高度為約0.5um至約5um。在一些實施例中,每一導電凸塊202剖面的寬度約為2um。在一些實施例中,導電凸塊202的寬度為1um至約5um。在一些實施例中,通過諸如無電式電鍍、電鍍等的合適操作形成導電凸塊202。在一些實施例中,導電凸塊202包括諸如銅、金、鎳、錫等導電材料。在一些實施例中,導電凸塊202可以為任何合適的形狀,例如,半球形、圓錐形、圓柱形等。
在操作902中,如圖4B中,在第一基板201上放置犧牲材料204。在一些實施例中,犧牲材料204放置在保護層213上並圍繞導電凸塊202和金屬結構205。在一些實施例中,犧牲材料204覆蓋導電凸塊202的頂表面202a。在一些實施例中,導電凸塊202的頂表面202a從犧牲材料204暴露。在一些實施例中,犧牲材料204包括介電材料,例如,氧化物、氧化矽、正矽酸乙酯(TEOS)等。在一些實施例中,通過諸如氣相沉積、旋塗、濺射等任何合適的操作放置犧牲材料204。
在操作903中,如圖4C所示,接納或提供第二基板301。在一些
實施例中,第二基板301是載體基板或操作晶圓。在一些實施例中,第二晶圓301被配置用於支撐厚度薄的另一個基板或晶圓。第二基板301能夠向另一個基板或晶圓提供機械支撐,該另一個基板或晶圓隨後通過各種操作處理。在一些實施例中,第二基板301包括頂表面301a以便於接納另一基板或晶圓。
在一些實施例中,第二基板301包括矽、玻璃、陶瓷等。在一些實施例中,第二基板301是圓形、四邊形、多邊形或任何其他合適形狀。在一些實施例中,第二基板301的尺寸和形狀與第一基板201大體相同。在一些實施例中,第二基板301的直徑與第一基板201的直徑大體相同。在一些實施例中,第二基板301的直徑大於第一基板201的直徑。在一些實施例中,第二基板301的厚度大體大於第一基板201的厚度。
在操作904中,如圖4D和4E所示,將粘合劑401放置在第一基板201或第二基板301上。在如圖4D所示的一些實施例中,將粘合劑401放置在第一基板201的第一表面201a上。在一些實施例中,粘合劑401在整個第一基板201上均勻放置。在一些實施例中,粘合劑401的厚度為約1um至約100um。在一些實施例中,粘合劑401包括聚合材料,例如,聚合物,聚醯亞胺(PI),苯並環丁烯(BCB)等。在一些實施例中,在粘合劑401和第一基板201之間放置膠材料或粘合促進劑。在一些實施例中,通過諸如旋塗等任何合適的操作將粘合劑401放置在第一基板201上。
在如圖4E所示的一些實施例中,將粘合劑401放置在第二基板301上。在一些實施例中,將粘合劑401放置在第二基板301的頂表面301a上。在一些實施例中,粘合劑401在整個第二基板301上均勻放置。在一些實施例中,粘合劑401的厚度為約1um至約100um。在一些實施例中,粘合劑401包括聚合材料,例如,聚合物,聚醯亞胺
(PI),苯並環丁烯(BCB)等。在一些實施例中,在粘合劑401和第二基板301之間放置膠材料或粘合促進劑。在一些實施例中,通過諸如旋塗等任何合適的操作將粘合劑401放置在第二基板301上。
在操作905中,如圖4F、4G和4H所示,將粘合劑401圖案化。在如圖4F所示一些實施例中,通過移除粘合劑401的一些部分圖案化粘合劑401,從而使得犧牲材料204的一些部分或者導電凸塊202的一些頂表面202a從粘合劑401暴露。在如圖4G所示一些實施例中,粘合劑401經圖案化以暴露一部分第二基板301。在一些實施例中,通過諸如光刻和蝕刻的任何合適操作圖案化粘合劑401。在一些實施例中,圖案化光掩模放置在粘合劑401上,粘合劑401暴露於電磁輻射。沒有光掩模覆蓋的粘合劑401的部分或者暴露於電磁輻射的粘合劑401的部分通過蝕刻劑移除。於是,形成複數個開口401b並形成具有圖案的粘合劑401。在一些實施例中,如圖4H所示,粘合劑能夠以任何合適的尺寸或形狀圖案化。在一些實施例中,開口401b是矩形、四邊形、多邊形、三角形或任何其他形狀。
在一些實施例中,在第一環境中加熱粘合劑401。在一些實施例中,放置在第一基板201或第二基板301上的粘合劑401在第一環境中加熱。在一些實施例中,粘合劑401在第一環境中被預固化或部分固化。在一些實施例中,第一環境的溫度為約100℃至約300℃。在一些實施例中,第一環境的溫度為約100℃至約400℃。
在操作906中,如圖4I所示,第一基板201通過粘合劑401與第二基板301接合。在一些實施例中,第一基板201與第二基板暫時接合。在一些實施例中,第一基板201與第二基板301翻轉並接合。在一些實施例中,通過在第一基板201或第二基板301上施加力F將第一基板201與第二基板301接合。力F將第一基板201壓向第二基板301或將第二基板301壓向第一基板201。在一些實施例中,力F朝第二基板301施加在
第一基板201的第二表面201b上或朝第一基板201施加在第二基板301的底表面301b上,從而通過粘合劑401將第一基板201與第二基板301接合。
在一些實施例中,小於約10000N(10KN)的力F朝第二基板301施加在第一基板201的第二表面201b上或朝第一基板201施加在第二基板301的底表面301b上。第一基板201和第二基板301均分別為直徑約為4英寸、8英寸、12英寸或任何其他合適尺寸的晶圓。
在一些實施例中,力F的施加持續時間約小於10分鐘。在一些實施例中,力F的施加持續時間約為5分鐘至約30分鐘。在一些實施例中,持續時間小於約1小時。在一些實施例中,在第一基板201與第二基板301的接合時在第二環境中加熱粘合劑401。在一些實施例中,在溫度為約120℃至約250℃的第二環境下加熱粘合劑401。
在將第一基板201與第二基板301接合的過程中,隨著粘合劑401在接合之前加熱並預固化,並在接合後加熱並後固化,需要將少於約10000N的力F施加在第一基板201或第二基板301上。在一些實施例中,第一基板201或第二基板301的直徑約為12英寸,在第一基板201與第二基板301接合時需要將少於約10000N的力F施加在第一基板201或第二基板301上。因為粘合劑401在接合之前和之後進行加熱,在需要小於約10000N的力F用於接合的過程中,第一基板201或第二基板301是大尺寸(例如約12英寸)。
在一些實施例中,在將第一基板201與第二基板301接合之後,在第三環境下加熱粘合劑401以凝固粘合劑401。在一些實施例中,在溫度為約250℃至約400℃的第三環境下加熱並後固化粘合劑401。在一些實施例中,在第二基板301和粘合劑401之間或犧牲材料204和粘合劑401之間放置粘合促進劑,從而在第一基板201與第二基板301接合之後,在第三環境中加熱並後固化粘合劑401。如果在第二基板301
與粘合劑401之間或犧牲材料204和粘合劑401之間放置膠材料,可以不需要接合後在第三環境中加熱粘合劑401。
在操作907中,如圖4J所示,減薄第一基板201或第二基板301。在一些實施例中,從第二表面201b減薄第一基板的厚度。第二表面201b變成新的第二表面201b’。在一些實施例中,從第二表面201b向第一表面201a移除一部分第一基板201。在一些實施例中,通過諸如研磨、蝕刻等任何合適的操作移除一部分第一基板201。在一些實施例中,在第一基板201的第二表面201b上施加扭力或切力從而移除第一基板201的一部分。在一些實施例中,在薄化操作後,將第一基板201的厚度減至約25um。在一些實施例中,在薄化操作後,將第一基板201的厚度減至約20um至約100um。在一些實施例中,第二基板301的厚度從第二基板301的底表面301b向頂表面301a減薄。在一些實施例中,在第二基板301的底表面301b上施加扭力或切力從而移除第二基板301的一部分。
在一些實施例中,與第二基板301結合的第一基板201進行薄化操作。在薄化操作時通過粘合劑401將第一基板201與第二基板301暫時接合。在一些實施例中,通過機械研磨操作減薄第一基板201。例如,研磨機用於移除第一基板201的一部分。在一些實施例中,在第二表面201b上施加扭力或切力從而移除第一基板201的一部分。在一些實施例中,研磨扭力大體上小於犧牲材料204和第二基板301之間的接合力。在一些實施例中,通過粘合劑401提供接合力。在一些實施例中,接合力能夠抵抗研磨扭力,從而使得第一基板201和犧牲材料204不會在薄化操作時從第二基板301脫離。
在操作908中,如圖4K所示,在第一基板201的第二表面201b’上形成重佈層(RDL)210、導電墊211和鈍化部212。在一些實施例中,在第二表面201b’上形成RDL210和導電墊211。在一些實施例
中,RDL210重路由從終端至導電墊211的第一基板201中的電路路徑。在一些實施例中,導電墊211經配置以接納諸如金屬線、線接合接線、導電凸塊等其他導電結構。在一些實施例中,RDL210和導電墊211包括導電材料,例如,金、銀、銅、鎳、鎢、鋁、鈀和/或它們的合金。在一些實施例中,通過諸如電鍍的任何合適操作形成RDL210和導電墊211。在一些實施例中,鈍化部212放置在第二表面201b’上以覆蓋RDL210以及一部分導電墊211。在一些實施例中,導電墊211從鈍化部部分暴露。在一些實施例中,鈍化部212包括介電材料,例如氧化矽、氧氮化矽、氮化矽等。
在操作909中,如圖4L、4M和4N所示,單粒化晶片601。在如圖4L所示的一些實施例中,通過形成通路203單粒化晶片601。在一些實施例中,通路203從第一基板201中部分切割出晶片601。在一些實施例中,通路203穿過鈍化部212、第一基板201、保護層213和犧牲材料204。在一些實施例中,通路203從鈍化部向粘合劑401延伸。在一些實施例中,通路203是貫穿矽通路(TSV)。在一些實施例中,通過諸如光刻、蝕刻等任何合適操作形成通路203。
在如圖4M所示的一些實施例中,通過沿切割道區209切割單粒化晶片601。在一些實施例中,通過切穿鈍化部212、第一基板201、保護層213、犧牲材料204、粘合劑401以及一部分第二基板301單粒化晶片601。在一些實施例中,通過形成凹槽並在切割道區209切割單粒化晶片601。在一些實施例中,通過諸如機械刀或雷射刀的任何合適手段在切割道區209切割。
在操作910中,如圖4N、4O和4P所示,晶片601從第二基板301分離。在如圖4M所示的單粒化操作後,如圖4N所示,晶片601從第二基板301分離和脫離。在一些實施例中,通過靜電力從第二基板301吸起晶片601,晶片601從而從第二基板301脫離。在一些實施例中,粘合
劑401和犧牲材料201之間的接合力大體上小於吸起晶片601的力(例如,靜電力),因此晶片601能夠從粘合劑401或從第二基板301分離。
在如圖4L所示的單粒化操作後,如圖4O所示移除犧牲材料204,然後如圖4P所示將晶片601從第二基板301分離並脫離。在一些實施例中,通過通路203移除犧牲材料204。在一些實施例中,通過諸如蝕刻的任何合適操作移除犧牲材料204。在一些實施例中,在移除犧牲材料204後,導電凸塊202支撐粘合劑401之上或上方的晶片601。在一些實施例中,導電凸塊202的一部分頂表面202a與粘合劑401耦合。在一些實施例中,通過靜電力從第二基板301吸起晶片601,晶片601從而從第二基板301脫離。在一些實施例中,粘合劑401和犧牲材料204之間的接合力大體上小於吸起晶片601的力(例如,靜電力),因此晶片601能夠從粘合劑401或第二基板301分離。
前面所述概括了幾個實施例的特徵,使得本領域技術人員可更好地理解本揭露的各個方面。本領域技術人員應該明白他們可以將本揭露當作基礎,用來設計或修改用於執行相同目的和/或獲得在此介紹的實施例的相同好處的其他過程和結構。本領域技術人員也可意識到這樣等同的構造並不脫離本揭露的精神和保護範圍,並且在不脫離本揭露的精神和保護範圍的情況下,他們可以在此做各種改變、替換和修改。
Claims (10)
- 一種製造半導體結構的方法,其包括:接納第一基板,其包括放置在該第一基板上的複數個導電凸塊;接納第二基板;將粘合劑放置在該第一基板或該第二基板上;移除該粘合劑的一部分,以暴露該第一基板的一表面或該第二基板的一表面;在第一環境中加熱該粘合劑;通過將小於約10000N的力施加在該第一基板或該第二基板上並在第二環境中加熱該粘合劑,將該第一基板與該第二基板接合;以及減薄該第一基板的厚度。
- 如請求項1所述的方法,其中,該第一環境的溫度為約100℃至約300℃,或該第一環境的溫度為約120℃至約250℃。
- 如請求項1所述的方法,其中,該力的施加持續時間小於約10分鐘。
- 如請求項1所述的方法,其中,減薄該第一基板的厚度包括移除該第一基板的一部分,或者將該第一基板厚度減少至約20um至約100um。
- 一種製造半導體結構的方法,其包括:接納第一基板,其包括第一表面、與該第一表面相對的第二表面、放置在該第一表面上的保護層以及放置在該保護層上的複數個導電凸塊;在該保護層上放置犧牲材料以圍繞該複數個導電凸塊;接納第二基板;在該第一基板或該第二基板上放置粘合劑;移除該粘合劑的一部分,以暴露該犧牲材料的一表面;通過該粘合劑將該第一基板與該第二基板接合;減薄該第一基板的厚度或該第二基板的厚度;從該第一基板單粒化複數個晶片;以及從該第二基板分離該複數個晶片中的一者。
- 如請求項5所述的方法,其中,該粘合劑包括聚合物,聚醯亞胺(PI),苯並環丁烯(BCB)、膠材料或粘合促進劑。
- 如請求項5所述的方法,其中,移除該粘合劑的一部分包括形成複數個開口以暴露該犧牲材料的一部分或導電凸塊的一部分,或形成複數個開口以暴露該第二基板的一部分。
- 如請求項5所述的方法,其中,分離該複數個晶片中的一者包括通過靜電力從該第二基板吸起該複數個晶片中的一者。
- 一種製造半導體結構的方法,其包括:接納第一基板,其包括放置在該第一基板上的一導電凸塊;接納第二基板;將粘合劑放置在該第一基板與該導電凸塊上;移除該粘合劑的一部分,以暴露該導電凸塊之一表面;通過該粘合劑將該第一基板與該第二基板接合;以及從該粘合劑與該第二基板分離該第一基板。
- 如請求項9所述的方法,更包括施加一研磨扭力於該第一基板或該第二基板,並且該研磨扭力大體上小於該第二基板與該第一基板之間的接合力。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/738,109 US9799625B2 (en) | 2015-06-12 | 2015-06-12 | Semiconductor structure and manufacturing method thereof |
US14/738,109 | 2015-06-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201643989A TW201643989A (zh) | 2016-12-16 |
TWI621207B true TWI621207B (zh) | 2018-04-11 |
Family
ID=57395447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW104137845A TWI621207B (zh) | 2015-06-12 | 2015-11-17 | 半導體結構及其製造方法 |
Country Status (5)
Country | Link |
---|---|
US (4) | US9799625B2 (zh) |
KR (1) | KR101711294B1 (zh) |
CN (1) | CN106252279B (zh) |
DE (1) | DE102015110019B4 (zh) |
TW (1) | TWI621207B (zh) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9799625B2 (en) * | 2015-06-12 | 2017-10-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
IL270152B1 (en) | 2017-04-25 | 2024-06-01 | Proteus Digital Health Inc | Lisinopril preparations with an event marker that can be swallowed |
US10483226B2 (en) * | 2018-04-20 | 2019-11-19 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of forming the same |
US11515234B2 (en) * | 2020-12-03 | 2022-11-29 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package including promoters and method of manufacturing the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070141330A1 (en) * | 2004-08-03 | 2007-06-21 | The Furukawa Electric Co., Ltd. | Method of producing a semiconductor device, and wafer-processing tape |
US20120208350A1 (en) * | 2011-02-15 | 2012-08-16 | Nitto Denko Corporation | Method of manufacturing semiconductor device |
US20150093880A1 (en) * | 2013-09-30 | 2015-04-02 | Samsung Electronics Co., Ltd. | Wafer processing method and method of manufacturing semiconductor device by using the same |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE10054159A1 (de) | 2000-11-02 | 2002-05-16 | Wacker Siltronic Halbleitermat | Verfahren zur Montage von Halbleiterscheiben |
JP4663184B2 (ja) | 2001-09-26 | 2011-03-30 | パナソニック株式会社 | 半導体装置の製造方法 |
SG166110A1 (en) * | 2007-04-04 | 2010-11-29 | Globalfoundries Sg Pte Ltd | Planarized passivation layer for semiconductor devices |
WO2009094558A2 (en) | 2008-01-24 | 2009-07-30 | Brewer Science Inc. | Method for reversibly mounting a device wafer to a carrier substrate |
US9064717B2 (en) * | 2008-09-26 | 2015-06-23 | International Business Machines Corporation | Lock and key through-via method for wafer level 3D integration and structures produced thereby |
US9390974B2 (en) * | 2012-12-21 | 2016-07-12 | Qualcomm Incorporated | Back-to-back stacked integrated circuit assembly and method of making |
TWI411024B (zh) * | 2009-09-02 | 2013-10-01 | Himax Semiconductor Inc | 晶圓級模組及其製造方法 |
CN102985505B (zh) | 2010-07-09 | 2014-08-20 | 东丽株式会社 | 感光性粘合剂组合物、感光性粘合剂膜和使用它们的半导体装置 |
TWI509713B (zh) | 2011-03-31 | 2015-11-21 | Soitec Silicon On Insulator | 形成結合的半導體結構之方法及用該方法所形成之半導體結構 |
JP6395600B2 (ja) | 2012-05-30 | 2018-09-26 | オリンパス株式会社 | 撮像装置の製造方法および半導体装置の製造方法 |
CN104508815B (zh) * | 2012-07-31 | 2018-02-13 | 索泰克公司 | 使用激光剥离过程制造半导体结构的方法和相关的半导体结构 |
CN103871911B (zh) * | 2012-12-10 | 2018-01-23 | 株式会社迪思科 | 器件晶片的加工方法 |
JP6224918B2 (ja) * | 2013-05-31 | 2017-11-01 | 株式会社ジャパンディスプレイ | 表示装置及びその製造方法 |
JP2015064321A (ja) * | 2013-09-26 | 2015-04-09 | キヤノン株式会社 | 流路デバイス |
US10141216B2 (en) * | 2014-10-22 | 2018-11-27 | Promerus, Llc | Room temperature debondable and thermally curable compositions |
US9799625B2 (en) * | 2015-06-12 | 2017-10-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
-
2015
- 2015-06-12 US US14/738,109 patent/US9799625B2/en active Active
- 2015-06-23 DE DE102015110019.3A patent/DE102015110019B4/de active Active
- 2015-08-24 KR KR1020150118898A patent/KR101711294B1/ko active IP Right Grant
- 2015-11-17 TW TW104137845A patent/TWI621207B/zh active
-
2016
- 2016-01-07 CN CN201610010220.1A patent/CN106252279B/zh active Active
-
2017
- 2017-10-23 US US15/790,749 patent/US10163849B2/en active Active
-
2018
- 2018-12-21 US US16/229,585 patent/US10535629B2/en active Active
-
2020
- 2020-01-14 US US16/742,349 patent/US11069652B2/en active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070141330A1 (en) * | 2004-08-03 | 2007-06-21 | The Furukawa Electric Co., Ltd. | Method of producing a semiconductor device, and wafer-processing tape |
US20120208350A1 (en) * | 2011-02-15 | 2012-08-16 | Nitto Denko Corporation | Method of manufacturing semiconductor device |
US20150093880A1 (en) * | 2013-09-30 | 2015-04-02 | Samsung Electronics Co., Ltd. | Wafer processing method and method of manufacturing semiconductor device by using the same |
Also Published As
Publication number | Publication date |
---|---|
KR20160146461A (ko) | 2016-12-21 |
US10535629B2 (en) | 2020-01-14 |
DE102015110019B4 (de) | 2018-11-29 |
US20200152599A1 (en) | 2020-05-14 |
DE102015110019A1 (de) | 2016-12-15 |
US10163849B2 (en) | 2018-12-25 |
US20160365332A1 (en) | 2016-12-15 |
CN106252279A (zh) | 2016-12-21 |
TW201643989A (zh) | 2016-12-16 |
US9799625B2 (en) | 2017-10-24 |
KR101711294B1 (ko) | 2017-02-28 |
CN106252279B (zh) | 2020-06-26 |
US20180047701A1 (en) | 2018-02-15 |
US11069652B2 (en) | 2021-07-20 |
US20190115313A1 (en) | 2019-04-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11727714B2 (en) | Fingerprint sensor device and method | |
CN110970407B (zh) | 集成电路封装件和方法 | |
US10651137B2 (en) | Manufacturing method of a package structure | |
US7883991B1 (en) | Temporary carrier bonding and detaching processes | |
US9997440B2 (en) | Protection layer for adhesive material at wafer edge | |
US11069652B2 (en) | Method of manufacturing semiconductor structure | |
CN107039287B (zh) | 双侧集成扇出封装件 | |
TWI553718B (zh) | 半導體裝置及藉由形成保護材料於堆疊在半導體晶圓上之半導體晶粒之間以製造半導體裝置之方法以減少於切割時之缺陷 | |
CN107527891B (zh) | 半导体器件和方法 | |
US8697542B2 (en) | Method for thin die-to-wafer bonding | |
US9455236B2 (en) | Integrated circuit packages and methods of forming same | |
US8623763B2 (en) | Protective layer for protecting TSV tips during thermo-compressive bonding | |
KR20150099736A (ko) | 백투백 적층된 집적회로 조립체 및 그 제조 방법 | |
TW201019423A (en) | Integrated circuit structures and method of forming the same | |
US10141291B2 (en) | Semiconductor device and method of manufacturing the same | |
CN114823610A (zh) | 半导体结构 | |
CN112447531A (zh) | 封装结构及其制造方法 |