CN112447531A - 封装结构及其制造方法 - Google Patents

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张容华
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Abstract

提供一种封装结构及其制造方法。上述方法包括形成一导电结构于承载基底上方。导电结构具有一下部及一上部，且上部宽于下部。上述方法也包括设置一半导体芯片于承载基底上方。上述方法也包括形成一保护层以环绕导电结构及半导体芯片。另外，上述方法包括形成一导电凸块于导电结构上方。导电结构的下部位于导电凸块与导电结构的上部之间。

Description

封装结构及其制造方法
技术领域
本发明实施例涉及一种半导体技术，且特别涉及一种封装结构及其制造方法。
背景技术
半导体集成电路(IC)产业经历了快速的增长。半导体制造制程的不断进步已形成具有更精细特征部件及/或更高集积度的半导体装置。功能密度(即，每个芯片区的内连接装置的数量)通常增加了，而特征部件尺寸(即，可使用制造制程所形成的最小部件)却是缩小。这种微缩的制程通常因提高生产效率及降低相关成本而带来了收益。
芯片封装不仅为半导体装置提供免受环境污染的保护，且为封装于其中的半导体装置提供连接接口。现今已发展出利用更少面积或更低高度的更小的封装结构来进行半导体装置的封装。
现今已开发了新的封装技术以进一步提高半导体芯片的密度及功能。而这些相对较新式的半导体芯片封装技术面临制造上的挑战。
发明内容
一种封装结构的制造方法，包括：形成一导电结构于一承载基底上。导电结构具有一下部及一上部，且上部宽于下部。上述方法也包括设置一半导体芯片于承载基底上。上述方法还包括形成一保护层，以环绕导电结构及半导体芯片。另外，上述方法包括形成一导电凸块于导电结构上。导电结构的下部位于导电凸块与导电结构的上部之间。
一种封装结构的制造方法，包括：形成一导电结构，且导电结构的下部沿着朝向导电结构的底部的方向缩小。上述方法也包括设置一半导体芯片于导电结构旁。上述方法还包括形成一保护层，以环绕导电结构及半导体芯片。另外，上述方法包括形成一导电凸块于导电结构的底部上。
一种封装结构，包括：一导电结构及一半导体芯片，于侧向上彼此隔开。封装结构也包括一保护层，环绕导电结构及半导体芯片。封装结构还包括一导电凸块，电性连接至导电结构。导电结构具有一第一部分及一第二部分，第一部分位于导电凸块与第二部分之间，且第二部分宽于第一部分。
附图说明
图1A至图1M示出根据一些实施例的制造封装结构的各个制程阶段的剖面示意图。
图2示出根据一些实施例的部分的封装结构的剖面示意图。
图3示出根据一些实施例的制造封装结构的一制程阶段的剖面示意图。
图4示出根据一些实施例的部分的封装结构的剖面示意图。
其中，附图标记说明如下：
100：承载基底
102：粘着层
104：种子层
106：光敏性层
108：开口
110：底脚结构
112：等离子体操作
114，116：导电结构
118A，118B，140A，140B：半导体芯片
120：半导体基底
122：内连接结构
124：钝化护层
126：导电接垫
128，142：保护层
130：重布结构
132，134：导电凸块
136：封装体
138：重布基底
144：底胶元件
302：侧壁表面
P1：第一部分
P2：第二部分
S1，S2：象征性切线
W1，W2，W3：宽度
θ，θ’：角度
具体实施方式
以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以所定义本发明。举例来说，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开内容于各个不同范例中会重复标号及/或文字。重复是为了达到简化及明确目的，而非自行指定所探讨的各个不同实施例及/或配置之间的关系。
再者，于空间上的相关用语，例如“下方”、“之下”、“下”、“上方”、“上”等等于此处是用以容易表达出本说明书中所示出的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所示出的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。
所属技术领域中技术人员可理解说明书中的用语“实质上”，例如“实质上平坦”或“实质上共平面”等。在一些实施例中，形容词实质上可去除。在适用的情况下，用语“实质上”也可包括具有“整体”、“完全”、“所有”等等的实施方式。在适用的情况下，用语“实质上”也可关于90％或更高，例如95％或更高，尤其是99％或更高，包括100％。再者，诸如“实质上平行”或“实质上垂直”的用语应解释为不排除与特定排置的微小偏差，且可包括例如高达10°的偏差。用语“实质上”不排除“完全”。例如，“实质上不含”Y的组合物可完全不含Y。
如“约”的用语与特定距离或尺寸的结合应被解释为不排除与特定距离或尺寸的微小偏差，且可包括高达10％的偏差。相对于数值x的用语“约”可表示x±5或10％。
以下说明本公开的一些实施例。可在这些实施例中所述的步骤阶段之前、期间及/或之后提供额外的操作。对于不同的实施例，可替换或排除所述的某些步骤阶段。可将额外的特征部件加入半导体装置结构中。对于不同的实施例，以下所述的某些功能可替换或排除。尽管以特定顺序进行的操作讨论了一些实施例，但可另一逻辑顺序进行这些操作。
本公开的实施例有关于三维(3D)封装或3D-IC装置。也以包括其他特征及制程。举例来说，可包括测试结构以帮助对3D封装或3D-IC装置进行验证测试。测试结构可包括例如形成于重布线层内或基底上的测试接垫，测试接垫允许3D封装或3D-IC的测试、探针及/或探针卡的使用等等。验证测试可于中间结构以及最终结构上进行。另外，本文公开的结构及方法可与结合了已知合格芯片的中间验证的测试方法结合使用，以增加良率并降低成本。
图1A至图1M示出根据一些实施例的制造封装结构的各个制程阶段的剖面示意图。如图1A所示，提供或接收一承载基底100。在一些实施例中，承载基底100作为临时性支撑基底，其将于后续中移除。承载基底100可包括或由半导体材料、陶瓷材料、高分子材料、金属材料、一或多种其他合适的材料或其组合形成。在一些实施例中，承载基底100为玻璃基底，例如玻璃晶圆。在一些其他实施例中，承载基底100为半导体基底，例如硅晶圆。
之后，根据一些实施例，如图1A所示，形成或贴附着一粘着层102于承载基底100上。粘着层102可包括或由胶、层压材料、一或多种其他合适的材料或其组合形成。在一些实施例中，粘着层102对能量束照射敏感。在一些实施例中，粘着层102可为剥离层，其由光热转换(light-to-heat conversion，LTHC)材料制形成。举例来说，可使用激光光束及/或紫外线(UV)来照射粘着层102。在照射之后，可容易将粘着层102从承载基底100上剥离。在一些其他实施例中，粘着层102对热敏感。可使用热操作来剥离粘着层102。
之后，根据一些实施例，如图1A所示，沉积一种子层104于粘着层102上。种子层104可包括或由金属材料形成。种子层104可包括或由Ti、Ti合金、Cu、Cu合金、一或多种其他合适的材料或其组合形成。钛合金或铜合金可包括银、铬、镍、锡、金、钨、一或多种其他合适的元素或其组合。在一些实施例中，种子层104为单层。在一些其他实施例中，种子层104包括多个子层。可使用物理气相沉积(physical vapor deposition，PVD)制程、化学气相沉积(chemical vapor deposition，CVD)制程、旋涂制程、原子层沉积(atomic layerdeposition，ALD)制程、一或多种其他适用制程或组合来沉积种子层104。
如图1B所示，根据一些实施例，形成一光敏性层106于种子层104上。光敏性层106具有露出部分的种子层104的多个开口108。光敏性层106的开口108定义出形成导电结构(例如，通孔电极)的位置。在一些实施例中，光敏性层106包括或由光阻材料形成。可使用包括曝光操作及显影操作的微影制程来形成光敏性层106的开口108。
在一些实施例中，光敏性层106在开口108的底部附近具有底脚结构110，如图1B所示。每个开口108具有沿着朝向种子层104的方向逐渐变细的下部。在一些实施例中，每个开口108的下部缩小并且沿着朝向种子层104的方向逐渐变细。光阻残留物余留于下部的未曝光部分附近而形成底脚结构110。底脚结构110可具有倾斜表面。在一些其他实施例中，底脚结构110具有弯曲的表面。光敏性层106的残留物余留于下部的未曝光区附近，从而产生底脚效应或其他剖面轮廓异常。在进行曝光之后及进行显影之前，由于曝光区中酸(或其他复合物)的损失，可能导致底脚结构110。每个底脚结构110可从光敏性层106的相应侧壁向外延伸一距离，约在0.1μm至20μm的范围。
如图1C所示，根据一些实施例，进行一等离子体操作112，以清洁及/或修改光敏性层106的表面。由于等离子体操作112，可修改用以定义开口108的光敏性层106的侧壁为更亲水，此有助于后续的电镀制程于开口108内形成导电结构。因为光敏性层106的表面变得更亲水，电镀液可更容易进入开口108。在等离子体操作112中用于产生等离子体的反应气体可包括CF4、O2、N2、一或多种其他合适的气体或其组合。
然而，本公开的实施例不限于此。可对本公开的实施例做出许多变化及/或修改。在一些其他实施例中，不进行等离子体操作112。
如图1D所示，根据一些实施例，形成导电结构114于开口108内。导电结构114可包括或由铜、钴、锡、钛、金、一或多种其他合适的材料或其组合形成。可使用电镀制程、化学镀制程、一或多种其他合适制程或其组合来形成导电结构114。将导电材料镀于种子层104的露出部分上，以形成导电结构114。
在一些实施例中，不同于形成图案化光刻胶层的一些其他常规制程，在形成图1C所示的开口之后且在形成图1D所示的导电结构之前不进行热烘烤操作。在形成图1C所示的开口之后且在形成图1D所示的导电结构114之前不进行热烘烤操作。在一些实施例中，在图1C及图1D所示的制程期间，可将工件保持于恒定的操作温度，例如在室温下。恒定操作温度可约在摄氏15度到约30度的范围。由于不进行热烘烤操作，因此可在形成导电结构114期间实质上保持开口108的形状及剖面轮廓不变。光敏性层106的底脚结构110也就不会因任何热烘烤操作而受损。
在一些实施例中，开口108的上部具有实质上垂直的侧壁，如图1C及图1D所示。因此，导电结构114的上部也具有实质上垂直的侧壁。在一些实施例中，开口108的下部由于光敏性层106的底脚结构110而逐渐缩小。因此，导电结构114的下部也具有对应于底脚结构110的剖面轮廓，如图1C及图1D所示。
如图1E所示，根据一些实施例，去除光敏性层106以露出种子层104及导电结构104的侧壁。可使用剥离操作及/或灰化操作来去除光敏性层106。
之后，根据一些实施例，去除未覆盖导电结构114的种子层104部分，以露出粘着层102。如此一来，根据一些实施例，种子层104的余留部分及导电结构114整并形成导电结构116，如图1F所示。可使用蚀刻制程(例如，湿蚀刻制程)局部去除种子层104。也可在蚀刻制程期间蚀刻导电结构114的表面部分。在一些实施例中，蚀刻制程为湿蚀刻制程。种子层104的余留部分可实质上依循位于上方的导电结构116的轮廓。在一些其他实施例中，蚀刻制程为干蚀刻制程。种子层104的余留部分的侧壁可为实质上垂直的。
每个导电结构116具有上部及下部，如图1F所示。在一些实施例中，上部宽于下部。在一些实施例中，导电结构116的下部沿着朝向导电结构116的下部的方向逐渐变细。在一些实施例中，导电结构116的下部沿着朝向导电结构116的下部的方向缩小。在一些实施例中，导电结构116的下部沿着朝向导电结构116的下部的方向逐渐缩小。
如图1G所示，根据一些实施例，半导体芯片118A及118B设置于粘着层102上。在一些实施例中，半导体芯片118A或118B包括多种功能的单芯片系统(system-on-chip，SoC)芯片。在一些实施例中，半导体芯片118A及118B的背面面向粘着层102，而半导体芯片118A及118B的正面则朝上。可使用粘着层(未示出)将半导体芯片118A及118B固定于粘着层102上。粘着层可包括芯片粘贴膜(die attach film，DAF)、胶水或其他合适的薄膜。可使用拾取及放置操作来设置半导体芯片118A及118B。
半导体芯片118A及118B中的每一者可包括一半导体基底120、一内连接结构122、位于半导体芯片前侧处的导电接垫126以及围绕导电接垫126的一钝化护层124。在一些实施例中，导电接垫126为导电柱体，例如铜柱体。在一些实施例中，在半导体基底120内及/或其上形成各种装置元件。各种装置元件的示例包括晶体管(例如，金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，MOSFET)、互补金属氧化物半导体(complementary metal oxide semiconductor，CMOS)晶体管、双极接面晶体管(bipolar junction transistor，BJT)、高压晶体管、高频晶体管、p通道及/或n通道场效应晶体管(PFET/NFET)等)、二极体或其他合适的元件。
装置元件通过形成于内连接结构122内的导电特征部件内连接，以形成集成电路装置。内连接结构122可包括多个介电层及多个导电特征部件。导电特征部件可包括多条导线、导电接触电极及导电通孔电极。集成电路装置包括逻辑装置、存储器装置(例如，静态随机存取存储器(static random access memory，SRAM))、射频(radio frequency，RF)装置、输入/输出(I/O)装置、单芯片系统(SoC)装置、其他合适的装置类型或其组合。在一些实施例中，半导体芯片118A或118B是包括多种功能的单芯片系统(SoC)芯片。
导电接垫126可为位于内连接结构122上形成的一些导线的较宽部分。导电接垫126可局部嵌入于钝化护层124内。每个导电接垫126通过内连接结构122内的一些导电特征部件电性连接至一或多个装置元件。因此，半导体基底120内及/或其上的装置元件可通过导电接垫126电性连接到其他元件。
如图1H所示，根据一些实施例，形成一保护层128于承载基底100上，以围绕并保护半导体芯片118A及118B以及导电结构116。在一些实施例中，保护层128与导电结构116的下部及上部直接接触。在一些实施例中，保护层128包括或由绝缘材料形成，例如模塑材料。模塑材料可包括高分子材料，例如其中分散有一或多种填充剂的环氧基树脂。填充剂可包括绝缘颗粒、绝缘纤维、一或多种其他元件或其组合。举例来说，填充剂包括二氧化硅颗粒、二氧化硅纤维、含碳颗粒、含碳纤维、一或多种其他填充剂或其组合。
在一些实施例中，引入或注入模塑材料(例如，液体模塑材料)，以覆盖导电结构116及半导体芯片118A及118B在一些实施例中，接着使用热操作来固化液体模塑材料，并将其转变成保护层128。
如图1I所示，根据一些实施例，平坦化保护层128，以减小保护层128的厚度。在一些实施例中，平坦化保护层128，以露出半导体芯片118A及118B的导电接垫126及导电结构116。保护层128的平坦化可使用机械磨削制程、化学机械研磨(chemical mechanicalpolishing，CMP)制程、干式研磨制程、蚀刻制程、一或多个其他合适制程或其组合。在一些实施例中，在平坦化制程期间也局部去除导电结构116及/或半导体芯片118A及118B。在一些实施例中，导电结构116及半导体芯片118A及118B的上表面彼此实质上切齐。
如图1J所示，根据一些实施例，形成一重布结构130于图1I所示的结构上。重布结构130用于布线，其能够形成具有扇出特征部件的封装结构。在一些实施例中，重布结构130包括多个绝缘层及多个导电特征部件。绝缘层环绕导电特征部件。导电特征可包括导线、导电通孔电极及/或导电接垫。
重布结构130也包括用于把持或容纳其他元件的导电接垫。在一些实施例中，导电接垫露出或突出于绝缘层的最上表面。导电接垫可用于把持或容纳一或多个半导体芯片及/或一或多个无源元件。导电接垫也可用于把持或容纳导电特征部件，例如导电柱体及/或导电凸块。在一些实施例中，导电接垫位于凸块下金属(under bump metallization，UBM)接垫下方。
重分布结构130的绝缘层可包括或由一或多种高分子材料形成。高分子材料可包括聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺(polyimide，PI)、环氧基树脂、一或多种其他合适的高分子材料或其组合。在一些实施例中，高分子材料为光敏性的。因此，可使用微影制程在绝缘层内形成具有所需图案的开口。这些开口可用于容纳导电特征部件及/或导电接垫。
在一些其他实施例中，一些或全部绝缘层包括或由高分子材料以外的介电材料形成。介电材料可包括氧化硅、碳化硅、氮化硅、氧氮化硅、一或多种其他合适的材料或其组合。
导电特征部件可包括在水平方向上提供电性连接的导线及在垂直方向上提供电性连接的导电通孔电极。在一些实施例中，一些导电通孔电极彼此堆叠。上导电通孔电极实质上对准于下导电通孔电极。在一些实施例中，一些导电通孔电极为错开的通孔电极。上部导电通孔电极未对准于下部导电通孔电极。
重分布结构130的导电特征部件及/或导电接垫可包括或由铜、铝、金、钴、钛、镍、银、石墨烯、一或多种其他合适的导电材料或其组合形成。在一些实施例中，导电特征部件包括多个子层。举例来说，每个导电特征部件包括多个子层，其包括Ti/Cu、Ti/Ni/Cu、Ti/Cu/Ti、Al/Ti/Ni/Ag、其他合适的子层或其组合。
重分布结构130的制作可包含多个沉积或涂布制程、多个图案化制程及/或多个平坦化制程。
沉积或涂布制程可用于形成绝缘层及/或导电层。沉积或涂布制程可包括旋涂制程、电镀制程、无电电镀制程、CVD制程、PVD制程、ALD制程、一或多种其他合适的制程或其组合。
图案化制程可用于图案化形成的绝缘层及/或形成的导电层。图案化制程可包括微影制程、能量束钻孔制程(例如，激光钻孔制程、离子束钻孔制程或电子束钻孔制程)、蚀刻制程、机械钻孔制程、一或多个其他合适的制程或其组合。
平坦化制程可用于为形成的绝缘层及/或形成的导电层提供平坦的上表面，以利于后续的制程。平坦化制程可包括机械磨削制程、CMP制程、干式研磨制程、蚀刻制程、一或多种其他合适制程或其组合。
之后，根据一些实施例，如图1J所示，形成导电凸块132于重布结构130上。导电凸块132可形成于导电接垫上。在一些实施例中，导电凸块132为含锡焊料凸块。含锡焊料凸块可还包括铜、银、金、铝、铅、一或多种其他合适的材料或其组合。在一些其他实施例中，导电凸块132为无铅的。可使用焊球放置制程及热回流制程来形成导电凸块132。
根据一些实施例，如图1K所示，将图1J所示的结构上下颠倒，且去除承载基底100及粘着层102。在去除承载基底100及粘着层102之后，可露出导电结构116的端部。之后，根据一些实施例，形成导电凸块134于导电结构116上，如图1K所示。在一些实施例中，导电凸块134直接形成于去除粘着层102及承载基底100之后露出的导电结构116上。在一些实施例中，导电凸块134为含锡焊料凸块。导电凸块134与导电结构116直接接触。在一些实施例中，每个导电结构116具有一顶部，其大小与直接位于对应的导电结构116上方的导电凸块134的底部实质上相同。导电凸块134的材料及形成方法可与导电凸块132的材料及形成方法相同或相似。
图2示出根据一些实施例的部分的封装结构的剖面示意图。在一些实施例中，图2是局部示出图1K所示的结构的放大剖面示意图。在图2中，示出导电凸块134、导电结构116及保护层128。
如图2所示，导电结构116具有一第一部分P1及一第二部分P2。第一部分P1位于第二部分P2与导电凸块134之间。在一些实施例中，第二部分P2宽于第一部分P1。
在一些实施例中，第二部分P2具有实质上垂直的侧壁表面。第二部分P2具有宽度W1。宽度W1可约在100μm至300μm的范围。在一些实施例中，第一部分P1具有倾斜的侧壁表面。在一些实施例中，第一部分P1沿着朝向导电凸块134的方向缩小。在一些实施例中，第一部分P1的底部与第二部分P2的宽度实质上相同。在一些实施例中，第一部分P1沿着第一部分P1的底部朝向第一部分P1的顶部的方向从具有宽度W1的第一部分逐渐缩小至具有宽度W2的第二部分。宽度W2可约在90μm至290μm的范围。宽度W2可为导电结构116的第一部分P1的最短宽度。宽度W2可为导电结构116的顶端的宽度。导电凸块134具有宽度W3。宽度W3可为导电凸块134的最宽宽度。在一些实施例中，宽度W3大于宽度W2。宽度W3可约在100μm至320μm的范围。
宽度W2与宽度W1的比率(W2/W1)可约在0.5至0.9的范围。第一部分P1的侧壁表面及在第一部分P1与导电凸块134的相交处到导电凸块134的表面的象征性切线S1形成角度θ。在一些实施例中，角度θ约在30度至110度的范围。在一些其他实施例中，角度θ约在60度至100度的范围。
因为第一部分P1缩小，所以导电结构116与导电凸块134之间的界面的边缘与导电结构116的主侧壁表面(即第二部分P2的侧壁表面)并未对准。因此，防止来自导电凸块134的应力直接到达与保护层128相邻的导电结构116的主侧壁表面。明显降低了导电结构116与保护层128之间离层的可能性。在一些其他情况下，如果导电结构116不具有与导电凸块134相邻的缩小部分，则导电结构116与导电凸块134之间的界面的边缘与导电结构的主侧壁表面实质上对准。应力可能直接影响导电结构116的主侧壁表面。可能在导电结构116与保护层128之间发生离层。
如图1L所示，根据一些实施例，封装体136堆叠至图1K所示的结构上。每个封装体136可包括一重布基底138、一或多个半导体芯片(例如，半导体芯片140A及140B)以及环绕并保护半导体芯片140A及140B的一保护层142保护层142的材料及形成方法可相同或相似于保护层128的材料及形成方法。
如重布结构130一般，重布基底138可包括一或多个绝缘层及多个导电特征部件。半导体芯片140A及140B内的每个装置元件可电性连接至重布基底138内的一或多个导电特征部件。举例来说，接线可形成其间的电性连接。可通过重布基底138、导电凸块134、导电结构116以及重布结构130形成半导体芯片118A(或118B)与半导体芯片140A及140B之间的电性连接。在一些实施例中，形成底胶元件144以环绕并保护导电凸块。在一些实施例中，重布基底138是中介层基底。
在一些实施例中，封装体136的堆叠与施加压缩力于导电凸块134相关。在一些实施例中，热压缩制程用于将封装体136接合到导电凸块134。如先前所述，导电结构116与导电凸块134之间的界面边缘与导电结构116的主侧壁表面(即，第二部分P2的侧壁表面)并未对准。因此，防止由热压缩制程引起的应力直接集中于导电结构116的主侧壁表面上。明显降低或防止导电结构116与保护层128之间的离层的可能性。
之后，使用切割制程将图1L所示的结构切成多个单独的封装结构。根据一些实施例，图1M中示出其中一个封装结构。
可对本公开的实施例做出许多变化及/或修改。图3示出根据一些实施例的制造封装结构的制程阶段的剖面示意图。在一些实施例中，光敏性层106具有底脚结构310，其具有弯曲表面，如图3所示。在一些实施例中，每个底脚结构310具有面向上的凹面。可微调用于形成开口108的曝光操作及/或显影操作，以调节底脚结构310的剖面轮廓。
可对本公开的实施例做出许多变化及/或修改。图4示出根据一些实施例的制造封装结构的一制程阶段的剖面示意图。在一些实施例中，与第1C至1K图中所示的那些制程相同或相似的制程可用相同的标号来表示。如此一来，形成了与图1K所示结构相似的结构。在一些实施例中，图4示出该结构的局部放大剖面示意图。在图4中示出导电凸块134、导电结构116及保护层128。
如图4所示，导电结构116具有第一部分P1及第二部分P2。第一部分P1位于第二部分P2与导电凸块134之间。在一些实施例中，第二部分P2宽于第一部分P1。
在一些实施例中，第二部分P2具有实质上垂直的侧壁表面。在一些实施例中，第一部分P1具有弯曲的侧壁表面302。在一些实施例中，弯曲的侧壁表面302是面向上的凸面。在一些实施例中，第一部分P1沿着朝向导电凸块134的方向缩小。在一些实施例中，第一部分P1沿着朝向导电凸块134的方向逐渐缩小。
第一部分P1的弯曲侧壁表面302的象征性切线S2与导电凸块134的象征性切线S1形成角度θ’。在一些实施例中，角度θ’约在30度至110度的范围。在一些其他实施例中，角度θ’约在60度至100度的范围。
因为第一部分P1缩小，所以导电结构116与导电凸块134之间的界面边缘与导电结构116的主侧壁表面(即第二部分P2的侧壁表面)并未对准。因此，防止来自导电凸块134的应力直接到达与保护层128相邻的导电结构116的主侧壁表面。明显降低导电结构116与保护层128之间离层的可能性。在一些其他情况下，若导电结构116不具有与导电凸块134相邻的缩小部分，则导电结构116与导电凸块134之间的界面边缘与导电结构的主侧壁表面实质上对准。应力可能直接影响导电结构116的主侧壁表面。可能会在导电结构116与保护层128之间发生离层。
本公开的实施例形成一封装结构，其包括一导电结构、位于导电结构上方的一导电凸块以及环绕导电结构的一保护层。导电结构于导电凸块附近具有缩小部分。缩小部分具有倾斜表面或弯曲表面。由于缩小部分的剖面轮廓，防止来自导电凸块的应力直接到达与保护层相邻的导电结构的主侧壁表面。因此，明显降低导电结构与保护层之间离层的可能性。大大提高封装结构的效能及可靠度。
根据一些实施例，提供一种封装结构的制造方法，上述方法包括：形成一导电结构于一承载基底上。导电结构具有一下部及一上部，且上部宽于下部。上述方法也包括设置一半导体芯片于承载基底上。上述方法还包括形成一保护层，以环绕导电结构及半导体芯片。另外，上述方法包括形成一导电凸块于导电结构上。导电结构的下部位于导电凸块与导电结构的上部之间。
根据一些实施例，提供一种封装结构的制造方法，上述方法包括：形成一导电结构，且导电结构的下部沿着朝向导电结构的底部的方向缩小。上述方法也包括设置一半导体芯片于导电结构旁。上述方法还包括形成一保护层，以环绕导电结构及半导体芯片。另外，上述方法包括形成一导电凸块于导电结构的底部上。
根据一些实施例，提供一种封装结构，封装结构包括：一导电结构及一半导体芯片，于侧向上彼此隔开。封装结构也包括一保护层，环绕导电结构及半导体芯片。封装结构还包括一导电凸块，电性连接至导电结构。导电结构具有一第一部分及一第二部分，第一部分位于导电凸块与第二部分之间，且第二部分宽于第一部分。
以上概略说明了本发明数个实施例的特征，使所属技术领域中技术人员对于本公开的形态可更为容易理解。任何所属技术领域中技术人员应了解到可轻易利用本公开作为其它制程或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何所属技术领域中技术人员也可理解与上述等同的结构并未脱离本公开的精神及保护范围内，且可于不脱离本公开的精神及范围内，当可作变动、替代与润饰。

Claims (10)

1.一种封装结构的制造方法，包括：
形成一导电结构于一承载基底上，其中该导电结构具有一下部及一上部，且该上部宽于该下部；
设置一半导体芯片于该承载基底上；
形成一保护层，以环绕该导电结构及该半导体芯片；以及
形成一导电凸块于该导电结构上，其中该导电结构的下部位于该导电凸块与该导电结构的上部之间。
2.如权利要求1所述的封装结构的制造方法，其中形成该导电结构于该承载基底上还包括：
形成一种子层于该承载基底上；
形成一光敏性层于该种子层上；
利用一曝光操作及一显影操作形成一开口于该光敏性层内，以露出该种子层的一部分；以及
以一导电材料填充于该开口的至少一部分，以形成该导电结构。
3.如权利要求2所述的封装结构的制造方法，其中该光敏性层于该开口的底部附近具有一底脚结构。
4.如权利要求1所述的封装结构的制造方法，其中形成的该保护层与该导电结构的该下部及该上部直接接触。
5.一种封装结构的制造方法，包括：
形成一导电结构，其中该导电结构的一下部沿着朝向该导电结构的一底部的方向缩小；
设置一半导体芯片于该导电结构旁；
形成一保护层，以环绕该导电结构及该半导体芯片；以及
形成一导电凸块于该导电结构的该底部上。
6.如权利要求5所述的封装结构的制造方法，其中该导电结构形成于一承载基底上，且该制造方法还包括：
形成一种子层于该承载基底上；
形成一光敏性层于该种子层上；
形成一开口于该光敏性层内，以局部露出该种子层；以及
形成一导电材料于通过该开口而露出的该种子层上，其中该导电材料形成该导电结构。
7.如权利要求6所述的封装结构的制造方法，还包括在形成该导电材料之前对该光敏性层进行一等离子体操作。
8.一种封装结构，包括：
一导电结构及一半导体芯片，于侧向上彼此隔开；
一保护层，环绕该导电结构及该半导体芯片；
一导电凸块，电性连接至该导电结构，其中该导电结构具有一第一部分及一第二部分，该第一部分位于该导电凸块与该第二部分之间，且该第二部分宽于该第一部分。
9.如权利要求8所述的封装结构，其中该导电结构的该第一部分具有一倾斜的侧壁表面。
10.如权利要求8所述的封装结构，其中该导电结构的该第一部分具有一弯曲的侧壁表面。
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