CN107180814A - 电子装置 - Google Patents

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郑季洋
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Abstract

电子装置。一种具有增强的插入物质量的半导体装置，以及其制造方法。举例来说且不受限制，本发明的各种方面提供一种插入晶粒，其包括至少第一介电层和第一传导层的第一信号分布结构，其中所述信号分布结构在侧边缘处受到保护层保护。并且，举例来说，本发明的各种方面提供一种制造包括此插入晶粒的半导体装置的方法。

Description

电子装置
技术领域
本发明是关于电子装置。
相关申请案的交叉参考/以引用的方式并入
本申请案与以下各者有关：2015年8月11日申请且题为“半导体封装以及其制造方法(Semiconductor Package and Fabricating Method Thereof)”的美国专利申请案第14/823,689号；和在2016年1月27日申请且题为“半导体封装以及其制造方法(Semiconductor Package and Fabricating Method Thereof)”的美国临时专利申请案第62/287,544号中揭示的内容；所述申请案中的每一个的全部内容在此被以引用的方式并入本发明中。
背景技术
目前的半导体封装体和用于形成半导体封装体的方法不适当，例如，导致过多成本、可靠性降低或封装大小过大。通过比较常规和传统方法与如在本申请案的其余部分中参看图式阐述的本发明，此类方法的另外的限制和缺点将对所属领域的技术人员变得显而易见。
发明内容
本发明的各种方面提供一种具有增强的插入物质量的半导体装置，以及其制造方法。举例来说且不受限制，本发明的各种方面提供一种插入晶粒，其包括包括至少第一介电层和第一传导层的第一信号分布结构，其中所述信号分布结构在侧边缘处受到保护层保护。并且，举例来说，本发明的各种方面提供一种制造包括此插入晶粒的半导体装置的方法。
一种电子装置，包括：第一信号分布结构(DS1)，其包括第一DS1介电层、第一DS1导体层、DS1顶部侧、DS1底部侧和在所述DS1顶部侧与所述DS1底部侧之间延伸的多个DS1侧边；第二信号分布结构(DS2)，其包括第一DS2介电层、第一DS2导体层、DS2顶部侧、DS2底部侧和在所述DS2顶部侧与所述DS2底部侧之间延伸延伸的多个DS2侧边，其中所述DS1底部侧耦合到所述DS2顶部侧，且所述DS2顶部侧包括由所述DS1底部侧覆盖的中心部分和未由所述DS1底部侧覆盖的在所述DS1底部侧周围的外围部分；第一功能半导体晶粒，其耦合到所述DS1顶部侧；以及介电材料，其覆盖至少所述DS1侧边和所述DS2顶部侧的所述外围部分。进一步地，所有所述DS2侧边被暴露。进一步地，覆盖所述DS1侧边中的至少一个的所述介电材料不大于五微米厚。进一步地，所述第一信号分布结构而非所述第二信号分布结构包括从半导体晶圆单切(singulated)的晶粒。进一步地，所述第一DS1介电层包括无机介电材料，且所述第一DS2介电层包括有机介电材料。进一步地，所述第一信号分布结构和所述第二信号分布结构都无核心。进一步地，所述介电材料包括模制化合物。进一步地，所述模制化合物覆盖所述第一功能半导体晶粒的侧边。进一步地，所述介电材料和所述第一DS2介电层都是同一连续材料的部分。进一步地，所述电子装置包括覆盖所述第一功能半导体晶粒的侧边和所述DS1顶部侧的未由所述第一功能晶粒覆盖的外围部分的模制化合物。
一种电子装置，包括：第一信号分布结构(DS1)，其包括第一DS1介电层和第一DS1导体层，所述第一信号分布结构包括DS1顶部侧、DS1底部侧和在所述DS1顶部侧与所述DS1底部侧之间延伸的多个DS1侧边；第二信号分布结构(DS2)，其包括第一DS2介电层和第一DS2导体层，所述第二信号分布结构包括DS2顶部侧、DS2底部侧和在所述DS2顶部侧与所述DS2底部侧之间延伸的多个DS2侧边，其中所述DS1底部侧耦合到所述DS2顶部侧，且所述DS2顶部侧包括由所述DS1底部侧覆盖的第一中心部分和未由所述DS1底部侧覆盖的在所述DS1底部侧周围的第一外围部分；第三信号分布结构(DS3)，其包括第一DS3介电层和第一DS3导体层，所述第三信号分布结构包括DS3介电层和第一DS3导体层，所述第三信号分布结构包括DS3顶部侧、DS3底部侧和在所述DS3顶部侧与所述DS3底部侧之间延伸的多个DS3侧边，其中所述DS3底部侧耦合到所述DS2顶部侧，且所述DS2顶部侧包括由所述DS3底部侧覆盖的第二中心部分和未由所述DS3底部侧覆盖的在所述DS3底部侧周围的第二外围部分；第一功能半导体晶粒，其耦合到所述DS1顶部侧；以及介电材料，其覆盖至少所述DS1侧边、所述DS3侧边、所述DS2顶部侧的所述第一外围部分和所述DS2顶部侧的所述第二外围部分。进一步地，覆盖所述DS1侧边中的至少一个和所述DS3侧边中的至少一个的所述介电材料不大于五微米厚。进一步地，直接在所述第一信号分布结构与所述第三信号分布结构之间的所有空间填充有所述介电材料。进一步地，所有所述DS2侧边被暴露。进一步地，所述第二信号分布结构将所述第一信号分布结构与所述第三信号分布结构相互电耦合。
一种电子装置，包括：第一信号分布结构(DS1)，其包括第一DS1介电层和第一DS1导体层，所述第一信号分布结构包括DS1顶部侧、DS1底部侧和在所述DS1顶部侧与所述DS1底部侧之间延伸的多个DS1侧边；第二信号分布结构(DS2)，其包括第一DS2介电层和第一DS2导体层，所述第二信号分布结构包括DS2顶部侧、DS2底部侧和在所述DS2顶部侧与所述DS2底部侧之间延伸的多个DS2侧边，其中所述DS1底部侧耦合到所述DS2顶部侧，且所述DS2顶部侧包括由所述DS1底部侧覆盖的第一中心部分和未由所述DS1底部侧覆盖的在所述DS1底部侧周围的第一外围部分；第三信号分布结构(DS3)，其包括第一DS3介电层和第一DS3导体层，所述第三信号分布结构包括DS3顶部侧、DS3底部侧和在所述DS3顶部侧与所述DS3底部侧之间延伸的多个DS3侧边，其中所述DS3底部侧耦合到所述DS2顶部侧，且所述DS2顶部侧包括由所述DS3底部侧覆盖的第二中心部分和未由所述DS3底部侧覆盖的在所述DS3底部侧周围的第二外围部分；第一功能半导体晶粒，其耦合到所述DS1顶部侧和所述DS3顶部侧；以及介电材料，其覆盖至少所述DS1侧边、所述DS3侧边、所述DS2顶部侧的所述第一外围部分和所述DS2顶部侧的所述第二外围部分。进一步地，所述电子装置，包括只耦合到所述第一信号分布结构的第二功能半导体晶粒。进一步地，所有所述DS2侧边被暴露。进一步地，所述第二信号分布结构将所述第一信号分布结构与所述第三信号分布结构相互电耦合。进一步地，所述电子装置包括第四信号分布结构(DS4)，其中：所述第四信号分布结构包括第一DS4介电层和第一DS4导体层；所述第四信号分布结构包括DS4顶部侧、DS4底部侧和在所述DS4顶部侧与所述DS4底部侧之间延伸的多个DS4侧边；所述DS4底部侧耦合到所述DS2顶部侧；所述DS2顶部侧包括由所述DS4底部侧覆盖的第三中心部分和未由所述DS4底部侧覆盖的在所述DS4底部侧周围的第三外围部分；以及所述第一功能半导体晶粒耦合到所述DS4顶部侧。
附图说明
图1展示制造电子装置的实例方法的流程图。
图2A到图2O展示说明根据本发明的各种方面的实例电子装置和制造实例电子装置的实例方法的横截面图。
图3展示制造电子装置的实例方法的流程图。
图4A到图4J展示说明根据本发明的各种方面的实例电子装置和制造实例电子装置的实例方法的横截面图。
图5展示制造电子装置的实例方法的流程图。
图6A到图6H展示说明根据本发明的各种方面的实例电子装置和制造实例电子装置的实例方法的横截面图。
图7展示说明根据本发明的各种方面的实例电子装置和制造实例电子装置的实例方法的横截面图。
具体实施方式
以下揭露通过提供其实例来提出本发明的各种方面。此类实例是非限制性的，并且因此本发明的各种方面的范围应不必受所提供的实例的任何特定特性限制。在以下揭露中，短语“举例来说”、“例如”和“示范性”是非限制性的且大体与“借助于实例而非限制”、“举例来说且不受限制”和类似者同义。
如本发明中利用，“和/或”意味着由“和/或”接合的列表中的项目中的任何一或多个。作为实例，“x和/或y”意味着三元素集合{(x),(y),(x,y)}中的任一元素。换句话说，“x和/或y”意味着“x和y中的一个或两个”。作为另一实例，“x、y和/或z”意味着七元素集合{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}中的任一元素。换句话说，“x、y和/或z”意味着“x、y和z中的一或多个”。
本发明中所使用的术语仅出于描述特定实例的目的，且并不希望限制本发明。如本发明中所使用，除非上下文另外明确指示，否则单数形式也希望包含复数形式。将进一步理解，术语“包括”、“包含”、“具有”和类似者当在本说明书中使用时，指定所陈述特征、整体、步骤、操作、组件和/或构件的存在，但是不排除一或多个其它特征、整体、步骤、操作、组件、构件和/或其群组的存在或添加。
应理解，虽然术语“第一”、“第二”等可在本发明中用以描述各种组件，但这些组件不应受这些术语限制。这些术语仅用以将一个组件与另一组件区分开来。因此，举例来说，在不脱离本发明的教示的情况下，下文揭露的第一组件、第一构件或第一区段可被称为第二组件、第二构件或第二区段。类似地，各种空间术语，例如“上部”、“下部”、“侧部”和类似者可用于以相对方式将一个组件与另一组件区分开来中。然而，应理解，构件可以不同方式定向，例如，在不脱离本发明的教示的情况下，半导体装置或封装可侧向转动使得其“顶”表面水平地面向且其“侧”表面垂直地面向。
本发明的各种方面提供一种半导体装置或封装和其制造方法，这可降低成本，增大可靠性，和/或增大半导体装置或封装的可制造性。
本发明的以上和其它方面将在各种实例实施方案的以下描述中进行描述并从各种实例实施方案的以下描述显而易见。现将参看附图提出本发明的各种方面。
图1展示根据本发明的各种方面的用于制造半导体装置的方法100。实例方法100可(例如)与本发明中(例如)关于图2A到图2O、图3、图4A到图4J、图5、图6A到图6H、图7等揭露的其它实例方法共享任何或所有特性。
图2A到图2O为说明图1的实例方法100的各种方面的横截面图，展示根据此实例方法100制造的半导体装置。在图2A到图2O中展示的方法和结构可与在图1、图3、图4A到图4J、图5、图6A到图6H、图7等中展示的类似方法和结构共享任何或所有特性。
现将一起揭露图1和图2A到图2O。应注意，在不脱离本发明的范围的情况下，方法100的实例块的次序可变化。还应注意，在不脱离本发明的范围的情况下，可省略方法100的实例块中的任一个和/或可插入其它块。
实例方法100可在步骤105包括制备逻辑晶圆(或多个逻辑晶圆，例如，具有相同或不同相应类型的晶粒)供处理(例如，用于封装)。步骤105可包括以多种方式中的任何者制备逻辑晶圆供处理，本发明中提供其非限制性方式。注意，也可制备各种被动组件，例如，被制备以用于附着。逻辑晶粒在本发明中也可被称作功能晶粒。
举例来说，步骤105可包括接收逻辑晶圆，例如，从供货商装运，自制造点的上游工艺等。逻辑晶圆可(例如)包括包括多个主动半导体晶粒的半导体晶圆。半导体晶粒可(例如)包括处理器晶粒、内存晶粒、可程序设计逻辑晶粒、专用集成电路晶粒、通用逻辑晶粒等。
步骤105可(例如)包括在逻辑晶圆上形成传导性互连结构。此类传导性互连结构可(例如)包括传导性衬垫、平台(land)、凸块或球、传导柱等。形成可(例如)包括将预先形成的互连结构附着至逻辑晶圆，镀覆逻辑晶圆上的互连结构等。
在实例实施方案中，传导结构可包括包括铜和/或镍的传导柱，且可包括焊料盖(例如，包括锡和/或银)。举例来说，包括传导柱的传导结构可包括：(a)凸块下金属化(“UBM”)结构，其包含(i)通过溅镀形成的钛-钨(TiW)层(其可被称作“种子层”)，和(ii)在通过溅镀形成的钛-钨层上的铜(Cu)层，(b)通过电镀形成于UBM上的铜柱，和(c)形成于铜柱上的焊料层，或形成于铜柱上的镍层，其中焊料层形成于镍层上。
并且，在实例实施方案中，传导结构可包括铅和/或无铅晶圆凸块。举例来说，无铅晶圆凸块(或互连结构)可至少部分通过以下操作形成：(a)通过以下操作来形成凸块下金属化(UBM)结构：(i)通过溅镀形成钛(Ti)或钛-钨(TiW)层，(ii)通过溅镀在钛或钛-钨层上形成铜(Cu)层，(iii)和通过电镀在铜层上形成镍(Ni)层；和(b)通过电镀在UBM结构的镍层上形成无铅焊接材料，其中无铅焊接材料具有按重量计1％到4％的银(Ag)的组成，且组合物的其余部分按重量计为锡(Sn)。
步骤105可(例如)包括执行逻辑晶圆的部分或完全变薄(例如，研磨、蚀刻等)。步骤105还可(例如)包括将逻辑晶圆切块成单独的晶粒或晶粒集合供稍后附着。步骤105还可包括从制造设施处的邻近或上游制造站、从另一地理位置等接收逻辑晶圆。逻辑晶圆可(例如)已制备好地接收，或可执行额外制备步骤。
一般来说，步骤105可包括制备逻辑晶圆供处理(例如，用于封装)。因此，本发明的范围不应受到特定类型的逻辑晶圆和/或晶粒处理的特性限制。
实例方法100可在步骤110包括制备载体、基板或晶圆。制备的(或接受的)晶圆可被称作再分布结构晶圆或RD晶圆。步骤110可包括以多种方式中的任何者制备RD晶圆供处理，本发明中提供其非限制性实例。
RD晶圆可(例如)包括插入晶圆、封装基板的晶圆等。RD晶圆可(例如)包括形成(例如，基于逐个晶粒)于半导体(例如，硅)晶圆上的再分布结构(或信号分布结构)。RD晶圆可(例如)只包括电路径且不包括电子装置(例如，半导体装置、被动电子装置等)。RD晶圆也可(例如)包括被动电子装置(例如，整合式被动装置)，但不包括主动半导体装置。RD晶圆可另外(例如)包括半导体装置和/或被动装置。举例来说，RD晶圆可包括形成于(例如，直接或间接形成于)基板或载体上或耦合到基板或载体的一或多个传导层或迹线。载体或基板的实例可包括半导体(例如，硅等)晶圆或玻璃基板。用以在半导体晶圆上形成传导层(例如，铜、铝、钨等)的工艺的实例包含利用半导体晶圆制造工艺，其在本发明中也可被称作后段生产线(BEOL)。在实例实施方案中，可使用溅镀、电镀工艺、无电镀覆等将传导层沉积于基板上。传导层在本发明中可被称作再分布层。传导层可用以在两个或更多个电连接之间导引电信号，和/或将电连接导引到较宽或较窄间距。
在实例实施方案中，可形成具有次微米间距(或中心到中心间隔)和/或小于2微米间距的再分布结构的各种部分(例如，可附着到电子装置的互连结构(例如，平台、迹线等))。在各种其它实施方案中，可利用2到5微米间距。
在实例实施方案中，其上形成再分布结构的硅晶圆可包括比可充分用以形成最终附着到再分布结构的半导体晶粒的等级低的硅。在另一实例实施方案中，硅晶圆可为来自不合格的半导体装置晶圆制造的回收的硅晶圆。在再一实例实施方案中，硅晶圆可包括比可充分用以形成最终附着到再分布结构的半导体晶粒薄的硅层。
步骤110还可包括从制造设施处的邻近或上游制造站、从另一地理位置等接收RD晶圆。RD晶圆可(例如)已制备好地接收，或可执行额外制备步骤。
图2A提供步骤110的各种方面的实例说明。参看图2A，RD晶圆200A可(例如)包括支撑层205(例如，硅或其它半导体层、玻璃层等)。再分布(RD)结构210可形成于支撑层205上。RD结构210可(例如)包括基底介电层211、第一介电层213、第一传导迹线212、第二介电层216、第二传导迹线215和互连结构217。RD结构210可(例如)为无核心信号分布结构(例如，无基板核心)。RD结构210也可在此处被称作信号分布结构。
基底介电层211可(例如)在支撑层205上。基底介电层211可(例如)包括氧化物层、氮化物层等。基底介电层211可(例如)规范地形成和/或可为原生。基底介电层211可被称作钝化层。基底介电层211可为或包括(例如)使用低压化学气相沉积(LPCVD)工艺形成的二氧化硅层。
RD晶圆200A还可(例如)包括第一传导迹线212和第一介电层213。第一传导迹线212可(例如)包括沉积的传导金属(例如，铜、铝、钨等)。第一传导迹线212可(例如)通过溅镀、镀覆(例如，电镀或无电镀覆)等形成。第一传导迹线212可(例如)按次微米或次两微米间距(或中心到中心间隔)形成。第一介电层213可(例如)包括无机介电材料(例如，氧化硅、氮化硅等)。注意，在各种实施方案中，第一介电层213可在第一传导迹线212前形成，例如，形成有接着填充有第一传导迹线212或其一部分的孔隙。在(例如)包括铜传导迹线的实例实施方案中，可利用双重镶嵌工艺形成迹线。
在替代性实施方案中，第一介电层213可包括有机介电材料。举例来说，第一介电层213可包括双马来酰亚胺三嗪(BT)、酚系树脂、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、环氧树脂和其等效物和其化合物，但本发明的各方面并不限于此。有机介电材料可以多种方式中的任何者形成，例如，旋涂、喷涂、印刷、烧结、热氧化、物理气相沉积(PVD)、化学气相沉积(CVD)、电浆气相沉积、薄片层压化学气相沉积(CVD)等。在此替代性实施方案中，第一传导迹线212可(例如)处于2到5微米间距(或中心到中心间隔)。
RD晶圆200A还可(例如)包括第二传导迹线215和第二介电层216。第二传导迹线215可(例如)包括沉积的传导金属(例如，铜等)。第二传导迹线215可(例如)通过相应传导性导通孔214(例如，在第一介电层213中)连接到相应第一传导迹线212。第二介电层216可(例如)包括无机介电材料(例如，氧化硅、氮化硅等)。在替代性实施方案中，第二介电层216可包括有机介电材料。举例来说，第二介电层216可包括双马来酰亚胺三嗪(BT)、酚系树脂、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、环氧树脂和其等效物和其化合物，但本发明的各方面并不限于此。第二介电层216可(例如)以多种方式中的任何者，例如，旋涂、喷涂、印刷、烧结、热氧化、物理气相沉积(PVD)、化学气相沉积(CVD)、电浆气相沉积、薄片层压化学气相沉积(CVD)等，但本发明的范围不限于此。
虽然图2A中说明两组介电层和传导迹线，但应理解，RD晶圆200A的RD结构210可包括任何数目个此类层和迹线。举例来说，RD结构210可包括仅一个介电层和/或一组传导迹线、三组介电层和/或传导迹线等。
如同在步骤105处的逻辑晶圆制备，步骤110可包括在RD结构210的表面上形成互连结构(例如，传导凸块、传导球、传导柱、传导性平台或衬垫等)。图2A中展示此类互连结构217的实例，其中RD结构210包括互连结构217，其展示形成于RD结构210的前(或顶部)侧上且通过第二介电层216中的传导性导通孔电连接到相应第二传导迹线215。此类互连结构217可(例如)用以将RD结构210耦合到各种电子组件(例如，主动半导体组件或晶粒、被动组件等)。注意，此类互连结构也可形成于RD结构210的背(或底部)侧上。
互连结构217可(例如)包括多种传导性材料中的任何者(例如，铜、镍、金等中的任一者或组合)。互连结构217还可(例如)包括焊料。
一般来说，步骤110可包括制备再分布结构晶圆(RD晶圆)。因此，本发明的范围不应受到执行此制备的任一特定方式的特性限制。
实例方法100可在步骤120包括将一或多个半导体晶粒附着到(例如，RD晶圆的)RD结构。步骤120可包括以多种方式中的任何者将半导体晶粒附着到RD结构，本发明中提供其非限制性实例。
半导体晶粒可包括多种类型的半导体晶粒中的任何者的特性。举例来说，半导体晶粒可包括处理器晶粒、内存晶粒、专用集成电路晶粒、通用逻辑晶粒、主动半导体组件等。注意，在步骤120，也可附着被动组件。
步骤120可包括以多种方式中的任何者附着半导体晶粒(例如，如在步骤105所制备)。举例来说，步骤120可包括利用大量回焊、热压接合(TCB)、传电性环氧树脂等附着半导体晶粒。
图2B提供步骤120的各种方面的实例说明，例如，晶粒附着方面。举例来说，第一晶粒225(例如，其可已从在步骤105制备的逻辑晶圆切块)电且机械附着到再分布结构210(例如，到其互连结构217)。类似地，第二晶粒226(例如，其可已从在步骤105制备的逻辑晶圆或其它逻辑晶圆切块)电且机械附着到再分布结构210(例如，到其互连结构217)。举例来说，如在步骤105所解释，逻辑晶圆(或其晶粒)可已被制备而具有形成于其上的各种互连结构(例如，传导性衬垫、平台、凸块、球、晶圆凸块、传导柱、铜柱、有焊料盖的铜柱等)。此类结构大体在图2B中展示为项219。步骤120可(例如)包括利用多种附着工艺(例如，大量回焊、热压接合(TCB)、传导性环氧树脂等)中的任何者将此类互连结构电且机械附着到再分布结构210(例如，到其互连结构217)。
第一晶粒225和第二晶粒226可包括多种晶粒特性中的任何者。在实例情境中，第一晶粒225可包括处理器晶粒且第二晶粒226可包括内存晶粒。在另一实例情境中，第一晶粒225可包括处理器晶粒，且第二晶粒226可包括共处理器晶粒。在另一实例情境中，第一晶粒225可包括传感器晶粒，且第二晶粒226可包括传感器处理晶粒。虽然展示图2B处的组合件200B具有两个晶粒225、226，但可存在任何数目个晶粒。举例来说，可存在仅一个晶粒、三个晶粒、四个晶粒或多于四个晶粒。
此外，虽然展示第一晶粒225和第二晶粒226相对于彼此侧向附着到再分布结构210，但其也可按垂直组合件配置。本发明中展示和揭露此类结构的各种非限制性实例(例如，晶粒迭置堆栈、晶粒附着到相对基板侧等)。并且，虽然展示第一晶粒225和第二晶粒226具有大体类似尺寸，但此晶粒225、226可包括不同相应特性(例如，晶粒高度、占据面积、连接间距等)。
说明第一晶粒225和第二晶粒226具有大体一致间距，但情况不必如此。举例来说，第一晶粒225在第一晶粒占据面积的紧邻第二晶粒226的区域中的接点219中的多数或全部和/或第二晶粒226在第二晶粒占据面积的紧邻第一晶粒225的区域中的接点219中的多数可具有比其它接点219中的多数或全部实质上细小的间距。举例来说，第一晶粒225的最靠近第二晶粒226(和/或第二晶粒226的最靠近第一晶粒225)的前5、10或n行接点219可具有30微米间距，而其它接点219可大体具有80微米和/或200微米间距。RD结构210可因此具有呈对应的间距的对应的接点结构和/或迹线。
如图2B中所展示，举例来说，作为半导体晶粒225B和226B，可存在附着到再分布结构210的晶粒226和226的多个集合。
一般来说，步骤120包括将一或多个半导体晶粒附着到(例如，再分布晶圆的)再分布结构。因此，本发明的范围不应受到任一特定晶粒的特性或任一特定多晶粒布局的特性或附着此晶粒的任一特定方式的特性等限制。
实例方法100可在步骤125包括底部填充在步骤120附着到RD结构的半导体晶粒和/或其它组件。步骤125可包括以多种方式中的任何者执行此底部填充，本发明中提供其非限制性实例。
举例来说，在步骤120处的晶粒附着后，步骤125可包括利用毛细管底填充料底部填充半导体晶粒。举例来说，底填充料可包括加强的聚合材料，其足够黏性以按毛细管作用在附着的晶粒与RD晶圆之间流动。
并且，举例来说，步骤125可包括在正于步骤120附着晶粒(例如，利用热压接合工艺)时，利用非传导性膏(NCP)和/或非传导性膜(NCF)或胶带底部填充半导体晶粒。举例来说，可在附着半导体晶粒(例如，作为预先涂覆的底填充料或PUF)前沉积(例如，印刷、喷雾等)此类底部填充材料。
如同实例方法100中说明的所有步骤，可在方法100流中的任一位置执行步骤125，只要晶粒与再分布结构之间的空间可接取。
底部填充还可发生在实例方法100的不同步骤处。举例来说，可将底部填充作为晶圆模制步骤135的部分执行(例如，利用模制的底填充料)。注意，完全不需要执行底部填充。
图2B提供步骤125的各种方面的实例说明，例如，底部填充方面。底填充料228定位于第一半导体晶粒225与再分布结构210之间和第二半导体晶粒226与再分布结构210之间，例如，包围接点219。
虽然底填充料228大体说明为平的，但底填充料228可上升且在半导体晶粒和/或其它组件的侧上形成接缝。在实例情境中，晶粒侧表面的至少四分之一或至少一半可由底部填充材料覆盖。在另一实例情境中，全部侧表面中的一或多个或所有可由底部填充材料覆盖。并且，举例来说，直接在半导体晶粒之间、半导体晶粒与其它组件之间和/或其它组件之间的空间中在相当大部分可填充有底部填充材料。举例来说，侧向邻近半导体晶粒之间、晶粒与其它组件之间和/或其它组件之间的空间的至少一半或所有空间可填充有底部填充材料。在实例实施方案中，底填充料228可覆盖RD晶圆的全部再分布结构210。在此实例实施方案中，当稍后切块(或部分切块)RD晶圆时，此切块还可切穿底填充料228。在另一实例实施方案中，侧向邻近半导体晶粒和/或其它组件之间的空间可通常无底填充料。
一般来说，步骤125可包括底部填充在步骤120附着到RD结构的半导体晶粒和/或其它组件。因此，本发明的范围不应受到任一特定类型的底填充料的特性或执行此底部填充的任一特定方式限制。
实例方法100可在步骤130包括沿着RD晶圆的切块线(或单切线)在RD晶圆中形成凹槽。此凹槽形成也可在本发明中被称作部分切块。步骤130可包括以多种方式中的任何者形成此(类)凹槽，本发明中提供非限制性实例。
凹槽可包括多种特性中的任何者。举例来说，凹槽可具有大于RD晶圆(例如，如在步骤110形成)的再分布结构的厚度的深度。在RD晶圆的再分布结构包括一或多个介电层和一或多个传导层的实例实施方案中，凹槽可具有大于此(类)介电层和传导层的全部厚度的深度。举例来说，在实例实施方案中，凹槽可具有比再分布结构的厚度大至少一微米的深度。在另一实例实施方案中，凹槽可具有比再分布结构的厚度大一到五微米的深度。在再一实例实施方案中，凹槽可具有多达十微米的总深度或比再分布结构的厚度大多达十微米的深度。凹槽可(例如)具有小于RD晶圆的总厚度的5％(或10％)的深度。
凹槽可包括大于(或例如，不少于)稍后执行的切块切割(例如，在步骤195)的宽度的宽度。举例来说，凹槽可包括比此切块切割宽度大从一微米到两微米的宽度。并且，举例来说，凹槽可包括比此切块切割宽度大从三微米到五微米的宽度。另外，举例来说，凹槽可包括比此切块切割宽度大不大于十微米的总宽度。
凹槽可(例如)包括如所展示的平底部，但还可具有碗形或斜底表面。注意，虽然凹槽在本发明中大体呈现具有垂直侧，但此类侧也可倾斜。举例来说，凹槽可在顶部比在底部宽，或反之亦然。
步骤130可包括以多种方式中的任何者形成凹槽。举例来说，步骤130可包括利用机械锯、激光锯、电浆锯、定向能量锯等中的任何一或多者在受控制的深度形成凹槽。在实例实施方案中，步骤130包括利用机械和激光切除两者形成凹槽。
注意，步骤130可(例如)在于步骤120处的逻辑晶粒附着前执行。一般来说，可改变本发明中揭露的步骤的次序。
图2C提供步骤130的各种方面的实例说明，例如，凹槽形成方面。图2C展示实例有槽晶圆200C。凹槽219形成于第一晶粒集合(例如，对应于待形成的第一半导体封装)的第二半导体晶粒226与第二晶粒集合(例如，对应于待形成的第二半导体封装)的第一半导体晶粒225B之间的切块在线。另外，第二凹槽219B形成于第一晶粒集合的第一半导体晶粒225与左边的另一晶粒集合(未展示)的第二半导体晶粒之间。并且，第三凹槽219C形成于第二晶粒集合的第二半导体晶粒226B与右边的又一晶粒集合(未展示)的第一半导体晶粒之间。以此方式，此类凹槽的矩阵(例如，包括许多行和列)可形成于正形成的封装的晶圆或面板上。举例来说，正形成的每一半导体封装可在此时点由凹槽包围。注意，如本发明中所揭露，凹槽还可在半导体封装的内部内延伸。
一般来说，步骤130可包括沿着RD晶圆的切块线(或单切线)在RD晶圆中形成凹槽。因此，本发明的范围不应受到特定凹槽的特性或形成此类凹槽的任一特定方式限制。
实例方法100可在步骤135包括模制RD晶圆(例如，或RD结构)。步骤135可包括以多种方式中的任何者模制RD晶圆，本发明中提供其非限制性实例。
举例来说，步骤135可包括在RD晶圆的顶表面上、在于步骤120附着的晶粒和/或其它组件上、在于步骤110形成的互连结构(例如，传导球、椭球、立柱或柱(例如，镀覆的柱、导线或导线接合导线等)等)、在于步骤125形成的底填充料(如果被形成)上、在于步骤130形成的凹槽中等模制。
步骤135可(例如)包括利用压缩模制(例如，利用液体、粉末和/或膜)或真空模制。并且，举例来说，步骤135可包括利用转移模制工艺(例如，晶圆级转移模制工艺)、液体囊封剂模制、真空层压、膏印刷、膜辅助模制等。
模具材料可(例如)包括多种特性中的任何者。举例来说，模具材料(例如，环氧树脂成型化合物(EMC)、环氧树脂模制化合物、一般介电材料等)可包括相对高的模数，例如，以提供后续工艺中的晶圆支撑。并且，举例来说，模具材料可包括相对低模数，以提供后续工艺中的晶圆灵活性。
如本发明中所解释，例如，关于步骤125，步骤135的模制工艺可提供晶粒与RD晶圆之间的底填充料。在此实例中，可存在模制的底部填充材料与囊封半导体晶粒的模具材料之间的材料均匀性。
图2D提供步骤135的各种方面的实例说明，例如，模制方面。举例来说，展示模制的组合件200D(其在本发明中也可被称作模制的RD晶圆)具有模具材料230，其覆盖第一半导体晶粒225、第二半导体晶粒226、底填充料228和再分布结构210的顶表面。模具材料230还填充在步骤130形成的凹槽219(和219B和219C)。虽然展示在本发明中也可被称作囊封物的模具材料230完全覆盖第一半导体晶粒225和第二半导体晶粒226的侧面和顶部，但情况未必如此。举例来说，步骤230可包括利用膜辅助或晶粒密封模制技术保持晶粒顶部无模具材料。另外，步骤130(或任一其它步骤)可包括使模具材料230变薄(例如，研磨等)以提供所要的厚度和/或暴露晶粒。
模具材料230可通常(例如)直接接触且覆盖晶粒225和226的不由底填充料228(如果存在)覆盖的部分。举例来说，在晶粒225和226的侧的至少第一部分由底填充料228覆盖的情境中，模具材料230可直接接触且覆盖晶粒225和226的侧的第二部分。模具材料230还可(例如)填充晶粒225与226之间的空间(例如，空间的已填充有底填充料228的至少一部分)。
一般来说，步骤135可包括模制RD晶圆。因此，本发明的范围不应受到任一特定模具材料、结构和/或技术的特性限制。
实例方法100可在步骤140包括将模制的RD晶圆(例如，其顶部或模具侧)附着到晶圆支撑结构。步骤140可包括以多种方式中的任何者将模制的RD晶圆附着到晶圆支撑结构，本发明中提供其非限制性实例。
晶圆支撑结构可(例如)包括由硅、玻璃或各种其它材料(例如，介电材料)形成的晶圆或固定装置。步骤140可(例如)包括利用黏合剂、真空固定装置等将模制的RD晶圆附着到晶圆支撑结构。注意，在实例实施方案中，在晶圆支撑附着前，再分布结构可形成于晶粒和/或模具材料的顶部侧(或背面)上。
图2E提供步骤140的各种方面的实例说明，例如，晶圆支撑附着方面。将晶圆支撑结构250附着到模具材料230的顶部侧。晶圆支撑结构250可(例如)用黏合剂、利用真空力等附着。注意，在晶粒225和226的顶部从模具材料230暴露的组合件中，晶圆支撑结构250可直接耦合到模具材料230的顶部和晶粒225和226的顶部。
一般来说，步骤140可包括将模制的RD晶圆(例如，其顶部或模具侧)附着到晶圆支撑结构。因此，本发明的范围不应受到任一特定类型的晶圆支撑结构的特性或附着晶圆支撑结构的任一特定方式的特性限制。
实例方法100可在步骤145包括从RD晶圆去除支撑层。步骤145可包括以多种方式中的任何者去除支撑层，本发明中提供其非限制性实例。
如本发明中所揭露，RD晶圆可包括其上形成和/或承载RD结构的支撑层。支撑层可(例如)包括半导体材料(例如，硅)。在支撑层包括硅晶圆层的实例情境中，步骤145可包括去除硅(例如，从RD晶圆去除所有硅、从RD晶圆去除几乎所有硅(例如，至少90％或95％)等)。举例来说，步骤145可包括机械研磨几乎所有硅，接着为干式或湿式化学蚀刻以去除其余部分(或几乎所有其余部分)。在支撑层松散地附着到在其上形成(或承载)的RD结构的实例情境中，步骤145可包括拉动或剥落以将支撑层与RD结构分开。
图2F提供步骤145的各种方面的实例说明，例如，支撑层去除方面。举例来说，从RD结构210去除支撑层205(在图2E中展示)。在所说明的实例中，RD结构210可(但未必)仍然包括如本发明中所揭露的基底介电层211(例如，氧化物、氮化物等)。
如图2F中所展示，在实例实施方案中，作为支撑层205的去除的结果，保留在RD晶圆200A上的全部(例如，如在步骤110制备且如在图2A中所展示)为RD结构210的被单切(或切块)段。举例来说，RD结构210可包括顶部侧(例如，晶粒225和226耦合到所述顶部侧)、底部侧(例如，在支撑层205的去除后，所述底部侧现在被暴露)和在顶部侧与底部侧之间延伸的多个侧边(例如，如果RD结构210呈矩形或正方形配置，那么为此类侧边中的四个)。
一般来说，步骤145可包括从RD晶圆去除支撑层。因此，本发明的范围不应受到任一特定类型的晶圆材料的特性或晶圆材料去除的任一特定方式的特性限制。
实例方法100可在步骤155包括形成且图案化第一再分布层(RDL)介电层以用于蚀刻RD结构的氧化物层。步骤155可包括以多种方式中的任何者形成且图案化第一RDL介电层，本发明中提供其非限制性实例。注意，RDL也可在本发明中被称作再分布结构或信号分布结构。
在本发明中大体揭露的实例中，RD晶圆的RD结构大体形成于氧化物层(或氮化物或其它电介质)上。为了实现到RD结构的金属到金属附着，氧化物层的覆盖RD结构的迹线(或衬垫或平台)的部分可被去除，例如，通过蚀刻。注意，氧化物层未必需要被去除或完全去除，只要其具有可接受的传导性。
在实例实施方案中，第一RDL介电层可包括形成于RD结构的基底介电层的第一侧上的有机材料(例如，聚酰亚胺(PI)、苯并环丁烷(BCB)、聚苯并恶唑(PBO)、双马来酰亚胺三嗪(BT)、酚系树脂、环氧树脂、其等效物、其化合物等)，其可包括氧化物或氮化物或其它介电材料。在各种实例实施方案中，然而，第一RDL介电层可包括无机材料(例如，Si3N4、SiO2、SiON等)。第一介电层可(例如)利用层压膜、液体、糊状物等形成。
由于在步骤145去除其上形成RD结构210的支撑层205，第一RDL介电层也可形成于模具材料230的部分上。举例来说，在支撑层205的去除后，填充凹槽219(例如，其底部侧或背面)的模具材料230暴露于RD结构210的段之间。模具材料230的底表面与RD结构210的底(或背)表面可共平面。
可(例如)使用多种工艺(例如，印刷、旋涂、喷涂、烧结、热氧化、物理气相沉积、电浆气相沉积、化学气相沉积(CVD)、其组合等)中的任一者形成第一RDL介电层，但本发明的范围不限于此。
第一RDL介电层可(例如)用作用于蚀刻基底介电层(例如，氧化物或氮化物层(例如，在步骤160))的屏蔽。并且，举例来说，在蚀刻后，第一RDL介电层可保留，例如，以在于其上形成传导性RDL迹线时利用。
在替代实例情境(未展示)中，可利用临时屏蔽层(例如，临时光阻层)。举例来说，在蚀刻后，临时屏蔽层可被去除和由永久RDL介电层代替。
图2G提供步骤155的各种方面的实例说明。举例来说，第一RDL介电层271形成且图案化于基底介电层211上。图案化的第一RDL介电层271可(例如)包括通过第一RDL介电层271的导通孔272，例如，通过所述导通孔可蚀刻基底介电层211(例如，在步骤160)且在所述导通孔中可形成第一迹线(或其部分)(例如，在步骤165)。
一般来说，步骤155可包括形成和图案化第一介电层(例如，第一RDL介电层)，例如，在基底介电层上。因此，本发明的范围不应受到特定介电层的特性或形成介电层的特定方式的特性限制。
实例方法100可在步骤160包括从RD结构蚀刻基底介电层(例如，氧化物层、氮化物层等)，例如，其未遮蔽的部分。步骤160可包括以多种方式中的任何者执行蚀刻，本发明中提供其非限制性实例。
举例来说，步骤160可包括执行干式蚀刻工艺(或替代地，湿式蚀刻工艺)以蚀刻穿过由通过第一介电层的导通孔暴露的基底介电层(例如，氧化物、氮化物等)的部分，第一介电层充当用于蚀刻的屏蔽。
图2G提供步骤160的各种方面的实例说明，例如，介电蚀刻方面。举例来说，从图2G去除基底介电层211的在图2F中展示在第一传导迹线212下方的部分。举例来说，这实现第一传导迹线212与在步骤165形成的第一RDL迹线之间的金属到金属接触。
一般来说，步骤160可(例如)包括蚀刻基底介电层。因此，本发明的范围不应受到执行此蚀刻的任一特定方式限制。
实例方法100可在步骤165包括形成第一再分布层(RDL)迹线。步骤165可包括以多种方式中的任何者形成第一RDL迹线，本发明中提供其非限制性实例。
如本发明中所揭露，第一RDL介电层(例如，在步骤155处形成)可用于蚀刻(例如，在步骤160)且接着保留用于第一RDL迹线的形成。替代地，可在蚀刻工艺后形成且图案化第一RDL介电层。在本发明中揭露的又一替代性实施方案中，可跳过针对基底介电层的蚀刻工艺(例如，在基底介电层(例如，薄氧化物或氮化物层)不存在或传导性足够充分充当金属迹线之间的传导路径的实施方案中)。
步骤165可包括形成附着到RD结构的通过图案化的第一RDL介电层暴露的第一传导迹线的第一RDL迹线。第一RDL迹线也可形成于第一RDL介电层上。步骤165可包括以多种方式(例如，电解镀覆、无电镀覆、化学气相沉积(CVD)、溅镀或物理气相沉积(PVD)、电浆气相沉积、印刷等)中的任何者形成第一RDL迹线，但本发明的范围不受形成此类迹线的任一特定方式的特性限制。
第一RDL迹线可包括多种材料(例如，铜、金、镍等)中的任一者。第一RDL迹线可(例如)包括多种尺寸特性中的任一者。举例来说，第一RDL迹线的典型间距可(例如)为5微米。在实例实施方案中，第一RDL迹线可(例如)按大致或至少比形成RD晶圆的RD结构的各种迹线时的间距大一个数量级的中心到中心间距形成(例如，按次微米间距、大致0.5微米间距等)。
图2G和图2H提供步骤165的各种方面的实例说明，例如，RDL迹线形成方面。举例来说，第一RDL迹线的第一部分281可形成于第一RDL介电层271(和基底介电层211)的导通孔272中，且接触由此类导通孔272暴露的RD结构210的第一传导迹线212。并且，举例来说，第一RDL迹线的第二部分282可形成于第一RDL介电层271上。
一般来说，步骤165可包括形成第一再分布层(RDL)迹线。因此，本发明的范围不应受到任何特定RDL迹线的特性或形成此类RDL迹线的任一特定方式的特性限制。
实例方法100可在步骤170包括在第一RDL迹线(例如，在步骤165形成)和第一RDL介电层(例如，在步骤155形成)上形成且图案化第二RDL介电层。步骤170可包括以多种方式中的任何者形成且图案化第二介电层，本发明中提供其非限制性实例。
举例来说，步骤170可与步骤155共享任何或所有特性。举例来说，可利用与在步骤155形成的第一RDL介电层相同的材料形成第二RDL介电层。
第二RDL介电层可(例如)包括聚酰亚胺或聚苯并恶唑(PBO)材料。第二RDL介电层可(例如)通常包括有机材料。然而，在各种实例实施方案中，第一RDL介电层可包括无机材料。
图2H提供步骤170的各种方面的实例说明。举例来说，第二RDL介电层283形成于第一RDL迹线281和282上和第一RDL介电层271上。如图2H中所展示，导通孔284形成于第二RDL层283中，可通过所述导通孔进行与由此类导通孔284暴露的第一RDL迹线282的传导性接触。
一般来说，步骤170可包括形成和/或图案化第二RDL介电层。因此，本发明的范围不应受到任一特定介电层的特性或形成介电层的任一特定方式的特性限制。
实例方法200可在步骤175包括形成第二再分布层(RDL)迹线。步骤175可包括以多种方式中的任何者形成第二RDL迹线，本发明中提供其非限制性实例。步骤175可(例如)与步骤165共享任何或所有特性。
步骤175可包括形成附着到通过图案化的第二RDL介电层(例如，在步骤170形成)中的导通孔暴露的第一RDL迹线的第二RDL迹线(例如，在步骤165形成)。第二RDL迹线也可形成于第二RDL介电层上。步骤175可包括以多种方式中的任何者(例如，通过镀覆)形成第二RDL迹线，但本发明的范围不受到任一特定方式的特性限制。
如同第一RDL迹线，第二RDL迹线可包括多种材料(例如，铜等)中的任何者。另外，第二RDL迹线可(例如)包括多种尺寸特性中的任一者。
图2H和图2I提供步骤175的各种方面的实例说明。举例来说，第二RDL迹线291可形成于第二RDL介电层283中的导通孔284中以接触通过此类导通孔284暴露的第一RDL迹线281。另外，第二RDL迹线291可形成于第二RDL介电层283上。
一般来说，步骤175可包括形成第一再分布层(RDL)迹线。因此，本发明的范围不应受到任何特定RDL迹线的特性或形成此类RDL迹线的任一特定方式的特性限制。
在步骤155到180形成的信号分布结构可(例如)为无核心信号分布结构(例如，无基板核心)。
实例方法100可在步骤180包括在第二RDL迹线(例如，在步骤175形成)和第二RDL介电层(例如，在步骤170形成)上形成且图案化第三RDL介电层。步骤180可包括以多种方式中的任何者形成且图案化第三介电层，本发明中提供其非限制性实例。
举例来说，步骤180可与步骤170和155共享任何或所有特性。可(例如)利用与在步骤155(和/或在步骤160的蚀刻且剥落临时屏蔽层后)形成的第一RDL介电层相同的材料和/或利用与在步骤170形成的第二RDL介电层相同的材料形成第三RDL介电层。。
第三RDL介电层可(例如)包括聚酰亚胺或聚苯并恶唑(PBO)材料。第三RDL介电层可(例如)通常包括有机材料。然而，在各种实例实施方案中，第三RDL介电层可包括无机材料。
图2I提供步骤180的各种方面的实例说明。举例来说，第三RDL层285可形成于第二RDL迹线291上和第二RDL层283上。如图2I中所展示，导通孔形成于第三RDL层285中，可通过所述导通孔进行与由此类导通孔暴露的第二RDL迹线291的传导性接触。
一般来说，步骤180可包括形成和/或图案化第三RDL介电层。因此，本发明的范围不应受到任一特定介电层的特性或形成介电层的任一特定方式的特性限制。
实例方法100可在步骤185包括在第二RDL迹在线和/或在第三RDL介电层上形成互连结构。步骤185可包括以多种方式中的任何者形成互连结构，本发明中提供其非限制性实例。
步骤185可(例如)包括在通过第三介电层中的导通孔暴露的第二RDL迹线的部分上形成凸块下金属。步骤185可接着(例如)包括将传导凸块或球附着到凸块下金属。也可利用其它互连结构，其实例在本发明中提供(例如，传导支柱或柱、焊料球、焊料凸块等)。
图2I提供步骤185的各种方面的实例说明，例如，互连结构形成方面。举例来说，互连结构292通过在第三RDL介电层285中形成的导通孔附着到第二RDL迹线291。注意，虽然将互连结构292说明为小于互连结构217/219，但本发明不如此受限制。举例来说，互连结构292可为与互连结构217/219相同的大小或大于互连结构217/219。另外，互连结构292可为与互连结构217/219相同类型的互连结构，或可为不同类型。
虽然在步骤155到185形成的再分布层(其还可被称作前侧再分布层(RDL))在图2中大体按扇出组合件(例如，在晶粒225和226的占据面积外延伸)说明，但其也可按扇入组合件形成，例如，其中互连结构292并不大体在晶粒225和226的占据面积外延伸。本发明中提供此组合件的非限制性实例。
一般来说，步骤185可包括形成互连结构，例如，在第二RDL迹在线和/或在第三RDL介电层上。因此，本发明的范围不应受到任一特定互连结构的特性或形成互连结构的任一特定方式限制。
实例方法100可在步骤190包括去接合(或去附着)在步骤140附着的晶圆支撑。步骤190可包括以多种方式中的任何者执行此去接合，本发明中提供其非限制性方面。
举例来说，在黏合性地附着晶圆支撑的实例情境中，可释放黏合剂(例如，使用热和/或力)。并且，举例来说，可利用化学脱模剂。在利用真空力附着晶圆支撑的另一实例情境中，可释放真空力。注意，在涉及黏合剂或其它物质以辅助晶圆支撑附着的情境中，步骤190可包括在去接合后清洁来自电组合件和/或来自晶圆支撑的残余物。
图2I和图2J提供步骤190的各种方面的实例说明。举例来说，在图2J中去除图2I中说明的晶圆支撑250。
一般来说，步骤190可包括去接合晶圆支撑。因此，本发明的范围不应受到任一特定类型的晶圆支撑的特性或去接合晶圆支撑的任一特定方式限制。
实例方法100可在步骤195包括将晶圆(或面板)切块。步骤195可包括以多种方式中的任何者将晶圆(或面板)切块，本发明中提供其非限制性实例。
本发明中的揭露已大体聚焦于处理此类封装的晶圆或面板的一或两个封装。对一或两个封装的此聚焦只是为了说明清晰。应理解，可对全部晶圆或面板执行本发明中揭露的过程步骤中的任一者或全部。举例来说，可对单一晶圆或面板将图2A到图2O和本发明中的其它图处提供的说明中的每一个重复数十或数百次。举例来说，直到切块，在说明的组合件中的一个与晶圆或面板的相邻组合件之间才可存在分离。
步骤195可(例如)包括将来自晶圆或面板的个别封装切块(例如，机械冲切、机械锯切、激光切割、软波束切割、电浆切割等)。此切块的结果可(例如)为图2K中展示的封装。举例来说，切块可形成包括封装的多个组件的共平面侧表面的封装的侧表面。举例来说，模具材料230、在步骤155到180形成的再分布结构的介电层271、283和285等中的任一者或全部的侧表面可共平面。举例来说，此类层和结构(其也可一起被称作再分布结构或信号分布结构)可包括顶部侧(例如，面向RD结构210)、底部侧(例如，互连结构292所位于之处)和在顶部侧与底部侧之间延伸的多个侧边。举例来说，可在切块(或单切)后暴露侧边。
可(例如)沿着在步骤130形成凹槽所沿着的相同道中的一些或全部执行步骤195。如本发明中所揭露，在步骤135的模制期间，模具材料流动至在步骤130形成的凹槽内。在实例实施方案中，穿过凹槽中的此模具材料发生切块切割。
图2K和图2L提供步骤195的各种方面的实例说明。展示实例切块切割295穿过模具材料230和在步骤155到180形成的再分布结构的介电层271、283和285。切口195的实例切块切割宽度WD小于凹槽219的凹槽宽度WG。因此，在凹槽219的每一侧，存在具有残余物宽度WR的模具材料的残余物299。残余物299侧向邻近在于步骤130和145执行的凹槽形成和RD晶圆支撑层去除后保留的RD结构210(且覆盖所述RD结构的侧边)。
在实例实施方案中，凹槽宽度WG可比切块切割宽度WD大一到两个微米，或小两个微米。残余物宽度WR可接着(例如)为从半微米到一微米。在另一实例实施方案中，凹槽宽度WG可比切块切割宽度WD大三到五微米。残余物宽度WR可接着(例如)在1.5到2.5微米范围中。举例来说，切块切割宽度WD可为30到40微米，且凹槽宽度WG可为50微米。在再一实例实施方案中，凹槽宽度WG可比切块切割宽度WD大至多十微米。残余物宽度WR可接着(例如)为至多五微米。
如本发明中所提到，步骤195可沿着在步骤130形成凹槽的所有相同线路切块(或单切)，但情况不必如此。实例说明提供于图2M、图2N和图2O处。
图2M展示在中心凹槽219不执行切块(或单切)而在左凹槽219B执行小方块切割295B且在右凹槽291C执行小方块切割295C的实例实施方案的横截面图。虽未展示，但在左RD结构(功能晶粒225和226耦合到所述结构)与右RD结构(功能晶粒227和228耦合到所述结构)之间可存在电互连。此类互连(如果存在)可(例如)由在步骤155到175形成的RDL迹线提供。
图2N展示在中心凹槽219不执行切块(或单切)而在左凹槽219B执行小方块切割295B且在右凹槽291C执行小方块切割295C的实例实施方案的横截面图。展示功能晶粒226跨越中心凹槽219且直接电连接到左RD结构(功能晶粒225耦合到所述结构)和右RD结构(功能晶粒227耦合到所述结构)。虽未展示，但在左RD结构(功能晶粒225和226耦合到所述结构)与右RD结构(功能晶粒226和227耦合到所述结构)之间可存在电互连。此类互连(如果存在)可(例如)由在步骤155到175形成的RDL迹线提供。
注意，凹槽宽度在所有凹槽(例如，将经受完整的切块的凹槽和将不经受切块的凹槽)当中可一致，但此并非必要。举例来说，针对将不经受在步骤195处的切块的凹槽的凹槽宽度WG可比针对将执行切块的凹槽的凹槽宽度WG窄(或反之亦然)。
图2O展示在凹槽219A、219B、219C和219D不执行切块(或单切)而在对应的凹槽执行小方块切割295A、295B、295C和295D的实例实施方案的俯视图。如所展示，功能晶粒(例如，晶粒D4、晶粒D5、晶粒D6和晶粒D7)可(例如)专用于单一RS结构(例如，分别RS3、RS4、RS6和RS7)。并且，举例来说，功能晶粒(例如，晶粒D3和D8)可耦合到两个截然不同的RS结构(例如，晶粒D3耦合到RS1和RS2两者，且晶粒D8耦合到RS8和RS9两者)。功能晶粒可(例如)耦合到任何数目个RS结构。举例来说，功能晶粒D2耦合到RS2、RS3、RS5和RS6中的每一个，且功能晶粒D1耦合到RS1、RS2、RS4、RS5、RS7和RS8中的每一个。
一般来说，步骤195可包括将晶圆(或面板)切块。因此，本发明的范围不应受到将晶圆(或面板)切块的任一特定方式的特性限制。
在关于图1和图2A到图2O呈现的实例方法和结构中，在步骤145的从RD晶圆的支撑层去除前执行在步骤135的晶圆模制。在其它实例方法和结构中，可在支撑层的去除后执行晶圆模制。此类实例方法和结构呈现于图3和图4A到图4J处。
图3展示根据本发明的各种方面的用于制造半导体装置的方法300。实例方法300可(例如)与本发明中(例如)关于图1、图2A到图2O、图4A到图4J、图5、图6A到图6H、图7等揭露的其它实例方法共享任何或所有特性。
图4A到图4J为说明图3的实例方法300的各种方面的横截面图，展示根据此实例方法300制造的半导体装置。在图4A到图4J中展示的方法和结构可(例如)与在图1、图2A到图2O、图3等中展示的类似方法和结构共享任何或所有特性。
现将一起揭露图3和图4A到图4J。应注意，在不脱离本发明的范围的情况下，方法300的实例步骤的次序可变化。还应注意，在不脱离本发明的范围的情况下，可省略方法300的实例步骤中的任一个和/或可插入其它步骤。
实例方法300可在步骤305包括制备逻辑晶圆(或多个逻辑晶圆，例如，具有相同或不同相应类型的晶粒)供处理(例如，用于封装)。步骤305可与图1的实例方法100的步骤105共享任何或所有特性。
实例方法300可在步骤310包括制备载体、基板或晶圆。步骤310可与图1的实例方法100的步骤110共享任何或所有特性。
图4A提供步骤310的各种方面的实例说明。参看图4A，RD晶圆400A可(例如)包括支撑层405(例如，硅或其它半导体层、玻璃层等)。再分布(RD)结构410可形成于支撑层405上。RD结构410可(例如)包括基底介电层411、第一介电层413、第一传导迹线412、第二介电层416和第二传导迹线415。如本发明中所揭露，各种互连结构也可形成于RD结构410的顶部或底部侧上。RD结构410也可在此处被称作信号分布结构。
基底介电层411可(例如)在支撑层405上。基底介电层411可(例如)包括氧化物层、氮化物层等。基底介电层411可(例如)规范地形成和/或可为原生。基底介电层411可被称作钝化层。基底介电层411可为或包括(例如)使用低压化学气相沉积(LPCVD)工艺形成的二氧化硅层。
RD晶圆400A还可(例如)包括第一传导迹线412和第一介电层413。第一传导迹线412可(例如)包括沉积的传导金属(例如，铜、铝、钨等)。第一传导迹线412可(例如)通过溅镀、镀覆(例如，电镀或无电镀覆)等形成。第一传导迹线412可(例如)按次微米或次两微米间距(或中心到中心间隔)形成。第一介电层413可(例如)包括无机介电材料(例如，氧化硅、氮化硅等)。注意，在各种实施方案中，第一介电层413可在第一传导迹线412前形成，例如，形成有接着填充有第一传导迹线412或其一部分的孔隙。在(例如)包括铜传导迹线的实例实施方案中，可利用双重镶嵌工艺沉积迹线。
在替代性实施方案中，第一介电层413可包括有机介电材料。举例来说，第一介电层413可包括双马来酰亚胺三嗪(BT)、酚系树脂、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、环氧树脂和其等效物和其化合物，但本发明的方面并不限于此。有机介电材料可以多种方式中的任何者形成，例如，旋涂、喷涂、印刷、烧结、热氧化、物理气相沉积(PVD)、化学气相沉积(CVD)、电浆气相沉积、薄片层压化学气相沉积(CVD)等。在此替代性实施方案中，第一传导迹线412可(例如)处于2到5微米间距(或中心到中心间隔)。
RD晶圆400A还可(例如)包括第二传导迹线415和第二介电层416。第二传导迹线415可(例如)包括沉积的传导金属(例如，铜等)。第二传导迹线415可(例如)通过相应的传导性导通孔414(例如，在第一介电层413中)连接到相应第一传导迹线412。第二介电层416可(例如)包括无机介电材料(例如，氧化硅、氮化硅等)。在替代性实施方案中，第二介电层416可包括有机介电材料。举例来说，第二介电层416可包括双马来酰亚胺三嗪(BT)、酚系树脂、聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、环氧树脂和其等效物和其化合物，但本发明的方面并不限于此。第二介电层416可(例如)使用CVD工艺形成，但本发明的范围不限于此。
虽然图4A中说明两组介电层和传导迹线，但应理解，RD晶圆400A的RD结构410可包括任何数目个此类层和迹线。举例来说，RD结构410可包括仅一个介电层和/或一组传导迹线、三组介电层和/或传导迹线等。
如同在步骤305处的逻辑晶圆制备，步骤310可包括在RD结构410的表面上形成互连结构(例如，传导凸块、传导球、传导柱、传导性平台或衬垫等)。关于图2A等揭露此类互连结构217的实例。如所揭露，此类互连结构可形成于RD结构410的任一侧或两侧上。此类互连结构417可(例如)用以将RD结构410耦合到各种电子组件(例如，主动半导体组件或晶粒、被动组件等)。
一般来说，步骤310可包括制备再分布结构晶圆(RD晶圆)。因此，本发明的范围不应受到执行此制备的任一特定方式的特性限制。
实例方法300可在步骤315包括沿着RD晶圆的切块线(或单切线)在RD晶圆中形成凹槽。此凹槽形成也可在本发明中被称作部分切块。步骤315可与图1的实例方法100的步骤130共享任何或所有特性。
图4B提供步骤315的各种方面的实例说明，例如，凹槽形成方面。图4B展示实例有槽晶圆400B。凹槽419形成于用于第一半导体晶粒或其集合(例如，对应于待形成的第一半导体封装)的第一附着区域475与用于第二半导体晶粒或其集合(例如，对应于待形成的第二半导体封装)的第二附着区域476之间的切块在线。另外，第二凹槽419B形成于第一附着区域475与左边的另一附着区域(未展示)之间。并且，第三凹槽419C形成于第二附着区域476与右边的另一附着区域(未展示)之间。以此方式，此类凹槽的矩阵(例如，包括许多行和列)可形成于正形成的封装的晶圆或面板上。举例来说，正形成的每一半导体封装可在此时点由凹槽包围。注意，如本发明中所揭露，也可形成在封装的占据面积内延伸的此类凹槽。
一般来说，步骤315可包括沿着RD晶圆的切块线(或单切线)在RD晶圆中形成凹槽。因此，本发明的范围不应受到特定凹槽的特性或形成此凹槽的任一特定方式限制。
实例方法300可在步骤320包括形成第一再分布层(RDL)介电层。步骤320可(例如)与图1的实例方法100的步骤155共享任何或所有特性。步骤320可包括以多种方式中的任何者形成第一RDL介电层，本发明中提供其非限制性实例。
在实例实施方案中，第一RDL介电层可包括形成于RD结构的基底介电层的第一侧上的有机材料(例如，聚酰亚胺(PI)、苯并环丁烷(BCB)、聚苯并恶唑(PBO)、双马来酰亚胺三嗪(BT)、酚系树脂、环氧树脂、其等效物、其化合物等)，其可包括氧化物或氮化物或其它介电材料。在各种实例实施方案中，然而，第一RDL介电层可包括无机材料(例如，Si3N4、SiO2、SiON等)。第一RDL介电层可(例如)利用层压膜、液体、糊状物等形成。
可使用多种介电沉积工艺中的任何一或多个形成第一RDL介电层，例如，旋涂、喷涂、印刷、烧结、热氧化、物理气相沉积(PVD)、电浆气相沉积、化学气相沉积(CVD)、薄片层压、其组合等。
图4C提供步骤320的各种方面的实例说明。举例来说，第一RDL介电层471形成于RD结构410上且还填充在步骤315形成的凹槽419、419B和419C。展示第一RDL介电层471完全填充凹槽419、419B和419C(例如，具有完全平坦的顶表面)，但完全填充并非必要。举例来说，在另一实例实施方案中，在凹槽419、419B和419C上的第一RDL介电层471的顶表面中可存在突降。如其它说明中所展示，可穿过第一RDL介电层471形成导通孔以提供对RD结构410的传导性特征的传导性接取。
一般来说，步骤320可包括形成第一介电层(例如，第一RDL介电层)，例如，在RD结构410上和在凹槽419、419B和419C中。因此，本发明的范围不应受到特定介电层的特性或形成介电层的特定方式的特性限制。
实例方法300可在步骤325包括在RD结构上形成再分布层(或再分布结构)的其余部分。步骤325可(例如)与图1的实例方法100的步骤155到185共享任何或所有特性。图4D提供步骤325的各种方面的实例说明。注意，也可稍后形成互连结构(例如，传导球或凸块等)，例如，在切块前。
实例方法300可在步骤330包括将具有形成于其上的RDL结构的RD晶圆(或面板)附着到晶圆支撑结构。步骤330可(例如)与图1的实例方法100的步骤140共享任何或所有特性。步骤330可包括以多种方式中的任何者将模制的RD晶圆附着到晶圆支撑结构，本发明中提供其非限制性实例。
晶圆支撑结构可(例如)包括由硅、玻璃或各种其它材料(例如，介电材料)形成的晶圆或固定装置。步骤330可(例如)包括利用黏合剂、真空固定装置等将晶圆(或面板)附着到晶圆支撑结构。
图4E提供步骤330的各种方面的实例说明，例如，晶圆支撑附着方面。晶圆支撑结构450附着到在步骤320到325形成的RDL结构的被暴露侧。举例来说，晶圆支撑结构450可附着到互连结构和RDL结构的最外介电层。晶圆支撑结构450可(例如)用黏合剂附着。在互连结构(例如，封装互连结构)已经形成的实例实施方案(如图4E中所展示)中，可将此类互连结构嵌入于晶圆支撑结构450中和/或用以附着晶圆支撑结构450的黏合材料中。
注意，为了说明的原因，相对于图4D，图4E中的图式已旋转180度。还要注意，贯穿本发明的图式定向是为了说明原因而定向，且并不意味着暗示制造期间的实际组合件定向，针对图式，实际组合件定向可或可不不同。
一般来说，步骤330可包括将晶圆(例如，RDL的被暴露侧)附着到晶圆支撑结构。因此，本发明的范围不应受到任一特定类型的晶圆支撑结构的特性或附着晶圆支撑结构的任一特定方式的特性限制。
实例方法300可在步骤335包括从RD晶圆去除支撑层(或其一部分)。步骤335可(例如)与图1的实例方法100的步骤145共享任何或所有特性。步骤335可包括以多种方式中的任何者去除支撑层，本发明中提供其非限制性实例。
如本发明中所揭露，RD晶圆可包括其上形成和/或承载RD结构的支撑层。支撑层可(例如)包括半导体材料(例如，硅)。在支撑层包括硅晶圆层的实例情境中，步骤335可包括去除硅(例如，从RD晶圆去除所有硅、从RD晶圆去除几乎所有硅(例如，至少90％或95％)等)。举例来说，步骤335可包括机械研磨几乎所有硅，接着为干式或湿式化学蚀刻以去除其余部分(或几乎所有其余部分)。在支撑层松散地附着到在其上形成(或承载)的RD结构的实例情境中，步骤335可包括拉动或剥落以将支撑层与RD结构分开。
图4F提供步骤335的各种方面的实例说明，例如，支撑层去除方面。举例来说，从RD结构410去除支撑层405(图4E中展示)。在所说明的实例中，RD结构410可(但不必)仍然包括如本发明中所揭露的基底介电层411(例如，氧化物、氮化物等)。举例来说，当去除支撑层405时，可去除(例如，蚀刻等)基底介电层411。替代地，可在晶粒附着前去除基底介电层411，或所述基底介电层可具有在其中形成用于晶粒附着到RD结构410的导通孔。本发明中提供此导通孔形成的实例，例如，关于图1的实例方法100的步骤155和160。
如图4F中所展示，在实例实施方案中，作为支撑层405的去除的结果，保留在RD晶圆400A上的全部(例如，如在步骤410制备且如在图4A中所展示)为RD结构410的被单切(或切块)段。举例来说，对应于第一附着区域475的RD结构410与对应于第二附着区域476的RD结构410不再由来自原始RD晶圆400A的材料(例如，块状硅等)相互连接。
一般来说，步骤335可包括从RD晶圆去除支撑层。因此，本发明的范围不应受到任一特定类型的晶圆材料的特性或晶圆材料去除的任一特定方式的特性限制。
实例方法300可在步骤340包括将一或多个半导体晶粒附着到(例如，RD晶圆的)RD结构。步骤340可(例如)与图1的实例方法100的步骤120共享任何或所有特性。
图4G提供步骤340的各种方面的实例说明，例如，晶粒附着方面。举例来说，第一晶粒425(例如，其可已从在步骤405制备的逻辑晶圆切块)电且机械附着到再分布结构410。类似地，第二晶粒426(例如，其可已从在步骤405制备的逻辑晶圆或其它逻辑晶圆切块)电且机械附着到再分布结构410。举例来说，如在步骤305(或105)所解释，逻辑晶圆(或其晶粒)可已被制备而具有形成于其上的各种互连结构(例如，传导性衬垫、平台、凸块、球、晶圆凸块、传导柱、铜柱、有焊料盖的铜柱等)。此类结构大体在图4G中展示为项419。
步骤340可(例如)包括利用多种附着工艺(例如，大量回焊、热压接合(TCB)、传导性环氧树脂等)中的任何者将此类互连结构电且机械附着到再分布结构410。第一晶粒425和第二晶粒426可(例如)共享图2A到图2O的实例第一晶粒225和第二晶粒226的任何或所有特性。
实例方法300可在步骤345包括底部填充在步骤340附着到RD结构的半导体晶粒和/或其它组件。步骤345可(例如)与图1的实例方法100的步骤125共享任何或所有特性。步骤345可包括以多种方式中的任何者执行此底部填充，本发明中提供其非限制性实例。
举例来说，在步骤340处的晶粒附着后，步骤345可包括利用毛细管底填充料底部填充半导体晶粒。举例来说，底填充料可包括加强的聚合材料，其足够黏性以按毛细管作用在附着的晶粒与RD晶圆之间流动。
并且，举例来说，步骤345可包括在正于步骤340附着晶粒(例如，利用热压接合工艺)时，利用非传导性膏(NCP)和/或非传导性膜(NCF)或胶带底部填充半导体晶粒。举例来说，可在附着半导体晶粒(例如，作为预先涂覆的底填充料或PUF)前沉积(例如，印刷、喷雾等)此类底部填充材料。
如同实例方法300中说明的所有步骤，可在方法300流中的任一位置执行步骤345，只要晶粒与再分布结构之间的空间可接取。
底部填充还可发生在实例方法300的不同步骤。举例来说，可将底部填充作为晶圆模制步骤350(例如，利用模制的底填充料)的部分执行。注意，完全不需要执行底部填充。
实例方法300可在步骤350包括模制组合件(例如，或晶圆组合件)。步骤350可(例如)与图1的实例方法100的步骤135共享任何或所有特性。步骤350可包括以多种方式中的任何者模制RD组合件，本发明中提供其非限制性实例。
举例来说，步骤350可包括在RD结构的顶表面上、在于步骤340附着的晶粒和/或其它组件上、在互连结构(例如，传导球、椭球、立柱或柱(例如，镀覆的柱、导线或导线接合导线等)等)、在于步骤345形成的底填充料(如果被形成)上、在于步骤320形成的第一RDL介电层(例如，如在于步骤315形成的凹槽中形成)上等模制。
步骤350可(例如)包括利用压缩模制(例如，利用液体、粉末和/或膜)或真空模制。并且，举例来说，步骤350可包括利用转移模制工艺(例如，晶圆级转移模制工艺)、液体囊封剂模制、真空层压、膏印刷、膜辅助模制等。
模具材料可(例如)包括多种特性中的任何者。举例来说，模具材料(例如，环氧树脂成型化合物(EMC)、环氧树脂模制化合物、一般介电材料等)可包括相对高的模数，例如，以提供后续工艺中的晶圆支撑。并且，举例来说，模具材料可包括相对低模数，以提供后续工艺中的晶圆灵活性。
如本发明中所解释，例如，关于步骤345，步骤350的模制工艺可提供晶粒与RD结构之间的底填充料。在此实例中，可存在模制的底部填充材料与囊封半导体晶粒的模具材料之间的材料均匀性。
图4H提供步骤350的各种方面的实例说明，例如，模制方面。举例来说，展示模制的组合件400H具有模具材料430，其覆盖第一半导体晶粒425、第二半导体晶粒426、底填充料428、再分布结构410的顶表面和在凹槽419、419B和419C中形成的第一RDL介电层471。虽然展示在本发明中也可被称作囊封物的模具材料430完全覆盖第一半导体晶粒425和第二半导体晶粒426的侧和顶部，但情况不必如此。举例来说，步骤350可包括利用膜辅助或晶粒密封模制技术保持晶粒顶部无模具材料。另外，步骤350(或任一其它步骤)可包括使模具材料430变薄(例如，研磨等)以提供所要的厚度和/或暴露晶粒。
模具材料430可通常(例如)直接接触且覆盖晶粒425和426的不由底填充料428覆盖的部分。举例来说，在晶粒425和426的侧的至少第一部分由底填充料428覆盖的情境中，模具材料430可直接接触且覆盖晶粒425和426的侧的第二部分。模具材料430还可(例如)填充晶粒425与426之间的空间(例如，空间的已用底填充料428填充的至少一部分)。
一般来说，步骤350可包括模制晶圆(或晶圆组合件)。因此，本发明的范围不应受到任一特定模具材料、结构和/或技术的特性限制。
实例方法300可在步骤390包括去接合(或去附着)在步骤330附着的晶圆支撑。步骤390可(例如)与图1的实例方法100的步骤190共享任何或所有方面。步骤390可包括以多种方式中的任何者执行此去接合，本发明中提供其非限制性方面。
举例来说，在黏合性地附着晶圆支撑的实例情境中，可释放黏合剂(例如，使用热和/或力)。并且，举例来说，可利用化学脱模剂。在利用真空力附着晶圆支撑的另一实例情境中，可释放真空力。注意，在涉及黏合剂或其它物质以辅助晶圆支撑附着的情境中，步骤390可包括在去接合后清洁来自电组合件和/或来自晶圆支撑的残余物。
图4H和图4I提供步骤390的各种方面的实例说明。举例来说，在图4I中去除图4H中说明的晶圆支撑450。
一般来说，步骤390可包括去接合晶圆支撑。因此，本发明的范围不应受到任一特定类型的晶圆支撑的特性或去接合晶圆支撑的任一特定方式限制。
实例方法300可在步骤395包括将晶圆(或面板)切块。步骤395可(例如)共享图1的实例方法100的步骤195的任何或所有方面。步骤395可包括以多种方式中的任何者将晶圆(或面板)切块，本发明中提供其非限制性实例。
本发明中的揭露已大体聚焦于处理晶圆或面板的一或两个封装。对一或两个封装的此聚焦只是为了说明清晰。应理解，可对全部晶圆或面板执行本发明中揭露的过程步骤中的任一者或全部。举例来说，可对单一晶圆或面板将图4A到图4J和本发明中的其它图处提供的说明中的每一个重复数十或数百次。举例来说，直到切块，在说明的组合件中的一个与晶圆或面板的相邻组合件之间才可存在分离。
步骤395可(例如)包括将来自晶圆或面板的个别封装切块(例如，机械冲切、机械锯切、激光切割、软波束切割、电浆切割等)。此切块的结果可(例如)为图4I中展示的封装。举例来说，切块可形成包括封装的多个组件的共平面侧表面的封装的侧表面。举例来说，模具材料430、在步骤320到325形成的再分布结构的介电层471、483和485等中的任一者或全部的侧表面可共平面。
可(例如)沿着在步骤315形成凹槽所沿着的相同道中的一些或全部执行步骤395。如本发明中所揭露，在步骤320的RDL介电层形成期间，介电材料形成于在步骤315形成的凹槽中(例如，流动至所述凹槽内，沉积于所述凹槽中等)。在实例实施方案中，穿过凹槽中(和/或上)的此介电材料发生切块切割。
图4I和图4J提供步骤395的各种方面的实例说明。展示实例切块切割495穿过模具材料430和在步骤315到325形成的再分布结构的介电层471、483和485。切口495的实例切块切割宽度WD小于凹槽419的凹槽宽度WG。因此，在凹槽419的每一侧，存在具有残余物宽度WR的介电材料的残余物499。残余物499侧向邻近(且覆盖)在于步骤315和335执行的凹槽形成和RD晶圆支撑层去除后保留的RD结构410。
在实例实施方案中，凹槽宽度WG可比切块切割宽度WD大一到两个微米，或小两个微米。残余物宽度WR可接着(例如)为从半微米到一微米。在另一实例实施方案中，凹槽宽度WG可比切块切割宽度WD大三到五微米。残余物宽度WR可接着(例如)在1.5到2.5微米范围中。举例来说，切块切割宽度WD可为30到40微米，且凹槽宽度WG可为50微米。在再一实例实施方案中，凹槽宽度WG可比切块切割宽度WD大至多十微米。残余物宽度WR可接着(例如)为至多五微米。
如本发明中所提到，步骤395可沿着在步骤315形成凹槽的所有相同线路切块(或单切)，但情况不必如此。实例说明提供于图2M、图2N和图2O处且在本发明中揭露，例如，用图4A到图4J中展示的实例的介电材料471代替凹槽219、219A和219B中的模具材料230。
如本发明中所揭露，RD晶圆可包括不仅RD结构，而且还可包括半导体装置和/或被动装置。举例来说，RD晶圆可包括功能半导体晶粒的晶圆。在实例情境中，额外功能半导体晶粒不必附着到RD结构，这是由于(例如)RD结构可已形成于功能晶粒上且电耦合到功能晶粒。然而，注意，可仍然添加额外晶粒，如在图1到图4的实例中展示。另外，可跳过模制步骤。图5到图7提供额外功能晶粒不附着到RD结构和省略模制步骤的实例实施方案。
图5展示根据本发明的各种方面的用于制造半导体装置的方法500。实例方法500可(例如)与本发明中(例如)关于图1、图2A到图2O、图3、图4A到图4J、图6A到图6H、图7等揭露的其它实例方法共享任何或所有特性。
图6A到图6H为说明图5的实例方法500的各种方面的横截面图，展示根据此实例方法500制造的半导体装置。在图6A到图6H中展示的方法和结构可(例如)与在图1、图2A到图2O、图3、图4A到图4J、图5、图7等中展示的类似方法和结构共享任何或所有特性。
现将一起揭露图5和图6A到图6H。应注意，在不脱离本发明的范围的情况下，方法500的实例步骤的次序可变化。还应注意，在不脱离本发明的范围的情况下，可省略方法500的实例步骤中的任何者，和/或可插入其它步骤(例如，本发明中揭露的任一其它步骤)。
实例方法500可在步骤510处包括制备晶圆。框510可与图1的实例方法100的步骤110、图3的实例方法300的步骤310等共享任何或所有特性。
图6A提供步骤510的各种方面的实例说明。参看图6A，晶圆600A可(例如)包括支撑层605(例如，硅或其它半导体层、玻璃层等)。支撑层605(或其一部分)可(例如)包括块状硅(稍后可去除其中的至少一些(若非全部))。主动区域610可形成于支撑层605上，例如，在晶圆600A的晶粒区域中。主动区域610可(例如)包括半导体电路系统、整合式被动装置、信号分布结构(例如，包括本发明中揭露的RD或RDL结构等中的任一者或全部的特性)，可在后段生产线(BEOL)晶圆处理中形成的多种电路组件中的任何者等。
对应于待形成到第一半导体装置内的第一功能晶粒(或多个第一功能晶粒和/或其它装置)的第一区域大体展示于卷标675处，且对应于待形成到第二半导体装置内的第二功能晶粒(或多个第二功能晶粒和/或其它装置)的第二区域大体展示于卷标676处。
注意，步骤510可包括从多种来源中的任一者接收晶圆600A。举例来说，步骤510可包括从制造线中的上游站、从不同地理位置处的供货商等接收晶圆600A。
一般来说，步骤510可包括制备晶圆。因此，本发明的范围不应受到执行此制备的任一特定方式的特性限制。
实例方法500可在步骤515包括沿着晶圆600A的切块线(或单切线)在晶圆600A中形成凹槽。此凹槽形成也可在本发明中被称作部分切块。步骤515可(例如)与图3的实例方法300的步骤315和/或与图1的实例方法100的步骤130共享任何或所有特性。
凹槽可包括多种特性中的任何者。举例来说，凹槽可具有大于晶圆的主动区域的深度。在晶圆的主动区域包括半导体电路系统、一或多个介电层和一或多个传导层的实例实施方案中，凹槽可具有大于此电路系统、介电层和传导层的全部厚度的深度。举例来说，凹槽可延伸到晶圆的块状硅和/或延伸到晶圆的块状硅内。举例来说，在实例实施方案中，凹槽可具有比主动区域的厚度大至少一微米的深度。在另一实例实施方案中，凹槽可具有比主动区域的厚度大从一微米到五微米的深度。在再一实例实施方案中，凹槽可具有多达十微米的总深度或比主动区域的厚度大多达十微米的深度。凹槽可(例如)具有小于晶圆的总厚度的5％(或10％)的深度。
凹槽可包括大于(或例如，不少于)稍后执行的切块切割(例如，在步骤595)的宽度的宽度。举例来说，凹槽可包括比此切块切割宽度大从一微米到两微米的宽度。并且，举例来说，凹槽可包括比此切块切割宽度大从三微米到五微米的宽度。另外，举例来说，凹槽可包括比此切块切割宽度大不大于十微米的总宽度。
凹槽可(例如)包括平底部，但还可具有碗形或斜底表面。注意，虽然凹槽在本发明中大体呈现具有垂直侧，但此类侧也可倾斜。举例来说，凹槽可在顶部比在底部宽，或反之亦然。
步骤515可包括以多种方式中的任何者形成凹槽。举例来说，步骤515可包括利用机械锯、激光锯、电浆锯、定向能量锯等中的任何一或多者在受控制的深度形成凹槽。在实例实施方案中，步骤515包括利用机械和激光切除两者形成凹槽。
图6B提供步骤515的各种方面的实例说明，例如，凹槽形成方面。图6B展示实例有槽晶圆600B。凹槽619形成于第一区域675(例如，对应于待形成的第一半导体封装)与第二区域676(例如，对应于待形成的第二半导体封装)之间的切块在线。另外，第二凹槽619B形成于第一区域675与左边的另一区域(未展示)之间。并且，第三凹槽619C形成于第二区域676与右边的另一区域(未展示)之间。以此方式，此类凹槽的矩阵(例如，包括许多行和列)可形成于正形成的封装的晶圆或面板上。举例来说，正形成的每一半导体封装可在此时点由凹槽包围。注意，如本发明中所揭露，也可形成在封装的占据面积内(例如，在单一封装的晶粒和/或其它组件之间)延伸的此类凹槽。
在替代实施方案中，如同本发明中形成的所有凹槽，替代单一凹槽，此类凹槽中的多个可形成于两个邻近区域之间。接着在切块期间(例如，在步骤595)，可去除此类凹槽之间的晶圆材料。
一般来说，步骤515可包括沿着晶圆的切块线(或单切线)在RD晶圆中形成凹槽。因此，本发明的范围不应受到特定凹槽的特性或形成此凹槽的任一特定方式限制。
实例方法500可在步骤520包括形成第一再分布层(RDL)介电层。步骤520可(例如)与图3的实例方法的步骤320和/或图1的实例方法100的步骤155共享任何或所有特性。步骤520可包括以多种方式中的任何者形成第一RDL介电层，本发明中提供其非限制性实例。
在实例实施方案中，第一RDL介电层可包括形成于主动区域的第一侧上的有机材料(例如，聚酰亚胺(PI)、苯并环丁烯(BCB)、聚苯并恶唑(PBO)、双马来酰亚胺三嗪(BT)、酚系树脂、环氧树脂、其等效物、其化合物等)。在各种实例实施方案中，然而，第一RDL介电层可包括无机材料(例如，Si3N4、SiO2、SiON等)。第一RDL介电层可(例如)利用层压膜、液体、糊状物等形成。
可使用多种介电沉积工艺中的任何一或多个形成第一RDL介电层，例如，旋涂、喷涂、印刷、烧结、热氧化、物理气相沉积(PVD)、电浆气相沉积、化学气相沉积(CVD)、薄片层压、其组合等。
图6C提供步骤520的各种方面的实例说明600C。举例来说，第一RDL介电层671形成于主动区域610上(或上方)且还填充在步骤515形成的凹槽619、619B和619C。展示第一RDL介电层671完全填充凹槽619、619B和619C(例如，具有完全平坦的顶表面)，但完全填充并非必要。举例来说，在另一实例实施方案中，在凹槽619、619B和619C上的第一RDL介电层671的顶表面中可存在突降。在另一实例实施方案中，如将在本发明中关于图7所揭露，RDL介电层671中极少部分或无部分可延伸到凹槽619、619B和619C。如其它说明中所展示，可穿过第一RDL介电层671形成导通孔以提供对主动区域610的传导性特征的传导性接取。虽未展示，但在主动区域610的此类传导性特征由介电层(例如，原生介电层、BEOL介电层等)覆盖的实例情境中，可去除此层或可在此层中形成导通孔以提供对主动区域610的传导性特征的传导性接取。
一般来说，步骤520可包括形成第一介电层(例如，第一RDL介电层)，例如，在主动区域610上(或上方)和在凹槽619、619B和619C中。因此，本发明的范围不应受到特定介电层的特性或形成介电层的特定方式的特性限制。
实例方法500可在步骤525包括在主动区域上形成再分布层(或再分布结构)的其余部分。步骤525可(例如)与图3的实例方法300的步骤325和/或图1的实例方法100的步骤155到185共享任何或所有特性。图6D提供步骤525的各种方面的实例说明600D。注意，也可稍后形成互连结构(例如，传导球或凸块等)，例如，在步骤595处的切块前。
实例方法500可在步骤530包括将具有形成于其上的RDL结构的晶圆(或面板)附着到晶圆支撑结构。步骤530可(例如)与图3的实例方法300的步骤330和/或图1的实例方法100的步骤140共享任何或所有特性。步骤530可包括以多种方式中的任何者将晶圆附着到晶圆支撑结构，本发明中提供其非限制性实例。
晶圆支撑结构可(例如)包括由硅、玻璃或各种其它材料(例如，介电材料)形成的晶圆或固定装置。步骤530可(例如)包括利用黏合剂、真空固定装置等将晶圆(或面板)附着到晶圆支撑结构。
图6E提供步骤530的各种方面的实例说明600E，例如，晶圆支撑附着方面。晶圆支撑结构650附着到在步骤520到525形成的RDL结构(其可(例如)还包含互连结构(例如，传导性球或凸块等))的被暴露侧。举例来说，晶圆支撑结构650可附着到互连结构和RDL结构的最外介电层。晶圆支撑结构650可(例如)用黏合剂附着。在如图6E中所展示已形成互连结构(例如，封装互连结构)的实例实施方案中，可将此类互连结构嵌入于晶圆支撑结构650中和/或用以附着晶圆支撑结构650的黏合材料中。
注意，为了说明的原因，相对于图6D，图6E中的图式已旋转180度。还要注意，贯穿本发明的图式定向是为了说明原因而定向，且并不意味着暗示制造期间的实际组合件定向，实际组合件定向可与图式相同，但在不脱离本发明的范围的情况下，其也可不同。
一般来说，步骤530可包括将晶圆(例如，RDL的被暴露侧)附着到晶圆支撑结构。因此，本发明的范围不应受到任一特定类型的晶圆支撑结构的特性或附着晶圆支撑结构的任一特定方式的特性限制。
实例方法500可在步骤535包括使晶圆变薄。步骤535可(例如)与图3的实例方法300的步骤335和/或图1的实例方法100的步骤145共享任何或所有特性。步骤335可包括以多种方式中的任何者使晶圆变薄，本发明中提供其非限制性实例。
如本发明中所揭露，晶圆可包括其上形成和/或承载主动半导体电路系统、整合式被动装置和/或RD结构的支撑层。支撑层可(例如)包括半导体材料(例如，块状硅)。在支撑层包括块状硅层的实例情境中，步骤535可包括去除块状硅(例如，从晶圆去除所有块状硅、从晶圆去除几乎所有块状硅(例如，至少80％或90％)等)。举例来说，步骤535可包括机械研磨块状硅。注意，可将支撑层去除到任何所要的量，例如，以达成所要的装置薄度，同时维持至少最小所要量的结构完整性。
图6F提供步骤535的各种方面的实例说明，例如，晶圆变薄方面。举例来说，从晶圆支撑层605去除支撑层605(在图6E中展示)或其一部分，从而导致剩余部分605'。在所说明的实例中，主动区域610可仍然附着到晶圆支撑层605'(例如，块状硅)的至少一部分。
如图6F中所展示，在实例实施方案中，作为支撑层605的相当大部分的去除的结果，保留在原始晶圆600A上的全部(例如，如在步骤510制备且如在图6A中所展示)为晶圆600A的待形成到半导体装置封装内的区域。举例来说，去除支撑层605的过多材料(例如，过多块状硅)。
一般来说，步骤535可包括使晶圆变薄。因此，本发明的范围不应受到任一特定类型的晶圆材料的特性或晶圆材料去除的任一特定方式的特性限制。
实例方法500可在步骤590包括去接合(去附着)在步骤530附着的晶圆支撑。步骤590可(例如)共享图3的实例方法300的步骤390和/或图1的实例方法100的步骤190的任何或所有方面。步骤590可包括以多种方式中的任何者执行此去接合，本发明中提供其非限制性方面。
举例来说，在黏合性地附着晶圆支撑的实例情境中，可释放黏合剂(例如，使用热和/或力)。并且，举例来说，可利用化学脱模剂。在利用真空力附着晶圆支撑的另一实例情境中，可释放真空力。注意，在涉及黏合剂或其它物质以辅助晶圆支撑附着的情境中，步骤590可包括在去接合后清洁来自电组合件和/或来自晶圆支撑的残余物。
图6F和图6G提供步骤590的各种方面的实例说明。举例来说，在图6G中去除图6F中说明的晶圆支撑650。
一般来说，步骤590可包括去接合晶圆支撑。因此，本发明的范围不应受到任一特定类型的晶圆支撑的特性或去接合晶圆支撑的任一特定方式限制。
实例方法500可在步骤595包括将晶圆(或面板)切块。步骤595可(例如)与图3的实例方法300的步骤395和/或图1的实例方法100的步骤195共享任何或所有方面。步骤595可包括以多种方式中的任何者将晶圆(或面板)切块，本发明中提供其非限制性实例。
本发明中的揭露已大体聚焦于处理晶圆或面板的一或两个封装。对一或两个封装的此聚焦只是为了说明清晰。应理解，可对全部晶圆或面板执行本发明中揭露的过程步骤中的任一者或全部。举例来说，可对单一晶圆或面板将图6A到图6H和本发明中的其它图处提供的说明中的每一个重复数十或数百次。举例来说，直到切块，在说明的组合件中的一个与晶圆或面板的相邻组合件之间才可存在分离。
步骤595可(例如)包括将来自晶圆或面板的个别封装切块(例如，机械冲切、机械锯切、激光切割、软波束切割、电浆切割等)。此切块的结果可(例如)为图6G中展示的封装。举例来说，切块可形成包括封装的多个组件的共平面侧表面的封装的侧表面。举例来说，在步骤535变薄后剩下的块状硅、在步骤520形成的介电层、在步骤525形成的介电层等中的任一者或全部的侧表面可共平面。
可(例如)沿着在步骤515形成凹槽所沿着的相同道中的一些或全部执行步骤595。如本发明中所揭露，在步骤520的RDL介电层形成期间，介电材料形成于在步骤515形成的凹槽中(例如，流动至所述凹槽内，沉积于所述凹槽中等)。在实例实施方案中，穿过凹槽中(和/或上)的此介电材料发生切块切割。
图6G和图6H提供步骤595的各种方面的实例说明。展示实例切块切口695穿过块状硅605'、介电层671和在步骤520形成的介电层中的任一者或全部。切口695的实例切块切割宽度WD小于凹槽619的凹槽宽度WG。因此，在凹槽619的每一侧，存在具有残余物宽度WR的介电材料的残余物699。残余物699侧向邻近(且覆盖)在于步骤515和535执行的凹槽形成和晶圆变薄后保留的主动区域610。
在实例实施方案中，凹槽宽度WG可比切块切割宽度WD大一到两个微米，或小两个微米。残余物宽度WR可接着(例如)为从半微米到一微米。在另一实例实施方案中，凹槽宽度WG可比切块切割宽度WD大三到五微米。残余物宽度WR可接着(例如)在1.5到2.5微米范围中。举例来说，切块切割宽度WD可为30到40微米，且凹槽宽度WG可为50微米。在另一实例实施方案中，凹槽宽度WG可在20到100微米范围中。在再一实例实施方案中，凹槽宽度WG可比切块切割宽度WD大至多十微米。残余物宽度WR可接着(例如)为至多五微米。
如本发明中所提到，步骤595可沿着在步骤315形成凹槽的所有相同线路切块(或单切)，但情况不必如此。
如图5和图6A到图6H中所展示，本发明中的各种实例方法和结构可导致具有增强的可靠性的晶圆级晶圆规模封装。
如本发明中所揭露，在各种实例实施方案中，可使凹槽619、619B和619C实质上或完全为空。举例来说，第一RDL层可以跨越凹槽而不进入凹槽的方式形成和/或只选择性地形成于对应于正形成的半导体封装的区域上。
举例来说，在步骤520，可通过在晶圆上层压介电薄片来形成第一RDL层，其中介电薄片跨越凹槽。此情况的实例展示于图7，其中第一RDL层771跨越凹槽619、619B和619C。实例方法500的处理的其余部分可(例如)保持相同。举例来说，在步骤535变薄后剩下的方块状硅605'、在步骤520形成的第一RDL介电层771、在步骤525形成的介电层等中的任一者或全部的侧表面可在步骤595处的切块后共平面。在此实例实施方案中，主动区域的侧面表面可被曝露，而非由如图6G中所展示的第一RDL介电层671的残余物覆盖，且可相对于通过在步骤595的切块形成的另一侧表面凹进。替代地，主动区域的侧面表面的至少顶部部分可由第一RDL介电层671的残余物覆盖。
本发明中提供的处理和/或结构实例可(例如)与2015年8月11日申请且题为“半导体封装以及其制造方法(Semiconductor Package and Fabricating Method Thereof)”的美国专利申请案第14/823,689号中揭示的实例和在2016年1月27日申请且题为“半导体封装以及其制造方法(Semiconductor Package and Fabricating Method Thereof)”的美国临时专利申请案第62/287,544号中揭示的实例共享任何或所有特性；所述申请案中的每一个的全部内容在此被以引用的方式并入本发明中。举例来说且不受限制，在此类申请案中展示的封装结构中的任一个或全部可利用本发明中揭示的方法和结构形成。
本发明中的揭露包括展示半导体封装组合件的各种部分的众多说明性图。为了说明清晰，此类图并未展示每一实例组合件的所有方面。本发明中提供的实例组合件中的任何者可与本发明中提供的任何或所有其它组合件共享任何或所有特性。举例来说且不受限制，关于图1到图2展示和揭露的实例组合件中的任何者或其部分可并入到关于图3到图4揭露的实例组合件中的任何者内。相反地，关于图3到图4展示和揭露的组合件中的任何者可并入到关于图1到图2揭露的实例组合件内。
总之，本发明的各种方面提供一种半导体封装结构和一种用于制造半导体封装的方法。作为非限制性实例，本发明的各种方面提供各种半导体封装结构，和其制造方法，所述半导体封装结构包括在多个其它半导体晶粒之间导引电信号的桥接晶粒。虽然已经参考某些方面和实例描述了前述内容，但是所属领域的技术人员应理解，在不脱离本发明的范围的情况下，可进行各种改变和可取代等效物。此外，在不脱离本发明的范围的情况下，可进行许多修改以使特定情况或材料适宜于本发明的教示。因此，希望本发明不限于所揭示的特定实例，而是本发明将包含属于所附权利要求的范围的所有实例。

Claims (20)

1.一种电子装置，包括：
第一信号分布结构(DS1)，其包括第一DS1介电层、第一DS1导体层、DS1顶部侧、DS1底部侧和在所述DS1顶部侧与所述DS1底部侧之间延伸的多个DS1侧边；
第二信号分布结构(DS2)，其包括第一DS2介电层、第一DS2导体层、DS2顶部侧、DS2底部侧和在所述DS2顶部侧与所述DS2底部侧之间延伸延伸的多个DS2侧边，其中所述DS1底部侧耦合到所述DS2顶部侧，且所述DS2顶部侧包括由所述DS1底部侧覆盖的中心部分和未由所述DS1底部侧覆盖的在所述DS1底部侧周围的外围部分；
第一功能半导体晶粒，其耦合到所述DS1顶部侧；以及
介电材料，其覆盖至少所述DS1侧边和所述DS2顶部侧的所述外围部分。
2.根据权利要求1所述的电子装置，其中所有所述DS2侧边被暴露。
3.根据权利要求1所述的电子装置，其中覆盖所述DS1侧边中的至少一个的所述介电材料不大于五微米厚。
4.根据权利要求1所述的电子装置，其中所述第一信号分布结构而非所述第二信号分布结构包括从半导体晶圆单切(singulated)的晶粒。
5.根据权利要求1所述的电子装置，其中所述第一DS1介电层包括无机介电材料，且所述第一DS2介电层包括有机介电材料。
6.根据权利要求1所述的电子装置，其中所述第一信号分布结构和所述第二信号分布结构都无核心。
7.根据权利要求1所述的电子装置，其中所述介电材料包括模制化合物。
8.根据权利要求7所述的电子装置，其中所述模制化合物覆盖所述第一功能半导体晶粒的侧边。
9.根据权利要求1所述的电子装置，其中所述介电材料和所述第一DS2介电层都是同一连续材料的部分。
10.根据权利要求9所述的电子装置，其包括覆盖所述第一功能半导体晶粒的侧边和所述DS1顶部侧的未由所述第一功能晶粒覆盖的外围部分的模制化合物。
11.一种电子装置，包括：
第一信号分布结构(DS1)，其包括第一DS1介电层和第一DS1导体层，所述第一信号分布结构包括DS1顶部侧、DS1底部侧和在所述DS1顶部侧与所述DS1底部侧之间延伸的多个DS1侧边；
第二信号分布结构(DS2)，其包括第一DS2介电层和第一DS2导体层，所述第二信号分布结构包括DS2顶部侧、DS2底部侧和在所述DS2顶部侧与所述DS2底部侧之间延伸的多个DS2侧边，其中所述DS1底部侧耦合到所述DS2顶部侧，且所述DS2顶部侧包括由所述DS1底部侧覆盖的第一中心部分和未由所述DS1底部侧覆盖的在所述DS1底部侧周围的第一外围部分；
第三信号分布结构(DS3)，其包括第一DS3介电层和第一DS3导体层，所述第三信号分布结构包括DS3介电层和第一DS3导体层，所述第三信号分布结构包括DS3顶部侧、DS3底部侧和在所述DS3顶部侧与所述DS3底部侧之间延伸的多个DS3侧边，其中所述DS3底部侧耦合到所述DS2顶部侧，且所述DS2顶部侧包括由所述DS3底部侧覆盖的第二中心部分和未由所述DS3底部侧覆盖的在所述DS3底部侧周围的第二外围部分；
第一功能半导体晶粒，其耦合到所述DS1顶部侧；以及
介电材料，其覆盖至少所述DS1侧边、所述DS3侧边、所述DS2顶部侧的所述第一外围部分和所述DS2顶部侧的所述第二外围部分。
12.根据权利要求11所述的电子装置，其中覆盖所述DS1侧边中的至少一个和所述DS3侧边中的至少一个的所述介电材料不大于五微米厚。
13.根据权利要求11所述的电子装置，其中直接在所述第一信号分布结构与所述第三信号分布结构之间的所有空间填充有所述介电材料。
14.根据权利要求11所述的电子装置，其中所有所述DS2侧边被暴露。
15.根据权利要求11所述的电子装置，其中所述第二信号分布结构将所述第一信号分布结构与所述第三信号分布结构相互电耦合。
16.一种电子装置，包括：
第一信号分布结构(DS1)，其包括第一DS1介电层和第一DS1导体层，所述第一信号分布结构包括DS1顶部侧、DS1底部侧和在所述DS1顶部侧与所述DS1底部侧之间延伸的多个DS1侧边；
第二信号分布结构(DS2)，其包括第一DS2介电层和第一DS2导体层，所述第二信号分布结构包括DS2顶部侧、DS2底部侧和在所述DS2顶部侧与所述DS2底部侧之间延伸的多个DS2侧边，其中所述DS1底部侧耦合到所述DS2顶部侧，且所述DS2顶部侧包括由所述DS1底部侧覆盖的第一中心部分和未由所述DS1底部侧覆盖的在所述DS1底部侧周围的第一外围部分；
第三信号分布结构(DS3)，其包括第一DS3介电层和第一DS3导体层，所述第三信号分布结构包括DS3顶部侧、DS3底部侧和在所述DS3顶部侧与所述DS3底部侧之间延伸的多个DS3侧边，其中所述DS3底部侧耦合到所述DS2顶部侧，且所述DS2顶部侧包括由所述DS3底部侧覆盖的第二中心部分和未由所述DS3底部侧覆盖的在所述DS3底部侧周围的第二外围部分；
第一功能半导体晶粒，其耦合到所述DS1顶部侧和所述DS3顶部侧；以及
介电材料，其覆盖至少所述DS1侧边、所述DS3侧边、所述DS2顶部侧的所述第一外围部分和所述DS2顶部侧的所述第二外围部分。
17.根据权利要求16所述的电子装置，其包括只耦合到所述第一信号分布结构的第二功能半导体晶粒。
18.根据权利要求16所述的电子装置，其中所有所述DS2侧边被暴露。
19.根据权利要求16所述的电子装置，其中所述第二信号分布结构将所述第一信号分布结构与所述第三信号分布结构相互电耦合。
20.根据权利要求16所述的电子装置，其包括第四信号分布结构(DS4)，其中：
所述第四信号分布结构包括第一DS4介电层和第一DS4导体层；
所述第四信号分布结构包括DS4顶部侧、DS4底部侧和在所述DS4顶部侧与所述DS4底部侧之间延伸的多个DS4侧边；
所述DS4底部侧耦合到所述DS2顶部侧；
所述DS2顶部侧包括由所述DS4底部侧覆盖的第三中心部分和未由所述DS4底部侧覆盖的在所述DS4底部侧周围的第三外围部分；以及
所述第一功能半导体晶粒耦合到所述DS4顶部侧。
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