CN206040641U - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN206040641U
CN206040641U CN201620857856.5U CN201620857856U CN206040641U CN 206040641 U CN206040641 U CN 206040641U CN 201620857856 U CN201620857856 U CN 201620857856U CN 206040641 U CN206040641 U CN 206040641U
Authority
CN
China
Prior art keywords
block
semiconductor
layer
redistribution
grain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201620857856.5U
Other languages
English (en)
Inventor
麦可·凯利
大卫·海纳
罗纳·休莫勒
罗杰·圣艾曼德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Anrely Technology Singapore Holdings Pte Ltd
Original Assignee
Imark Technology Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US14/823,689 external-priority patent/US9543242B1/en
Application filed by Imark Technology Co filed Critical Imark Technology Co
Application granted granted Critical
Publication of CN206040641U publication Critical patent/CN206040641U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68372—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support a device or wafer when forming electrical connections thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本实用新型是关于一种半导体装置，其包括：重新分布结构，其包括：第一重新分布层，其包括：第一介电层，其包括第一介电材料；以及第一导电的线路；以及第二重新分布层，其包括：第二介电层，其包括不同于所述第一介电材料的第二介电材料；以及第二导电的线路，其电耦接至所述第一导电的线路；第一半导体晶粒，其附接至所述第一重新分布层；第二半导体晶粒，其附接至所述第一重新分布层；以及导电的互连结构，其附接至所述第二重新分布层。作为非限制性的例子，此实用新型内容的各种特点是提供各种的半导体封装结构，其是包括一薄的细微间距的重新分布结构，其可以减少成本、增进可靠度、及/或增进该半导体装置的可制造性。

Description

半导体装置
技术领域
本实用新型是有关于一种半导体装置。
相关申请案的交互参照/纳入作为参考
此申请案是相关于2013年1月29日申请且名称为"半导体装置以及制造半导体装置的方法"的美国专利申请案序号13/753,120；2013年4月16日申请且名称为"半导体装置以及制造其的方法"的美国专利申请案序号13/863,457；2013年11月19日申请且名称为"具有直通硅穿孔-较不深的井的半导体装置"的美国专利申请案序号14/083,779；2014年3月18日申请且名称为"半导体装置以及制造其的方法"的美国专利申请案序号14/218,265；2014年6月24日申请且名称为"半导体装置以及制造其的方法"的美国专利申请案序号14/313,724；2014年7月28日申请且名称为"具有薄的重新分布层的半导体装置"美国专利申请案序号14/444,450；2014年10月27日申请且名称为"具有降低的厚度的半导体装置"的美国专利申请案序号14/524,443；2014年11月4日申请且名称为"中介体、其的制造方法、利用其的半导体封装、以及用于制造该半导体封装的方法"的美国专利申请案序号14/532,532；2014年11月18日申请且名称为"具有降低的翘曲的半导体装置"的美国专利申请案序号14/546,484；以及2015年3月27日申请且名称为"半导体装置以及制造其的方法"的美国专利申请案序号14/671,095；该些美国专利申请案的每一个的内容兹在此以其整体纳入作为参考。
背景技术
目前的半导体封装以及用于形成半导体封装的方法是不足的，其例如是产生超额的成本、较低的可靠度、或是过大的封装尺寸。透过现有及传统的方式与如同在本申请案的参考图式的其余部分中所阐述的本实用新型内容的比较，此种现有及传统的方式的进一步的限制及缺点对于具有此项技术的技能者而言将会变成是明显的。
实用新型内容
此实用新型内容的各种特点是提供一种半导体装置结构，作为非限制性的例子，此实用新型内容的各种特点是提供各种的半导体封装结构，其是包括一薄的细微间距的重新分布(redistribution)结构。
本实用新型的一态样为一种半导体装置，其是包括：一重新分布结构，其包括：一第一重新分布层，其包括：一第一介电层，其包括一第一介电材料；以及一第一导电的线路；以及一第二重新分布层，其包括：一第二介电层，其包括一不同于该第一介电材料的第二介电材料；以及一第二导电的线路，其电耦接至该第一导电的线路；一第一半导体晶粒，其是附接至该第一重新分布层；一第二半导体晶粒，其是附接至该第一重新分布层；以及导电的互连结构，其是附接至该第二重新分布层。
其中所述第一重新分布层是在一晶圆制程中被形成，并且所述第二重新分布层是在一后晶圆的制程中被形成。
其中所述第一介电材料是一种无机材料，并且所述第二介电材料是一种有机材料。
其中所述重新分布结构包括在所述第一介电层与所述第二介电层之间的氧化物层。
半导体装置，其包括：模制材料，其覆盖所述重新分布结构的至少一上表面以及所述第一及第二半导体晶粒的每一个的个别的横向侧表面；以及导电的贯孔，其从所述重新分布结构穿过所述模制材料而延伸到所述模制材料的一上表面。
半导体装置，其包括在所述模制材料的所述上表面上以及在所述第一及第二半导体晶粒之上的第三重新分布层，所述第三重新分布层电连接至所述导电的贯孔。
半导体装置，其包括附接至所述导电的互连结构的封装基板。
半导体装置，其包括电耦接至所述封装基板的第三晶粒。
本实用新型的另一态样为一种半导体装置，其是包括：一重新分布结构，其包括：一上方的重新分布层，其包括：一第一介电层，其包括一第一介电材料；以及一第一导电的线路；以及一下方的重新分布层，其包括：一第二介电层，其包括一第二介电材料；以及一第二导电的线路，其是电耦接至该第一导电的线路；一第一半导体晶粒，其是附接至该重新分布结构的一上方侧；一第二半导体晶粒，其是附接至该重新分布结构的该上方侧；一第一模制材料，其是覆盖该重新分布结构的至少该上方侧以及该第一及第二半导体晶粒的每一个的一个别的横向侧；一基板，其是包括一附接至该重新分布结构的一下方侧的上方的基板侧；以及一第二模制材料，其是至少覆盖该上方的基板侧、该第一模制材料的一横向侧、以及该重新分布结构的一横向侧。
其中所述第一模制材料以及所述第二模制材料是不同的材料。
其中所述第一模制材料的外表面包括黏着强化的特点，其强化在所述第一模制材料与所述第二模制材料之间的黏着。
半导体装置，其中：所述第一模制材料包括第一模制顶表面；以及所述第二模制材料包括与所述第一模制顶表面共平面的第二模制顶表面。
半导体装置，其包括：第一底胶填充材料，其在所述重新分布结构与所述第一半导体晶粒之间、以及在所述重新分布结构与所述第二半导体晶粒之间；以及第二底胶填充材料，其在所述基板与所述重新分布结构之间，其中所述第一及第二底胶填充材料是不同的材料。
半导体装置，其包括：第一底胶填充材料，其在所述重新分布结构与所述第一半导体晶粒之间、以及在所述重新分布结构与所述第二半导体晶粒之间；以及第二底胶填充材料，其在所述基板与所述重新分布结构之间，其中所述第二底胶填充材料直接接触所述第一底胶填充材料。
半导体装置，其包括一种底胶填充材料，其在所述重新分布结构与所述第一半导体晶粒之间、以及在所述重新分布结构与所述第二半导体晶粒之间，其中所述底胶填充材料包括与所述重新分布结构的所述上方侧成正交的横向侧。
半导体装置，其包括一种底胶填充材料，其在所述重新分布结构与所述第一半导体晶粒之间、以及在所述重新分布结构与所述第二半导体晶粒之间，其中所述底胶填充材料包括与所述第一模制材料的所述横向侧以及所述重新分布结构的所述横向侧共平面的横向侧。
本实用新型的另一态样为一种半导体装置，其包括：重新分布结构，其包括：上方的重新分布层，其包括：第一介电层，其包括第一介电材料；以及第一导电的线路；下方的重新分布层，其包括：第二介电层，其包括一第二介电材料；以及第二导电的线路，其电耦接至所述第一导电的线路；以及多个导电柱，其从所述下方的重新分布层延伸并且附接至所述第二导电的线路；第一半导体晶粒，其附接至所述重新分布结构的一上方侧；以及第二半导体晶粒，其附接至所述重新分布结构的所述上方侧。
半导体装置，其包括附接至所述导电柱的基板。
半导体装置，其包括：第一底胶填充材料，其在所述重新分布结构与所述第一半导体晶粒之间、以及在所述重新分布结构与所述第二半导体晶粒之间；以及第二底胶填充材料，其在所述基板与所述重新分布结构之间，其中所述第一及第二底胶填充材料是不同的材料。
其中所述第二介电材料以及所述第一介电材料是不同的材料。
附图说明
所附的图式是被包括在内以提供本实用新型内容的进一步的理解，并且被纳入在此说明书中而且构成说明书的一部分。该图式是描绘本实用新型内容的例子，并且和说明一起用以解说本实用新型内容的各种原理。在图式中：
图1A-1J是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
图2是根据本实用新型内容的各种特点的一种制造一半导体封装的范例的方法的流程图。
图3A-3B是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
图4A-4D是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
图5A-5F是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
图6A-6D是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
图7A-7L是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
图8是根据本实用新型内容的各种特点的一种制造一半导体封装的范例的方法的流程图。
图9是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
图10A-10B是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
图11A-11D是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
图12A-12B是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
图13是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
图14是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
图15是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
图16是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图及具体实施例对本实用新型进行详细描述。
以下的讨论是借由提供本实用新型内容的各种特点的各种例子来呈现该些特点。此种例子并非限制性的，并且因此本实用新型内容的各种特点的范畴不应该是必然受限于所提供的例子的任何特定的特征。在以下的讨论中，该措辞"例如"、"譬如"以及"范例的"并非限制性的，并且大致与"举例且非限制性的"、"例如且非限制性的"、及类似者为同义的。
如同在此所利用的，"及/或"是表示在表列中借由"及/或"所加入的项目中的任一个或多个。举例而言，"x及/或y"是表示该三个元素的集合{(x)、(y)、(x,y)}中的任一元素。换言之，"x及/或y"是表示"x及y中的一或两者"。作为另一例子的是，"x、y及/或z"是表示该七个元素的集合{(x)、(y)、(z)、(x,y)、(x,z)、(y,z)、(x,y,z)}中的任一元素。换言之，"x、y及/或z"是表示"x、y及z中的一或多个"。
在此所用的术语只是为了描述特定例子的目的而已，因而并不欲限制本实用新型内容。如同在此所用的，单数形是欲亦包含多个形，除非上下文另有清楚相反的指出。进一步将会理解到的是，当该些术语"包括"、"包含"、"具有"、与类似者用在此说明书时，其是指明所述特点、整数、步骤、操作、组件及/或构件的存在，但是并不排除一或多个其它特点、整数、步骤、操作、组件、构件及/或其的群组的存在或是添加。
将会了解到的是，尽管该些术语第一、第二、等等可被使用在此以描述各种的组件，但是这些组件不应该受限于这些术语。这些术语只是被用来区别一组件与另一组件而已。因此，例如在以下论述的一第一组件、一第一构件或是一第一区段可被称为一第二组件、一第二构件或是一第二区段，而不脱离本实用新型内容的教示。类似地，各种例如是"上方"、"下方"、"侧边"与类似者的空间的术语可以用一种相对的方式而被用在区别一组件与另一组件。然而，应该了解的是构件可以用不同的方式加以定向，例如一半导体装置可被转向侧边，因而其"顶"表面是水平朝向的，并且其"侧"表面是垂直朝向的，而不脱离本实用新型内容的教示。
本实用新型内容的各种特点是提供一种半导体装置或封装以及其的一种制造(或制作)方法，其可以减少成本、增进可靠度、及/或增进该半导体装置的可制造性。
本实用新型内容的以上的特点以及其它特点将会在以下各种范例的实施方式的说明中加以描述、或是从该说明而明显得知。本实用新型内容的各种特点现在将会参考所附的图式来加以呈现，使得熟习此项技术者可以轻易地实施该各种的特点。
图1A-1J是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。在图1A-1J中所展示的结构可以和在图3A-3B、4A-4D、5A-5F、6A-6D、7A-7L、9、10A-10B、11A-11D、12A-12B、13、14、15及16中所示的类似的结构共享任一或是所有的特征。图2是根据本实用新型内容的各种特点的一种制造一半导体封装的范例的方法200的流程图。图1A-1J例如可以描绘在图2的方法200的各种的步骤(或区块)的一范例的半导体封装。图1A-1J以及图2现在将会一起加以论述。应注意到的是，该方法200的范例的区块的顺序可以变化，而不脱离此实用新型内容的范畴。
该范例的方法200在区块205可以包括制备一用于处理(例如，用于封装)的逻辑晶圆。区块205可包括用各种方式的任一种来制备一用于处理的逻辑晶圆，其的非限制性的方式是在此加以呈现。
例如，区块205可包括例如是从供货商运送、从在一制造位置的一上游制程、等等来接收一逻辑晶圆。该逻辑晶圆例如可以包括一半导体晶圆，其是包括多个主动的半导体晶粒。该半导体晶粒例如可以包括一处理器晶粒、内存晶粒、可程序化的逻辑晶粒、特殊应用集成电路晶粒、一般的逻辑晶粒、等等。
区块205例如可以包括在该逻辑晶圆上形成导电的互连结构。此种导电的互连结构例如可以包括导电的垫、平面(land)、凸块或球、导电柱、等等。该形成例如可以包括附接预先形成的互连结构至该逻辑晶圆、在该逻辑晶圆上电镀互连结构、等等。
在一范例的实施方式中，该些导电的结构可包括导电柱(其是包括铜及/或镍)、并且可包括一焊料盖(例如，其是包括锡及/或银)。例如，包括导电柱的导电的结构可包括：(a)一凸块底部金属化("UBM")结构，其是包含(i)一借由溅镀所形成的钛-钨(TiW)层(其可被称为一"晶种层")、以及(ii)一在该钛-钨层上借由溅镀所形成的铜(Cu)层；(b)一在该UBM上借由电镀所形成的铜柱；以及(c)一被形成在该铜柱上的焊料层、或是一被形成在该铜柱上的镍层以及一被形成在该镍层上的焊料层。
再者，在一范例的实施方式中，该些导电的结构可包括一种铅及/或无铅的晶圆凸块。例如，无铅的晶圆凸块(或是互连结构)可以至少部分是借由以下来加以形成的：(a)形成一凸块底部金属化(UBM)结构，其是借由以下的(i)借由溅镀以形成一钛(Ti)或是钛-钨(TiW)层、(ii)在该钛或是钛-钨层上借由溅镀以形成一铜(Cu)层、(iii)以及在该铜层上借由电镀以形成一镍(Ni)层；以及(b)在该UBM结构的镍层上借由电镀以形成一无铅的焊料材料，其中该无铅的焊料材料是具有一按重量计的1％到4％银(Ag)的成分，并且该按重量计的成分的其余部分是锡(Sn)。
区块205例如可以包括执行该逻辑晶圆的部分或是全面的薄化(例如，研磨、蚀刻、等等)。区块205例如也可以包括切割该逻辑晶圆成为个别的晶粒或是晶粒组，以用于后续的安装。区块205亦可包括从在一制造设施的一相邻或是上游的制造站、从另一地理位置、等等接收该逻辑晶圆。接收到的逻辑晶圆例如可以是已经制备的、或是额外的制备步骤可加以执行。
一般而言，区块205可包括制备一用于处理(例如，用于封装)的逻辑晶圆。于是，此实用新型内容的范畴不应该受限于特定类型的逻辑晶圆及/或晶粒处理的特征。
该范例的方法200在区块210可以包括制备一载体、基板、或是晶圆。所制备的(或是接收到的)晶圆可被称为一重新分布结构晶圆或是RD晶圆。区块210可包括用各种方式的任一种来制备一用于处理的RD晶圆，其的非限制性的例子是在此加以呈现。
该RD晶圆例如可以包括一中介体晶圆、封装基板的晶圆、等等。该RD晶圆例如可以包括一种形成(例如，以逐一晶粒的方式)在一半导体(例如，硅)晶圆上的重新分布结构。该RD晶圆例如可以只包括电性路径，而不包括电子装置(例如，半导体装置)。该RD晶圆例如亦可以包括被动的电子装置，但是不包括主动的半导体装置。例如，该RD晶圆可包括一或多个导电层或线路，其是被形成在一基板或载体上(例如，直接或间接在其上)、或是耦接至一基板或载体。该载体或基板的例子可包含一半导体(例如，硅)晶圆或是一玻璃基板。在一半导体晶圆上被用来形成导电层(例如，铜、铝、钨、等等)的制程的例子是包含利用半导体晶圆制程，其在此亦可以被称为后段制程(BEOL)。在一范例的实施方式中，该些导电层可以利用一溅镀及/或电镀制程来沉积在一基板上面或是之上。该些导电层可被称为重新分布层。该些重新分布层可被用来在两个或多个电联机之间绕线一电性信号、及/或将一电联机绕线成为一较宽或是较窄的间距。
在一范例的实施方式中，该重新分布结构(例如，可以附接至电子装置的互连结构(例如，平面、线路、等等))的各种部分可被形成具有一个次微米的间距(或是中心至中心的间隔)及/或小于一个2微米的间距。在各种的其它实施方式中，一个2-5微米的间距可被利用。
在一范例的实施方式中，该重新分布结构被形成于其上的一硅晶圆可包括比可被充分利用来形成最终附接至该重新分布结构的半导体晶粒较低等级的硅。在另一范例的实施方式中，该硅晶圆可以是来自一失败的半导体装置晶圆制造的一回收的硅晶圆。在另一范例的实施方式中，该硅晶圆可包括比可被充分利用来形成最终附接至该重新分布结构的半导体晶粒较薄的一硅层。区块210亦可包括从在一制造设施的一相邻或是上游的制造站、从另一地理位置、等等来接收该RD晶圆。接收到的RD晶圆例如可以是已经制备的、或是额外的制备步骤可加以执行。
图1A是提供区块210的各种特点的一范例的图标。参照图1A，该RD晶圆100A例如可以包括一支撑层105(例如，一硅或其它半导体层、一玻璃层、等等)。一重新分布(RD)结构110可被形成在该支撑层105上。该RD结构110例如可以包括一基底介电层111、一第一介电层113、第一导电线路112、一第二介电层116、第二导电线路115、以及互连结构117。
该基底介电层111例如可以是在该支撑层105上。该基底介电层111例如可以包括一氧化物层、一氮化物层、等等。该基底介电层111例如可以是按照规格被形成的，且/或可以是自然的。介电层111可被称为一保护层。例如，介电层111可以是一利用低压化学气相沉积(LPCVD)制程所形成的二氧化硅层、或者是包括该二氧化硅层。
该RD晶圆100A例如也可以包括第一导电线路112以及一第一介电层113。该些第一导电线路112例如可以包括沉积的导电金属(例如，铜、铝、钨、等等)。导电线路112可以借由溅镀及/或电镀来加以形成。该些导电线路112例如可以是在一个次微米或是次两微米的间距(或是中心至中心的间隔)下加以形成。该第一介电层113例如可以包括一种无机介电材料(例如，硅氧化物、硅氮化物、等等)。注意到的是，在各种的实施方式中，该介电层113可在第一导电线路112之前被形成，其例如是被形成有孔洞，该些孔洞是接着被填入第一导电线路112或是其的一部分。在一例如包括铜导电线路的范例的实施方式中，一种双镶嵌(dualdamascene)制程可被利用来沉积该些线路。
在一替代的组件中，该第一介电层113可包括一种有机介电材料。例如，该第一介电层113可包括双顺丁烯二酸酰亚胺/三氮阱(bismaleimidetriazine，BT)、酚树脂(phenolic resin)、聚酰亚胺(PI)、苯环丁烯(benzo cyclo butene，BCB)、聚苯并恶唑(poly benz oxazole，PBO)、环氧树脂以及其等同物及其化合物，但是本实用新型内容的特点并不限于此。该有机介电材料可以用各种方式的任一种(例如是化学气相沉积，CVD)来加以形成。在此种替代的组件中，该些第一导电线路112例如可以是在一个2-5微米的间距(或是中心至中心的间隔)。
该RD晶圆100A例如也可以包括第二导电线路115以及一第二介电层116。该些第二导电线路115例如可以包括沉积的导电金属(例如，铜、等等)。该些第二导电线路115例如可以透过个别的导电贯孔114(例如，在该第一介电层113中)以连接至个别的第一导电线路112。该第二介电层116例如可以包括一种无机介电材料(例如，硅氧化物、硅氮化物、等等)。在一替代的组件中，该第二介电层116可包括一种有机介电材料。例如，该第二介电层116可包括双顺丁烯二酸酰亚胺/三氮阱(BT)、酚树脂、聚酰亚胺(PI)、苯环丁烯(BCB)、聚苯并恶唑(PBO)、环氧树脂以及其等同物及其化合物，但是本实用新型内容的特点并不限于此。该第二介电层116例如可以利用一CVD制程来加以形成，但是此实用新型内容的范畴并不限于此。
尽管两组的介电层及导电线路被描绘在图1A中，但应了解的是该RD晶圆100A的RD结构110可包括任意数量的此种层及线路。例如，该RD结构110可以只包括一介电层及/或多组的导电线路、三组的介电层及/或导电线路、等等。
如同在区块205的逻辑晶圆制备，区块210可包括在该RD结构110的一表面上形成互连结构(例如，导电凸块、导电球、导电柱、导电平面或垫、等等)。此种互连结构117的例子是被展示在图1A中，其中该RD结构110是包括互连结构117，其是被展示为形成在该RD结构110的正面(或顶端)侧上，并且透过在该第二介电层116中的导电贯孔来电连接至个别的第二导电线路115。此种互连结构117例如可被利用以将该RD结构110耦接至各种的电子构件(例如，主动的半导体构件或晶粒、被动的构件、等等)。
该些互连结构117例如可以包括各种导电材料的任一种(例如，铜、镍、金、等等的任一种或是一组合)。该些互连结构117例如也可以包括焊料。
一般而言，区块210可包括制备一重新分布结构晶圆(RD晶圆)。于是，此实用新型内容的范畴不应该受限于执行此种制备的任何特定方式的特征。
该范例的方法200在区块215可以包括在该RD晶圆上形成互连结构(例如，通模孔(TMV)互连结构)。区块215可包括用各种方式的任一种来形成此种互连结构。
该些互连结构可包括各种特征的任一种。例如，该些互连结构可包括焊料球或凸块、多球体的焊料柱、细长的焊料球、在一金属核心之上具有一焊料层的金属(例如，铜)核心球、电镀的柱结构(例如，铜柱、等等)、导线结构(例如，引线接合的线)、等等。
该些互连结构可包括各种尺寸的任一种。例如，该些互连结构可以从该RD晶圆延伸到一高度是小于耦接至该RD晶圆的电子构件(例如，在区块220)的高度。同样例如的是，该些互连结构可以从该RD晶圆延伸到一高度是大于或等于耦接至该RD晶圆的电子构件的高度。此种相对的高度的重要性于在此的讨论中将会变成是明显的(例如，在模制薄化、封装堆栈、顶端基板附接、顶端重新分布结构的形成等等的讨论中)。该些互连结构例如也可以在各种的间距下(或是中心至中心的间隔)加以形成。例如，该些互连结构(例如，导电柱或柱体)可以在一个150-250微米或是更小的间距之下加以电镀及/或接合的。同样例如的是，该些互连结构(例如，细长及/或填入金属的焊料结构)可以在一个250-350微米或是更小的间距之下加以附接。同样例如的是，该些互连结构(例如，焊料球)可以在一个350-450微米或是更小的间距之下加以附接。
区块215可包括用各种方式的任一种来附接该些互连结构。例如，区块215可包括在该RD晶圆上回焊附接互连结构、在该RD晶圆上电镀互连结构、在该RD晶圆上引线接合互连结构、利用导电的环氧树脂以将预先形成的互连结构附接至该RD晶圆、等等。
图1B是提供区块215的各种特点(例如，互连结构形成的特点)的一范例的图标。在范例的组件100B中，互连结构121(例如，焊料球)是被附接(例如，回焊附接、利用一焊料的球式滴落制程来附接、等等)至该RD晶圆100A的RD结构110。
尽管两列的互连结构121被展示，但是各种的实施方式可包括单一列、三列、或是任意数量的列。如同将会在此论述的，各种范例的实施方式可以不具有此种互连结构121，并且因此区块215可内含在范例的方法200中。
注意到的是，尽管在该范例的方法200中，该区块215是在区块230的晶圆模制操作之前被执行，但是该些互连结构可以替代地在该晶圆模制操作之后加以形成(例如，在该模制材料中形成贯孔并且接着以导电材料来填充此种孔)。同样注意到的是，如同在图2中所示，区块215例如可以在区块220的晶粒附接操作之后加以执行，而不是在晶粒附接之前。
一般而言，区块215可包括在该RD晶圆上形成互连结构。于是，此实用新型内容的范畴不应该受限于特定类型的互连结构的特征、或是受限于形成此种互连结构的任何特定方式的特征。
该范例的方法200在区块220可以包括附接一或多个半导体晶粒至该RD结构(例如，该RD晶圆的RD结构)。区块220可包括用各种方式的任一种来附接该晶粒至该RD结构，其的非限制性的例子是在此加以提供。
该半导体晶粒可包括各种类型的半导体晶粒的任一种的特征。例如，该半导体晶粒可包括一处理器晶粒、一内存晶粒、一特殊应用集成电路晶粒、一般的逻辑晶粒、主动的半导体构件、等等)。注意到的是，被动的构件亦可以在区块220加以附接。
区块220可包括用各种方式的任一种来附接该半导体晶粒(例如，如同在区块205所制备者)。例如，区块220可包括利用批量回焊(mass reflow)、热压接合(TCB)、导电的环氧树脂、等等来附接该半导体晶粒。
图1B是提供区块220的各种特点(例如是晶粒附接特点)的一范例的图标。例如，第一晶粒125(例如，其可以是已经从一在区块205制备的逻辑晶圆切割而来的)是电性且机械式地附接至该重新分布结构110。类似地，第二晶粒126(例如，其可以是已经从一在区块205制备的逻辑晶圆切割而来的)是电性且机械式地附接至该重新分布结构110。例如，如同在区块205所解说的，该逻辑晶圆(或是其的晶粒)可以已经被制备具有各种被形成在其上的互连结构(例如，导电的垫、平面、凸块、球、晶圆凸块、导电柱、等等)。此种结构是在图1B中被大致展示为项目119。区块220例如可以包括利用各种的附接制程(例如，批量回焊、热压接合(TCB)、导电的环氧树脂、等等)的任一种，以电性且机械式地附接此种互连结构至该重新分布结构110。
该第一晶粒125以及第二晶粒126可包括各种晶粒特征的任一种。在一范例情节中，该第一晶粒125可包括一处理器晶粒，并且该第二晶粒126可包括一内存晶粒。在另一范例情节中，该第一晶粒125可包括一处理器晶粒，并且该第二晶粒126可包括一协同处理器晶粒。在另一范例情节中，该第一晶粒125可包括一传感器晶粒，并且该第二晶粒126可包括一传感器处理晶粒。尽管在图1B的组件100B是被展示为具有两个晶粒125、126，但是其可以有任意数量的晶粒。例如，其可以只有一晶粒、三个晶粒、四个晶粒、或是超过四个晶粒。
此外，尽管该第一晶粒125以及第二晶粒126系被展示为相对于彼此横向地附接至该重新分布结构110，但是它们亦可以用一垂直的组件来加以配置。此种结构的各种非限制性的例子是在此被展示及论述(例如，晶粒在晶粒上的堆栈、晶粒附接到相对的基板侧、等等)。再者，尽管该第一晶粒125以及第二晶粒126是被展示为具有大致类似的尺寸，但是此种晶粒125、126可包括不同的个别的特征(例如，晶粒高度、覆盖区、连接间距、等等)。
该第一晶粒125以及第二晶粒126是被描绘为具有大致一致的间距，但是此并不必要是如此。例如，该第一晶粒125在第一晶粒覆盖区的紧邻该第二晶粒126的一区域中的大部分或全部的接点119及/或该第二晶粒126在第二晶粒覆盖区的紧邻该第一晶粒125的一区域中的大部分的接点119可以具有比其它大部分或全部的接点119实质更细的间距。例如，该第一晶粒125最靠近第二晶粒126(及/或该第二晶粒126最靠近第一晶粒125)的前面5、10或是n列的接点119可以具有一30微米的间距，而其它的接点119大致可以具有一80微米及/或200微米的间距。该RD结构110因此可以具有在该对应的间距下的对应的接触结构及/或线路。
一般而言，区块220是包括附接一或多个半导体晶粒至该重新分布结构(例如，一重新分布晶圆的重新分布结构)。于是，此实用新型内容的范畴不应该受限于任何特定的晶粒的特征、或是受限于任何特定的多晶粒的布局的特征、或是受限于附接此种晶粒的任何特定方式的特征、等等。
该范例的方法200在区块225可以包括底胶填充(underfilling)在区块220附接至该RD结构的半导体晶粒及/或其它构件。区块225可包括用各种方式的任一种来执行此种底胶填充，其的非限制性的例子是在此加以呈现。
例如，在区块220的晶粒附接之后，区块225可包括利用一种毛细管底胶填充来底胶填充该半导体晶粒。例如，该底胶填充可包括一种足够黏的强化聚合材料，其是在一毛细管作用中流动在该附接晶粒与RD晶圆之间。
同样例如的是，区块225可包括在该晶粒于区块220正被附接(例如，利用一热压接合制程)时，利用一种非导电膏(NCP)及/或一种非导电膜(NCF)或带来底胶填充该半导体晶粒。例如，此种底胶填充材料可以在附接该半导体晶粒之前先加以沉积(例如，印刷、喷涂、等等)。
如同在该范例的方法200中所描绘的所有的区块，只要在该晶粒与重新分布结构之间的空间是可接达的，区块225就可以在该方法200的流程中的任何位置加以执行。
该底胶填充亦可以发生在该范例的方法200的一不同的区块处。例如，该底胶填充可以作为该晶圆模制区块230的部分(例如，利用一种模制底胶填充)来加以执行。
图1B是提供区块225的各种特点(例如，该底胶填充的特点)的一范例的图标。该底胶填充128是被设置在该第一半导体晶粒125与重新分布结构110之间、以及在该第二半导体晶粒126与重新分布结构110之间，其例如是围绕该些接点119。
尽管该底胶填充128是大致被描绘为平坦的，但是该底胶填充可以升起并且在该半导体晶粒及/或其它构件的侧边上形成圆角(fillet)。在一范例情节中，该些晶粒侧表面的至少四分之一或是至少一半可以被覆盖该底胶填充材料。在另一范例情节中，该些整个侧表面的一或多个或是全部可以被覆盖该底胶填充材料。同样例如的是，直接在该些半导体晶粒之间、在该半导体晶粒与其它构件之间、及/或在其它构件之间的空间的一实质的部分可以被填入该底胶填充材料。例如，在横向相邻的半导体晶粒之间、在该晶粒与其它构件之间、及/或在其它构件之间的至少一半的空间或是全部的空间可以被填入该底胶填充材料。在一范例的实施方式中，该底胶填充128可以覆盖该RD晶圆的整个重新分布结构110。在此种范例实施方式中，当该RD晶圆之后被切割时，此种切割亦可切穿过该底胶填充128。
一般而言，区块225可包括底胶填充在区块220附接至该RD结构的半导体晶粒及/或其它构件。于是，此实用新型内容的范畴不应该受限于任何特定类型的底胶填充或是执行此种底胶填充的任何特定方式的特征。
该范例的方法200在区块230可以包括模制该RD晶圆(例如，或是一RD结构)。区块230可包括用各种方式的任一种来模制该RD晶圆，其的非限制性的例子是在此加以呈现。
例如，区块230可包括模制在该RD晶圆的顶表面之上、在区块220附接的晶粒及/或其它构件之上、在区块215所形成的互连结构(例如，导电球、椭圆体、柱或柱体(例如，电镀的柱、线或是接合线等等)、等等)之上、在区块225所形成的底胶填充之上、等等。
区块230例如可以包括利用压缩模制(例如，其是利用液体、粉末及/或膜)、或是真空模制。同样例如的是，区块230可包括利用一转移模制制程(例如，一晶圆级转移模制制程)。
该模制材料例如可以包括各种特征的任一种。例如，该模制材料(例如，环氧模制化合物(EMC)、环氧树脂模制化合物、等等)可包括一相对高的模数，例如用以在一后续的制程中提供晶圆支撑。同样例如的是，该模制材料可包括一相对低的模数，以在一后续的制程中提供晶圆弹性。
如同在此所解说的，例如有关于区块225，区块230的模制制程可以在该晶粒与该RD晶圆之间提供底胶填充。在此种例子中，在该模制的底胶填充材料与囊封该半导体晶粒的模制材料之间可以有均匀的材料。
图1C是提供区块230的各种特点(例如，模制特点)的一范例的图标。例如，模制组件100C是被展示为其中模制材料130覆盖该些互连结构121、第一半导体晶粒125、第二半导体晶粒126、底胶填充128、以及重新分布结构110的顶表面。尽管该模制材料130(其在此亦可被称为囊封材料)是被展示为完全覆盖该第一半导体晶粒125以及第二半导体晶粒126的侧边以及顶端，但是此并不必要是如此的。例如，区块230可包括利用一膜辅助或是晶粒密封的模制技术，以保持晶粒的顶端没有模制材料。
一般而言，该模制材料130例如可以直接接触并且覆盖该些晶粒125、126的未被该底胶填充128覆盖的部分。例如，在一其中该些晶粒125、126的侧边的至少一第一部分是被底胶填充128覆盖的情节中，该模制材料130可以直接接触并且覆盖晶粒125、126的侧边的一第二部分。该模制材料130例如也可以填入在晶粒125、126之间的空间(例如，尚未被填入底胶填充128的空间的至少一部分)。
一般而言，区块230可包括模制该RD晶圆。于是，此实用新型内容的范畴不应该受限于任何特定的模制材料、结构及/或技术的特征。
该范例的方法200在区块235可以包括研磨(或者是薄化)在区块230所施加的模制材料。区块235可包括用各种方式的任一种来研磨(或薄化)该模制材料，其的非限制性的例子是在此加以呈现。
区块235例如可以包括机械式研磨该模制材料，以薄化该模制材料。此种薄化例如可以将该晶粒及/或互连结构保留为包覆模制的、或是此种薄化可以露出一或多个晶粒及/或一或多个互连结构。
区块235例如可以包括研磨除了该模制化合物之外的其它构件。例如，区块235可包括研磨在区块220所附接的晶粒的顶端侧(例如，背侧或是非主动侧)。区块235例如也可以包括研磨在区块215所形成的互连结构。此外，在一其中在区块225或区块230所施加的底胶填充是向上足够的延伸的情节中，区块235亦可包括研磨此种底胶填充材料。此种研磨例如可以在该被研磨的材料的顶端产生一平坦的平面表面。
区块235例如可以是在一其中该模制材料的高度原先就被形成在一所要的厚度的情节中被跳过。
图1D是提供区块235的各种特点(例如，该模制研磨特点)的一范例的图标。组件100D是被描绘为其中该模制材料130(例如，相对于在图1C所描绘的模制材料130)被薄化，以露出晶粒125、126的顶表面。在此种例子中，该晶粒125、126亦可以是已经被研磨(或者是被薄化)。
尽管如同在图1D中所绘，该模制材料的顶表面是在该些互连结构121之上，并且因此互连结构121并未被研磨，但是该些互连结构121也可以被研磨。此种范例实施方式例如可以在此阶段产生一顶表面是包含晶粒125、126的一顶表面、模制材料130的一顶表面、以及互连结构121的一顶表面，所有的顶表面都在一共同的平面上。
如同在此所解说的，该模制材料130在一包覆成型(overmold)配置中可以被保留以覆盖该晶粒125、126。例如，该模制材料130可以不被研磨、或是该模制材料130可以被研磨，但是不到一露出该晶粒125、126的高度。
一般而言，区块235可包括研磨(或者是薄化)在区块230所施加的模制材料。于是，此实用新型内容的范畴不应该受限于任何特定的研磨(或薄化)的量或是类型的特征。
该范例的方法200在区块240可以包括剥蚀在区块230所施加的模制材料。区块240可包括用各种方式的任一种来剥蚀该模制材料，其的非限制性的例子是在此加以提供。
如同在此论述的，该模制材料可以覆盖在区块215所形成的互连结构。若该模制材料覆盖互连结构，并且该些互连结构需要被露出(例如，用于后续的封装附接、顶端侧的重新分布层形成、顶端侧的积层基板附接、电连接、散热器连接、电磁屏蔽的连接、等等)，则区块240可包括剥蚀该模制材料以露出该些连接结构。
区块240例如可以包括利用雷射剥蚀，穿过该模制材料来露出该些互连结构。同样例如的是，区块240可包括利用软性射束钻孔、机械式钻孔、化学钻孔、等等。
图1D是提供区块240的各种特点(例如，该剥蚀特点)的一范例的图标。例如，该组件100D是被展示包括穿过该模制材料130而延伸至互连结构121的剥蚀的贯孔140。尽管该些剥蚀的贯孔140是被展示为具有垂直的侧壁，但应了解的是贯孔140可包括各种形状的任一种。例如，该些侧壁可以是倾斜的(例如，在该模制材料130的顶表面具有比在互连结构121较大的开口)。
尽管区块240在图2中是被描绘为紧接在区块230的晶圆模制以及在区块235的模制研磨之后，但是区块240可以在该方法200中之后的任何点来加以执行。例如，区块240可以在该晶圆支撑结构(例如，在区块245所附接的)被移除之后加以执行。
一般而言，区块240可包括剥蚀在区块230所施加的模制材料(例如，用以露出在区块215所形成的互连结构)。于是，此实用新型内容的范畴不应该受限于执行此种剥蚀的任何特定方式的特征、或是受限于任何特定的剥蚀的贯孔结构的特征。
该范例的方法200在区块245可以包括将该模制RD晶圆(例如，其顶端或模制侧)附接至一晶圆支撑结构。区块245可包括用各种方式的任一种来将该模制RD晶圆附接至该晶圆支撑结构，其的非限制性的例子是在此加以提供。
该晶圆支撑结构例如可以包括由硅、玻璃、或是各种其它的材料(例如，介电材料)所形成的一晶圆或固定装置。区块245例如可以包括利用一黏着剂、一真空固定装置、等等以将该模制RD晶圆附接至该晶圆支撑结构。注意到的是，如同在此所描绘及解说的，一重新分布结构可以在该晶圆支撑件附接之前被形成在该晶粒以及模制材料的顶端侧(或是背面)上。
图1E是提供区块245的各种特点(例如，晶圆支撑件附接特点)的一范例的图标。晶圆支撑结构150是被附接至该模制材料130以及晶粒125、126的顶端侧。该晶圆支撑结构150例如可以是利用一黏着剂来加以附接，并且此种黏着剂亦可被形成在该些贯孔140中而且接触该些互连结构121。在另一范例的组件中，该黏着剂并未进入贯孔140且/或并未接触互连结构121。注意到的是，在一其中该晶粒125、126的顶端被覆盖模制材料130的组件中，该晶圆支撑结构150可能只有直接耦接至该模制材料130的顶端。
一般而言，区块245可包括将该模制RD晶圆(例如，其顶端或模制侧)附接至一晶圆支撑结构。于是，此实用新型内容的范畴不应该受限于任何特定类型的晶圆支撑结构的特征、或是受限于附接一晶圆支撑结构的任何特定方式的特征。
该范例的方法200在区块250可以包括从该RD晶圆移除一支撑层。区块250可包括用各种方式的任一种来移除该支撑层，其的非限制性的例子是在此加以呈现。
如同在此论述的，该RD晶圆可包括一RD结构被形成及/或承载于其上的一支撑层。该支撑层例如可以包括一种半导体材料(例如，硅)。在一其中该支撑层包括一硅晶圆层的范例情节中，区块250可包括移除该硅(例如，从该RD晶圆移除该硅的全部、从该RD晶圆移除该硅的几乎全部(例如是至少90％或95％)、等等)。例如，区块250可包括机械式研磨该硅的几乎全部，接着是一干式或湿式化学蚀刻以移除剩余部分(或是该剩余部分的几乎全部)。在一其中该支撑层是松弛地附接至被形成(或承载)于其上的RD结构的范例情节中，区块250可包括拉开或是剥离以分开该支撑层与该RD结构。
图1F是提供区块250的各种特点(例如，支撑层移除特点)的一范例的图标。例如，该支撑层105(在图1E中所示)是从该RD结构110被移除。在该举例说明的例子中，该RD结构110仍然可以包括一如同在此论述的基底介电层111(例如，一氧化物、氮化物、等等)。
一般而言，区块250可包括从该RD晶圆移除一支撑层。于是，此实用新型内容的范畴不应该受限于任何特定类型的晶圆材料的特征、或是受限于晶圆材料移除的任何特定方式的特征。
该范例的方法200在区块255可以包括形成及图案化一第一重新分布层(RDL)的介电层，以用于蚀刻该RD结构的一氧化物层。区块255可包括用各种方式的任一种来形成及图案化该第一RDL介电层，其的非限制性的例子是在此加以呈现。
在大致于此论述的例子中，该RD晶圆的RD结构大致是被形成在一氧化物层(或是氮化物或其它介电质)上。为了致能金属到金属的附接至该RD结构，该氧化物层的覆盖该RD结构的线路(或是垫或平面)的部分可以例如是借由蚀刻而被移除。注意到的是，该氧化物层并不一定需要被移除或是完全被移除，只要其具有可接受的导电度即可。
该第一RDL介电层例如可以包括一聚酰亚胺或是一聚苯并恶唑(PBO)材料。该第一RDL介电层例如可以包括一迭层的膜或是其它材料。该第一RDL介电层例如可以大致包括一种有机材料。然而，在各种的范例实施方式中，该第一RDL介电层可包括一种无机材料。
在一范例的实施方式中，该第一RDL介电层可包括一种被形成在该RD结构的基底介电层的一第一侧上的有机材料(例如，聚酰亚胺、PBO、等等)，该基底介电层可包括一氧化物或氮化物或是其它的介电材料。
该第一RDL介电层例如可被利用作为一用于蚀刻例如是一氧化物或氮化物层的基底介电层的屏蔽(例如，在区块260)。同样例如的是，在蚀刻之后，该第一RDL介电层可以保留，例如是被利用于其上形成导电的RDL线路。
在一替代的范例情节中(未显示)，一临时的屏蔽层(例如，一临时的光阻层)可被利用。例如，在蚀刻之后，该临时的屏蔽层可被移除，并且由一永久的RDL介电层所取代。
图1G是提供区块255的各种特点的一范例的图标。例如，该第一RDL介电层171是在该基底介电层111上被形成及图案化。该图案化的第一RDL介电层171例如可以包括穿过该第一RDL介电层171的贯孔172，而该基底介电层111例如可以透过贯孔172而被蚀刻(例如，在区块260)，并且第一线路(或是其的部分)可被形成在贯孔172中(例如，在区块265)。
一般而言，区块255可包括例如是在该基底介电层上形成及图案化一第一介电层(例如，一第一RDL介电层)。于是，此实用新型内容的范畴不应该受限于一特定的介电层的特征、或是受限于形成一介电层的一特定方式的特征。
该范例的方法200在区块260可以包括从该RD结构蚀刻该基底介电层(例如，氧化物层、氮化物层、等等)，例如是其的未被屏蔽的部分。区块260可包括用各种方式的任一种来执行该蚀刻，其的非限制性的例子是在此加以呈现。
例如，区块260可包括执行一干式蚀刻制程(或者是一湿式蚀刻制程)以蚀刻穿过该基底介电层(例如，氧化物、氮化物、等等)的借由穿过该第一介电层的贯孔所露出部分，该第一介电层是作用为一用于该蚀刻的屏蔽。
图1G是提供区块260的各种特点(例如，介电质蚀刻特点)的一范例的图标。例如，该基底介电层111的在图1F中被展示是在该第一导电线路112之下的部分是自图1G被移除。此例如是致能在该第一导电线路112与在区块265所形成的第一RDL线路之间的一金属到金属的接触。
一般而言，区块260例如可以包括蚀刻该基底介电层。于是，此实用新型内容的范畴不应该受限于执行此种蚀刻的任何特定的方式。
该范例的方法200在区块265可以包括形成第一重新分布层(RDL)线路。区块265可包括用各种方式的任一种来形成该第一RDL线路，其的非限制性的例子是在此加以呈现。
如同在此论述的，该第一RDL介电层(例如，在区块255所形成的)可被利用于蚀刻(例如，在区块260)并且接着保留以用于该些第一RDL线路的形成。或者是，该第一RDL介电层可以在该蚀刻制程之后加以形成及图案化。在此论述的又一替代的实施方式中，该用于基底介电层的蚀刻制程可被跳过，例如是在一其中该基底介电层(例如，一薄的氧化物或氮化物层)是足够导电的、以充分地作为一在金属线路之间的导电路径的实施方式中。
区块265可包括形成该第一RDL线路以附接至该RD结构的透过该图案化的第一RDL介电层所露出的第一导电线路。该第一RDL线路亦可被形成在该第一RDL介电层上。区块265可包括用各种方式的任一种(例如是借由电镀)来形成该第一RDL线路，但是此实用新型内容的范畴并不限于形成此种线路的任何特定方式的特征。
该些第一RDL线路可包括各种材料(例如，铜、金、镍、等等)的任一种。该第一RDL线路例如可以包括各种尺寸的特征的任一种。例如，一用于该第一RDL线路的典型的间距例如可以是5微米。在一范例的实施方式中，该些第一RDL线路例如可以在一中心至中心间距是大约或至少一数量级大于该RD晶圆的RD结构的各种线路被形成所在的一间距(例如，在一个次微米的间距、大约0.5微米的间距、等等)来加以形成。
图1G及1H是提供区块265的各种特点(例如，RDL线路形成特点)的一范例的图标。例如，第一RDL线路的一第一部分181可被形成在该第一RDL介电层171的贯孔172中并且接触该RD结构110的借由此种贯孔172所露出的第一导电线路112。同样例如的是，第一RDL线路的一第二部分182可被形成在该第一RDL介电层171上。
一般而言，区块265可包括形成第一重新分布层(RDL)线路。于是，此实用新型内容的范畴不应该受限于任何特定的RDL线路的特征、或是受限于形成此种RDL线路的任何特定方式的特征。
该范例的方法200在区块270可以包括在该些第一RDL线路(例如，在区块265所形成的)以及该第一RDL介电层(例如，在区块255所形成的)之上形成及图案化一第二RDL介电层。区块270可包括用各种方式的任一种来形成及图案化该第二介电层，其的非限制性的例子是在此加以呈现。
例如，区块270可以与区块255共享任一或是所有的特征。该第二RDL介电层例如可以是利用一种和在区块255所形成的第一RDL介电层相同的材料来加以形成。
该第二RDL介电层例如可以包括一聚酰亚胺或是一聚苯并恶唑(PBO)材料。该第二RDL介电层例如可以大致包括一种有机材料。然而，在各种的范例实施方式中，该第一RDL介电层可包括一种无机材料。
图1H是提供区块270的各种特点的一范例的图标。例如，该第二RDL介电层183是被形成在该些第一RDL线路181、182上、以及在该第一RDL介电层171上。如同在图1H中所示，贯孔184是被形成在该第二RDL层183中，而可以透过贯孔184来做成导电的接触到借由此种贯孔184所露出的第一RDL线路182。
一般而言，区块270可包括形成及/或图案化一第二RDL介电层。于是，此实用新型内容的范畴不应该受限于任何特定的介电层的特征、或是受限于形成一介电层的任何特定方式的特征。
该范例的方法200在区块275可以包括形成第二重新分布层(RDL)线路。区块275可包括用各种方式的任一种来形成该第二RDL线路，其的非限制性的例子是在此加以呈现。区块275例如可以与区块265共享任一或是所有的特征。
区块275可包括形成附接到第一RDL线路(例如，在区块265所形成的)的第二RDL线路，而该些第一RDL线路是透过在该图案化的第二RDL介电层(例如，在区块270所形成的)中的贯孔而被露出。该些第二RDL线路亦可被形成在该第二RDL介电层上。区块275可包括用各种方式的任一种(例如是借由电镀)来形成该些第二RDL线路，但是此实用新型内容的范畴并不限于任何特定的方式的特征。
如同第一RDL线路，该些第二RDL线路可包括各种材料(例如，铜、等等)的任一种。此外，该第二RDL线路例如可以包括各种尺寸的特征的任一种。
图1H及1I是提供区块275的各种特点的一范例的图标。例如，该些第二RDL线路191可被形成在第二RDL介电层183中的贯孔184内，以接触透过此种贯孔184所露出的第一RDL线路181。此外，该第二RDL线路191可被形成在该第二RDL介电层183上。
一般而言，区块275可包括形成第二重新分布层(RDL)线路。于是，此实用新型内容的范畴不应该受限于任何特定的RDL线路的特征、或是受限于形成此种RDL线路的任何特定方式的特征。
该范例的方法200在区块280可以包括在第二RDL线路(例如，在区块275所形成的)以及第二RDL介电层(例如，在区块270所形成的)之上形成及图案化一第三RDL介电层。区块280可包括用各种方式的任一种来形成及图案化该第三介电层，其的非限制性的例子是在此加以呈现。
例如，区块280可以与区块270及255共享任一或是所有的特征。该第三RDL介电层例如可以是利用一和在区块255(及/或在区块260的蚀刻以及剥除一临时的屏蔽层之后)所形成的第一RDL介电层相同的材料、及/或利用一和在区块270所形成的第二RDL介电层相同的材料来加以形成。
该第三RDL介电层例如可以包括一聚酰亚胺或是一聚苯并恶唑(PBO)材料。该第三RDL介电层例如可以大致包括一种有机材料。然而，在各种的范例实施方式中，该第三RDL介电层可包括一种无机材料。
图1I是提供区块280的各种特点的一范例的图标。例如，该第三RDL层185可被形成在该些第二RDL线路191上以及在该第二RDL层183上。如同在图1I中所示，贯孔是被形成在该第三RDL层185中，而可以透过该些贯孔来做成导电的接触到借由此种贯孔所露出的第二RDL线路191。
一般而言，区块280可包括形成及/或图案化一第三RDL介电层。于是，此实用新型内容的范畴不应该受限于任何特定的介电层的特征、或是受限于形成一介电层的任何特定方式的特征。
该范例的方法200在区块285可以包括在该些第二RDL线路上、及/或在该第三RDL介电层上形成互连结构。区块285可包括用各种方式的任一种来形成该些互连结构，其的非限制性的例子是在此加以呈现。
区块285例如可以包括在透过在该第三介电层中的贯孔所露出的第二RDL线路的部分上形成一凸块底部(underbump)金属。区块285接着例如可以包括将导电凸块或球附接至该凸块底部金属。其它的互连结构也可以被利用，其例子是在此加以呈现(例如，导电柱或柱体、焊料球、焊料凸块、等等)。
图1I是提供区块285的各种特点(例如，互连结构形成的特点)的一范例的图标。例如，互连结构192是透过在该第三RDL介电层185中所形成的贯孔而被附接至该些第二RDL线路191。注意到的是，尽管该些互连结构192被描绘为小于互连结构121，但是此实用新型内容并未如此受限的。例如，该些互连结构192可以是和互连结构121相同的尺寸、或是大于互连结构121。此外，该些互连结构192可以是和互连结构121相同类型的互连结构、或者可以是一不同的类型。
尽管在区块255-285所形成的重新分布层(其亦可被称为正面重新分布层(RDL))在图1A-1J中是大致以一种扇出组件(例如，延伸到晶粒125、126的覆盖区之外)来加以描绘，但是它们亦可以用一种扇入组件来加以形成，例如其中互连结构192大致并未延伸到晶粒125、126的覆盖区之外。此种组件的非限制性的例子是在此加以呈现。
一般而言，区块285例如可包括在该些第二RDL线路上及/或在该第三RDL介电层上形成互连结构。于是，此实用新型内容的范畴不应该受限于任何特定的互连结构的特征、或是受限于形成互连结构的任何特定的方式。
该范例的方法200在区块290可以包括脱黏(或分离)在区块245所附接的晶圆支撑件。区块290可包括用各种方式的任一种来执行此种脱黏，其的非限制性的特点是在此加以呈现。
例如，在一其中该晶圆支撑件是黏附地附接的范例情节中，该黏着剂可被释放(例如，利用热及/或力)。同样例如的是，化学脱模剂可被利用。在另一其中该晶圆支撑件是利用一真空力附接的范例情节中，该真空力可被释放。注意到的是，在一涉及黏着剂或是其它物质以助于该晶圆支撑件的安装的情节中，区块285可包括在该脱黏之后，从该电性组件及/或从该晶圆支撑件清除残留物。
图1I及1J是提供区块290的各种特点的一范例的图标。例如，在图1I 中描绘的晶圆支撑件150是在图1J中被移除。
一般而言，区块290可包括脱黏该晶圆支撑件。于是，此实用新型内容的范畴不应该受限于任何特定类型的晶圆支撑件的特征、或是受限于脱黏一晶圆支撑件的任何特定的方式。
该范例的方法200在区块295可以包括切割该晶圆。区块295可包括用各种方式的任一种来切割该晶圆，其的非限制性的例子是在此加以呈现。
在此的讨论大致已经聚焦在该RD晶圆的单一晶粒的处理。此种聚焦在该RD晶圆的单一晶粒只是为了清楚的举例说明而已。应了解的是，在此论述的所有制程步骤都可以在一整个晶圆上被执行。例如，在图1A-1J以及在此的其它图所提出的每一个图示都可以在单一晶圆上被复制数十或是数百次。例如，在切割之前，在该晶圆的所举例说明的组件中的一组件与一相邻的组件之间可以是不分开的。
区块295例如可以包括从该晶圆切割出(例如，机械冲压切割、机械锯切割、雷射切割、软性射束切割、电浆切割、等等)个别的封装。此种切割的最终结果例如可以是在图1J中所示的封装。例如，该切割可以形成该封装的侧表面是包括该封装的多个构件的共面的侧表面。例如，该模制材料130、RD结构110的介电层、各种的RDL介电层、底胶填充128、等等的任一个或是全部的侧表面可以是共面的。
一般而言，区块295可包括切割该晶圆。于是，此实用新型内容的范畴不应该受限于切割一晶圆的任何特定方式的特征。
图1A-1J及2是提出各种范例的方法的特点以及其的变化。其它范例的方法的特点现在将会参考另外的图来加以提出。
如同在此论述的，在图1A-1J及2的讨论中，区块235可包括研磨(或者是薄化)该模制材料130，以露出晶粒125、126中的一或多个。一例子是在图1D被提供。
亦如同所论述的，在区块235的模制研磨(或薄化)并不需要加以执行、或是可加以执行到一范围是仍然让晶粒125、126的顶端被覆盖模制材料130。一例子是在图3被提供。如同在图3A中所示，该模制材料130是覆盖半导体晶粒125、126的顶端。注意到的是，该些互连结构121可以是比晶粒125、126较矮或是较高的。继续该比较，并非是出现如同在图1J中展示的所产生的封装100J，而是所产生的封装300B可以出现如同在图3B中所示者。
再者，如同在此所论述的，在图1A-1J及2的讨论中，形成TMV互连结构的区块215以及TMV模制剥蚀的区块240可被跳过。一个例子是在图4被提供。如同在图4A中所示，相对于区块215及图1B，其并没有形成TMV互连结构121。如同在图4B中所示，相对于区块230及图1C，该模制材料130并未覆盖互连结构。
继续该比较，如同在此所解说的，在区块235的模制研磨(或薄化)可加以执行到一范围是从该模制材料130露出晶粒125、126的顶端中的一或多个。图4C是提供此种处理的一范例的图标。一般而言，图4C的组件400C是类似于图1J的组件100J，再减去互连结构121以及穿过模制材料130来露出该些互连结构的剥蚀的贯孔。
同样例如的是，如同在此所解说的，在区块235的模制研磨(或薄化)可被跳过、或是被执行到一范围是让晶粒125、126的顶端被覆盖模制材料130。图4D是提供此种处理的一范例的图标。一般而言，图4D的组件400D是类似于图1J的组件100J，再减去互连结构121以及穿过模制材料130来露出该些互连结构的剥蚀的贯孔，并且其中模制材料130是覆盖晶粒125、126。
在另一例子中，如同在此所解说的，在区块215的讨论中，该些TMV互连可包括各种结构的任一种，例如一导电柱(例如，电镀的柱或柱体、垂直的导线、等等)。图5A是提供附接至该RD结构110的导电柱521的一范例的图标。该些导电柱521例如可以是电镀在该RD结构110上。该些导电柱521例如也可以包括附接(例如，引线接合的附接、焊接、等等)至该RD结构110并且垂直地延伸的线(例如，引线接合的线)。该些导电柱521例如可以从该RD结构110延伸到一高度是大于晶粒125、126的一高度、等于晶粒125、126中的一或多个的高度、小于晶粒125、126的一高度、等等。在一范例的实施方式中，该些柱可以具有一大于或等于200微米的高度，而且在一个100-150微米的中心至中心的间距下。注意到的是，任意数量的列的柱521可被形成。一般而言，图5A的组件500A是类似于图1B的组件100B，其中导电柱521是作为互连结构，而不是导电球121。
继续该例子，图5B是描绘被覆盖模制材料130的RD结构110、导电柱521、半导体晶粒125、126、以及底胶填充128。该模制例如可以根据该范例的方法200的区块230来加以执行。一般而言，图5B的组件500B是类似于图1C的组件100C，其中导电柱521是作为互连结构，而不是导电球121。
仍然继续该例子，图5C是描绘该模制材料130已经被薄化(例如，被研磨)到一所要的厚度。该薄化例如可以根据该范例的方法200的区块235来加以执行。例如，注意到的是，该些导电柱521及/或半导体晶粒125、126亦可被薄化。一般而言，图5D的组件500D是类似于图1D的组件100D，其中导电柱521是作为互连结构，而不是导电球121，并且亦不具有图1D的剥蚀的贯孔140。例如，该模制材料130的薄化可以露出导电柱521的顶端。然而，若该模制材料130的薄化并不露出导电柱521的顶端，则一模制剥蚀操作(例如，根据区块240)可加以执行。注意到的是，尽管该组件是被展示为半导体晶粒125、126的顶端被露出，但是该些顶端并不必要被露出。例如，该些柱521可以是高于半导体晶粒125、126。此种范例的配置例如可以容许该些柱521能够从该模制材料130露出且/或从该模制材料130突出，同时该模制材料130是持续覆盖半导体晶粒125、126的背表面，其例如可以提供保护给半导体晶粒125、126，避免或降低翘曲、等等。
在一其中该些柱521是被形成具有一高度是小于晶粒125、126的范例的实施方式中，该薄化可包括首先研磨该模制材料130，接着是研磨该模制材料130以及晶粒125、126的背面(或非主动)侧，直到该些柱521被露出为止。在此时点，该薄化可被停止、或者可以继续，例如是研磨该模制材料130、晶粒125、126以及柱521。
继续该例子，在图5C中所示的组件500C可以进一步借由在该模制材料130以及晶粒125、126之上形成一重新分布层(RDL)532来加以处理。图5D是展示此种处理的一个例子。该重新分布层532在此亦可被称为背面重新分布(RDL)层532。尽管此种背面RDL的形成并未明确地展示在该范例的方法200的任一区块中，但是此种操作可以在该些区块的任一个中被执行，例如是在区块235的模制研磨操作之后而且在区块245的晶圆支撑件附接之前(例如，在区块235、在区块240、在区块245、或是在此些区块的任一个之间)。
如同在图5D中所示，一第一背面介电层533可以在该模制材料130以及晶粒125、126上加以形成及图案化。该第一背面介电层533例如可以是用一种和在区块260所形成的第一RDL介电层171相同或类似的方式而被形成及图案化，尽管第一RDL介电层171是在一不同的表面上。例如，该第一背面介电层533可被形成在该模制材料130上以及在该半导体晶粒125、126上(例如，在晶粒125、126的露出的背表面的正上方、在覆盖晶粒125、126的背表面的模制材料130上、等等)，并且贯孔534可以在该第一背面介电层533中被形成(例如是借由蚀刻、剥蚀、等等)，以至少露出该些导电柱521的顶端。注意到的是，在一其中该模制材料130覆盖半导体晶粒125、126的背表面的范例的配置中，该第一背面介电层533仍然可被形成，但是其并不必要是如此的(例如，在以下论述的背面线路535可以直接被形成在该模制材料130上，而不是在该第一背面介电层533上)。
背面线路535可被形成在该第一背面介电层533上、以及在该第一背面介电层533的贯孔534中。该些背面线路535因此可以电连接至导电柱521。该些背面线路535例如可以是用一种和在区块265所形成的第一RDL线路相同或类似的方式来加以形成。该些背面线路535的至少某些个(若非全部的话)例如可以从导电柱521水平地延伸到在半导体晶粒125、126的正上方的位置处。该些背面线路535的至少某些个例如也可以从导电柱521延伸到并非在半导体晶粒125、126的正上方的位置处。
一第二背面介电层536可以在该第一背面介电层533以及背面线路535上加以形成及图案化。该第二背面介电层536例如可以是用一种和在区块270所形成的第二RDL介电层183相同或类似的方式而被形成及图案化，尽管该第二RDL介电层183是在一不同的表面上。例如，该第二背面介电层536可被形成在该第一背面介电层533之上以及在该些背面线路535之上，并且贯孔537可以在该第二背面介电层536中被形成(例如，借由蚀刻、剥蚀、等等)，以露出该些背面线路535的接触区域。
背面互连垫538(例如，球体接触垫)可被形成在该第二背面介电层536上且/或在该第二背面介电层536的贯孔537中。该些背面互连垫538因此可以电连接至背面线路535。该些背面互连垫538例如可以是用一种和在区块275 所形成的第二RDL线路相同或类似的方式而被形成。该些背面互连垫538例如可以是借由形成金属接触垫及/或形成凸块底部金属化来加以形成(例如，用以强化后续借由互连结构的附接至背面线路535)。
尽管该背面RDL层532是被展示为具有两个背面介电层533、536以及一层的背面线路535，但应了解的是任意数量的介电层及/或线路层都可被形成。
如同例如在图5E中所展示的，在该背面RDL层532被形成之后，一晶圆支撑结构150可以附接至该背面RDL层532(例如，直接、利用一介于中间的黏着层、利用真空力、等等)。该晶圆支撑件150例如可以是用一种和在区块245所附接的晶圆支撑件150相同或类似的方式来加以附接。例如，图5E是展示该晶圆支撑件150的以一种类似于图1E的附接的方式的附接，尽管其中是附接至该RDL层532，而不是附接至该模制层130以及半导体晶粒125、126。
如同例如在图5F中所描绘的，该支撑层105(在图5E中所示)可以从该RD晶圆被移除，一正面重新分布层可被形成在该RD结构110的一与晶粒125、126相对的侧边上，互连结构192可被形成，并且该晶圆支撑件150可被移除。
例如，该支撑层105可以用一种和在此相关区块250以及图1E-1F所论述的相同或类似的方式来加以移除。同样例如的是，一正面重新分布层可以用一种和在此相关区块255-280以及图1G-1H所论述的相同或类似的方式来加以形成。此外例如的是，互连结构192可以用一种和在此相关区块285以及图1I所论述的相同或类似的方式而被形成。又例如的是，该晶圆支撑件150可以用一种和在此相关区块290以及图1J所论述的相同或类似的方式而被移除。
在另一范例的实施方式中，一基板(例如，一积层基板、封装基板、等等)可以附接在半导体晶粒125、126之上，其例如是在此相关图5所论述的背面RDL的替代或额外的。例如，如同在图6A中所绘，互连结构621可被形成在一高度是将会延伸到晶粒125、126的高度。注意到的是，此高度并不一定存在，例如在一其中该背面基板是具有其本身的互连结构、或是其中额外的互连结构是被利用在该些互连结构621与背面基板之间的情节中。该些互连结构621例如可以是用一种和在此相关区块215以及图1B所论述的相同或类似的方式来加以附接。
继续该例子，如同在图6B中所绘，该组件600B可加以模制，并且若必要的话，该模制物可被薄化。此种模制及/或薄化例如可以是用一种和在此相关区块230及235以及图1C及1D所论述的相同或类似的方式来加以执行。
如同在图6C中所示，一晶圆支撑件150可加以附接，支撑层105可被移除，并且一正面侧RDL可被形成。例如，一晶圆支撑件150可以用一种和在此相关区块245以及图1E所论述的相同或类似的方式来加以附接。同样例如的是，支撑层105可以用一种和在此相关区块250以及图1F所论述的相同或类似的方式来加以移除。同样例如的是，一正面RDL可以用一种和在此相关区块255-280以及图1G-1H所论述的相同或类似的方式来加以形成。
如同在图6D中所绘，互连结构192可加以附接，该晶圆支撑件150可被移除，并且背面基板632可加以附接。例如，该互连结构192可以用一种和在此相关区块285以及图1I所论述的相同或类似的方式来加以附接。同样例如的是，该晶圆支撑件150可以用一种和在此相关区块290以及图1J所论述的相同或类似的方式来加以移除。又例如的是，该背面基板632可以电性附接至互连结构621、及/或机械式附接至模制材料130及/或晶粒125、126。该背面基板632例如可以是用晶圆(或面板)形式及/或单一封装形式来加以附接，并且例如可以在切割(例如，如同在区块295论述的)之前或是之后附接。
在图1A-7L中所示并且在此论述的范例的方法及组件只是非限制性的例子而已，其是被呈现以描绘此实用新型内容的各种特点。此种方法及组件亦可以和在以下的共同申请的美国专利申请案中所展示及论述的方法及组件共享任一或是所有的特征：2013年1月29日申请且名称为"半导体装置以及制造半导体装置的方法"的美国专利申请案序号13/753,120；2013年4月16日申请且名称为"半导体装置以及制造其的方法"的美国专利申请案序号13/863,457；2013年11月19日申请且名称为"具有直通硅穿孔-较不深的井的半导体装置"的美国专利申请案序号14/083,779；2014年3月18日申请且名称为"半导体装置以及制造其的方法"的美国专利申请案序号14/218,265；2014年6月24日申请且名称为"半导体装置以及制造其的方法"的美国专利申请案序号14/313,724；2014年7月28日申请且名称为"具有薄的重新分布层的半导体装置"的美国专利申请案序号14/444,450；2014年10月27日申请且名称为"具有降低的厚度的半导体装置"的美国专利申请案序号14/524,443；2014年11月4日申请且名称为"中介体、其的制造方法、利用其的半导体封装、以及用于制造该半导体封装的方法"的美国专利申请案序号14/532,532；2014年11月18日申请且名称为"具有降低的翘曲的半导体装置"的美国专利申请案序号14/546,484；以及2015年3月27日申请且名称为"半导体装置以及制造其的方法"的美国专利申请案序号14/671,095；该些美国专利申请案的每一个的内容兹在此以其整体纳入作为参考。
应注意到的是，在此论述的半导体封装的任一个或是全部都可以(但是并不必要)附接至一封装基板。此种半导体装置封装以及制造其的方法的各种非限制性的例子现在将会加以论述。
图7A-7L是展示描绘根据本实用新型内容的各种特点的一种范例的半导体封装以及一种制造一半导体封装的范例的方法的横截面图。在图7A-7L中所展示的结构例如可以和在图1A-1J、3A-3B、4A-4D、5A-5F、6A-6D、9、10A-10B、11A-11D、12A-12B、13及14中所示的类似的结构共享任一或是所有的特征。图8是根据本实用新型内容的各种特点的一种制造一半导体封装的范例的方法800的流程图。该范例的方法800例如可以和在图2中所描绘而且在此论述的范例的方法200以及和任何在此论述的方法共享任一或是所有的特征。图7A-7L例如可以描绘在图8的制造方法800的各种步骤(或区块)的范例的半导体封装。图7A-7L以及图8现在将会一起加以论述。
该范例的方法800在区块805可以包括制备一用于处理(例如，用于封装)的逻辑晶圆。区块805可包括用各种方式的任一种来制备一用于处理的逻辑晶圆，其的非限制性的例子是在此加以呈现。区块805例如可以和在图2中所示以及在此论述的范例的方法200的区块205共享任一或是所有的特征。
该范例的方法800在区块810可以包括制备一重新分布结构晶圆(RD晶圆)。区块810可包括用各种方式的任一种来制备一用于处理的RD晶圆，其的非限制性的例子是在此加以提供。区块810例如可以和在图2中所示以及在此论述的范例的方法200的区块210共享任一或是所有的特征。
图7A是提供区块810的各种特点的一范例的图标。参照图7A，该RD晶圆700A例如可以包括一支撑层705(例如，一硅层)。一重新分布(RD)结构710 可被形成在该支撑层705上。该RD结构710例如可以包括一基底介电层711、一第一介电层713、第一导电线路712、一第二介电层716、第二导电线路715、以及互连结构717。
该基底介电层711例如可以是在该支撑层705上。该基底介电层711例如可以包括一氧化物层、一氮化物层、等等。该基底介电层711例如可以是按照规格被形成的，且/或可以是自然的。
该RD晶圆700A例如也可以包括第一导电线路712以及一第一介电层713。该些第一导电线路712例如可以包括沉积的导电金属(例如，铜、等等)。该第一介电层713例如可以包括一种无机介电材料(例如，硅氧化物、硅氮化物、等等)。在一替代的组件中，该第一介电层713可包括一种有机介电材料。
该RD晶圆700A例如也可以包括第二导电线路715以及一第二介电层716。该第二导电线路715例如可以包括沉积的导电金属(例如，铜、等等)。该第二导电线路715例如可以透过个别的导电贯孔714(例如，在该第一介电层713中)来连接至个别的第一导电线路712。该第二介电层716例如可以包括一种无机介电材料(例如，硅氧化物、硅氮化物、等等)。在一替代的组件中，该第二介电层716可包括一种有机介电材料。
尽管两组的介电层以及导电线路是被描绘在图7A中，但应了解的是该RD晶圆700A的RD结构710可包括任意数量的此种层及线路。例如，该RD结构710可以只包括一介电层及/或一组的导电线路、三组的介电层及/或导电线路、等等。
如同在区块805的逻辑晶圆制备，区块810可包括在该RD结构710的一表面上形成互连结构(例如，导电凸块、导电球、导电柱、导电的平面或垫、等等)。此种互连结构717的例子是被展示在图7A中，其中该RD结构710是包括互连结构717，其是被展示为被形成在该RD结构710的正面(或顶端)侧上，并且透过在该第二介电层716中的导电贯孔来电连接至个别的第二导电线路715。此种互连结构717例如可被利用以耦接该RD结构710至各种的电子构件(例如，主动的半导体构件或晶粒、被动的构件、等等)。
该些互连结构717例如可以包括各种导电材料的任一种(例如，铜、镍、金、等等的任一个或是一组合)。该些互连结构717例如也可以包括焊料。
一般而言，区块810可包括制备一重新分布结构晶圆(RD晶圆)。于是，此实用新型内容的范畴不应该受限于执行此种制备的任何特定方式的特征。
该范例的方法800在区块820可以包括附接一或多个半导体晶粒至该RD结构(例如，该RD晶圆的RD结构)。区块820可包括用各种方式的任一种来附接该晶粒至该RD结构，其的非限制性的例子是在此加以提供。区块820例如可以和在图2中所示以及在此论述的范例的方法200的区块220共享任一或是所有的特征。
图7B是提供区块820的各种特点(例如，该晶粒附接)的一范例的图标。例如，第一晶粒725(例如，其可以是已经从一在区块805所制备的逻辑晶圆被切割出)是电性且机械式地附接至该重新分布结构710。类似地，该第二晶粒726(例如，其可以是已经从一在区块805所制备的逻辑晶圆被切割出)是电性且机械式地附接至该重新分布结构710。
该第一晶粒725以及第二晶粒726可包括各种晶粒特征的任一种。在一范例情节中，该第一晶粒725可包括一处理器晶粒，并且该第二晶粒726可包括一内存晶粒。在另一范例情节中，该第一晶粒725可包括一处理器晶粒，并且该第二晶粒726可包括一协同处理器晶粒。在另一范例情节中，该第一晶粒725可包括一传感器晶粒，并且该第二晶粒726可包括一传感器处理晶粒。尽管在图7B的组件700B是被展示为具有两个晶粒725、726，但是其可以有任意数量的晶粒。例如，其可以只有一晶粒、三个晶粒、四个晶粒、或是超过四个晶粒。
此外，尽管该第一晶粒725以及第二晶粒726是被展示为相对于彼此横向地附接至该重新分布结构710，但是它们亦可以被配置在一垂直的组件中。此种结构的各种非限制性的范例的组件是在此被展示及论述(例如，晶粒在晶粒上的堆栈、晶粒附接到相对的基板侧、等等)。再者，尽管该第一晶粒725以及第二晶粒726是被展示为具有大致类似的尺寸，但是此种晶粒725、726可包括不同的个别的特征(例如，晶粒高度、覆盖区、连接间距、等等)。
该第一晶粒725以及第二晶粒726是被描绘为具有大致一致的间距，但是此并不必要是如此。例如，该第一晶粒725在第一晶粒覆盖区的紧邻该第二晶粒726的一区域中的大部分或全部的接点及/或该第二晶粒126在第二晶粒覆盖区的紧邻该第一晶粒725的一区域中的大部分的接点可以具有比其它大部分或全部的接点实质更细的间距。例如，该第一晶粒725最靠近第二晶粒726(及/或该第二晶粒726最靠近第一晶粒725)的前面5、10或是n列的接点可以具有一30微米的间距，而其它的接点大致可以具有一80微米及/或200微米的间距。该RD结构710因此可以具有在该对应的间距下的对应的接触结构及/或线路。
一般而言，区块820是包括将一或多个半导体晶粒附接至该重新分布结构(例如，一重新分布晶圆的重新分布结构)。于是，此实用新型内容的范畴不应该受限于任何特定的晶粒的特征、或是受限于任何特定的多晶粒的布局的特征、或是受限于附接此种晶粒的任何特定方式的特征、等等。
该范例的方法800在区块825可以包括底胶填充在区块820所附接至该RD结构的半导体晶粒及/或其它构件。区块825可包括用各种方式的任一种来执行此种底胶填充，其的非限制性的例子是在此加以呈现。区块825例如可以和在图2中所示以及在此论述的范例的方法200的区块225共享任一或是所有的特征。
图7B是提供区块825的各种特点(例如，该底胶填充)的一范例的图标。该底胶填充728是被设置在该第一半导体晶粒725与重新分布结构710之间、以及在该第二半导体晶粒726与重新分布结构710之间。
尽管该底胶填充728是大致被描绘为平坦的，但是该底胶填充可以升起并且在该半导体晶粒及/或其它构件的侧边上形成圆角。在一范例情节中，该些晶粒侧表面的至少四分之一或是至少一半可以被覆盖该底胶填充材料。在另一范例情节中，该些整个侧表面的一或多个或是全部可以被覆盖该底胶填充材料。同样例如的是，直接在该些半导体晶粒之间、在该半导体晶粒与其它构件之间、及/或在其它构件之间的空间的一实质的部分可以被填入该底胶填充材料。例如，在横向相邻的半导体晶粒之间、在该半导体晶粒与其它构件之间、及/或在其它构件之间的至少一半的空间或是全部的空间可以被填入该底胶填充材料。在一范例的实施方式中，该底胶填充728可以覆盖该RD晶圆的整个重新分布结构710。在此种范例实施方式中，当该RD晶圆之后被切割时，此种切割亦可切穿过该底胶填充728。
一般而言，区块825可包括底胶填充在区块820附接至该RD结构的半导体晶粒及/或其它构件。于是，此实用新型内容的范畴不应该受限于任何特定类型的底胶填充、或是执行此种底胶填充的任何特定方式的特征。
该范例的方法800在区块830可以包括模制该RD晶圆(或是RD结构)。区块830可包括用各种方式的任一种来模制该RD晶圆，其的非限制性的例子是在此加以呈现。区块830例如可以和在图2中所示以及在此论述的范例的方法200的区块230共享任一或是所有的特征。
图7C是提供区块830的各种特点(例如，模制特点)的一范例的图标。例如，该模制组件700C是被展示为其中该模制材料730覆盖该第一半导体晶粒725、第二半导体晶粒726、底胶填充728、以及该重新分布结构710的顶表面。尽管该模制材料730(其在此亦可被称为囊封材料)是被展示为完全覆盖该第一半导体晶粒725以及第二半导体晶粒726的侧边及顶端，但是此并不必要是如此。例如，区块830可包括利用一膜辅助或是晶粒密封的模制技术，以保持晶粒的顶端没有模制材料。
一般而言，该模制材料730例如可以直接接触并且覆盖晶粒725、726的未被该底胶填充728覆盖的部分。例如，在一其中该些晶粒725、726的侧边的至少一第一部分是被底胶填充728覆盖的情节中，该模制材料730可以直接接触并且覆盖晶粒725、726的侧边的一第二部分。该模制材料730例如也可以填入在晶粒725、726之间的空间(例如，尚未被填入底胶填充728的空间的至少一部分)。
一般而言，区块830可包括模制该RD晶圆。于是，此实用新型内容的范畴不应该受限于任何特定的模制材料、结构及/或技术的特征。
该范例的方法800在区块835可以包括研磨(或者是薄化)在区块830所施加的模制材料。区块835可包括用各种方式的任一种来研磨(或薄化)该模制材料，其的非限制性的例子是在此加以呈现。区块835例如可以和在图2中所示以及在此论述的范例的方法200的区块235共享任一或是所有的特征。
图7D是提供区块835的各种特点(例如，该模制研磨特点)的一范例的图标。该组件700D是被描绘为该模制材料730(例如，相对于在图7C描绘的模制材料730)被薄化，以露出晶粒725、726的顶表面。在此种例子中，该晶粒725、726也可以是已经被研磨(或者是被薄化)。
如同在此所解说的，该模制材料730在一包覆成型组件中可以被保留以覆盖晶粒725、726。例如，该模制材料730可以是未被研磨的、或是该模制材料730可以被研磨，但是并未到一露出晶粒725、726的高度。
一般而言，区块835可包括研磨(或者是薄化)在区块830所施加的模制材料。于是，此实用新型内容的范畴不应该受限于研磨(或薄化)的任何特定的量或类型的特征。
该范例的方法800在区块845可以包括将该模制的RD晶圆(例如，其顶端或是模制侧)附接至一晶圆支撑结构。区块845可包括用各种方式的任一种来将该模制的RD晶圆附接至该晶圆支撑结构，其的非限制性的例子是在此加以提供。区块845例如可以和在图2中所示以及在此论述的范例的方法200的区块245共享任一或是所有的特征。
图7E是提供区块845的各种特点(例如，晶圆支撑件附接的特点)的一范例的图标。该晶圆支撑结构750是被附接至该模制材料730以及晶粒725、726的顶端侧。该晶圆支撑结构750例如可以是利用一黏着剂来加以附接。注意到的是，在一其中该些晶粒725、726的顶端被覆盖该模制材料730的组件中，该晶圆支撑结构750可以只有直接耦接至该模制材料730的顶端。
一般而言，区块845可包括将该模制的RD晶圆(例如，其顶端或是模制侧)附接至一晶圆支撑结构。于是，此实用新型内容的范畴不应该受限于任何特定类型的晶圆支撑结构的特征、或是受限于附接一晶圆支撑结构的任何特定方式的特征。
该范例的方法200在区块850可以包括从该RD晶圆移除一支撑层。区块850可包括用各种方式的任一种来移除该支撑层，其的非限制性的例子是在此加以呈现。区块850例如可以和在图2中所示以及在此论述的范例的方法200的区块250共享任一或是所有的特征。
如同在此论述的，该RD晶圆可包括一RD结构被形成及/或承载于其上的一支撑层。该支撑层例如可以包括一种半导体材料(例如，硅)。在一其中该支撑层包括一硅晶圆层的范例情节中，区块850可包括移除该硅(例如，从该RD晶圆移除该硅的全部、从该RD晶圆移除该硅的几乎全部(例如是至少90％或95％)、等等)。例如，区块850可包括机械式研磨该硅的几乎全部，接着是一干式或湿式化学蚀刻以移除剩余部分(或是该剩余部分的几乎全部)。在一其中该支撑层是松弛地附接至被形成(或承载)于其上的RD结构的范例情节中，区块850可包括拉开或是剥离以分开该支撑层与该RD结构。
图7F是提供区块850的各种特点(例如，支撑层移除特点)的一范例的图标。例如，该支撑层705(在图7E中所示)是从该RD结构710被移除。在该举例说明的例子中，该RD结构710仍然可以包括一如同在此论述的基底介电层711(例如，一氧化物、氮化物、等等)。
一般而言，区块850可包括从该RD晶圆移除一支撑层。于是，此实用新型内容的范畴不应该受限于任何特定类型的晶圆材料的特征、或是受限于晶圆材料移除的任何特定方式的特征。
该范例的方法800在区块855可以包括形成及图案化一重新分布层(RDL)介电层，以用于蚀刻该RD结构的一氧化物层。区块855可包括用各种方式的任一种来形成及图案化该RDL介电层，其的非限制性的例子是在此加以呈现。区块855例如可以和在图2中所示以及在此论述的范例的方法200的区块255共享任一或是所有的特征。
图7G是提供区块855的各种特点的一范例的图标。例如，该RDL介电层771是在该基底介电层711上被形成及图案化。该图案化的RDL介电层771例如可以包括穿过RDL介电层771的贯孔772，例如该基底介电层711可以透过贯孔772而被蚀刻(例如，在区块860)，并且导电线路(或是其的部分)可被形成(例如，在区块865)在贯孔772中。
一般而言，区块855可包括例如是在该基底介电层上形成及图案化一介电层(例如，一RDL介电层)。于是，此实用新型内容的范畴不应该受限于一特定的介电层的特征、或是受限于形成一介电层的一特定方式的特征。
该范例的方法800在区块860可以包括从该RD结构蚀刻该基底介电层(例如，氧化物层、氮化物层、等等)，例如是其的未被屏蔽的部分。区块860可包括用各种方式的任一种来执行该蚀刻，其的非限制性的例子是在此加以呈现。区块860例如可以和在图2中所示以及在此论述的范例的方法200的区块260共享任一或是所有的特征。
图7G是提供区块860的各种特点的一范例的图标。例如，该基底介电层711的被展示在图7F中的第一导电线路712之下的部分是从图7G被移除。例如，此是致能在该些第一导电线路712与在区块865所形成的RDL线路之间的金属到金属的接触。
一般而言，区块860例如可以包括蚀刻该基底介电层。于是，此实用新型内容的范畴不应该受限于执行此种蚀刻的任何特定的方式。
该范例的方法800在区块865可以包括形成重新分布层(RDL)线路。区块865可包括用各种方式的任一种来形成该RDL线路，其的非限制性的例子是在此加以呈现。区块865例如可以和在图2中所示以及在此论述的范例的方法200的区块265共享任一或是所有的特征。
图7G及7H是提供区块865的各种特点(例如，RDL线路形成的特点)的一范例的图标。例如，该些RDL线路的一第一部分781可被形成在该RDL介电层771的贯孔772中，并且接触该RD结构710的借由此种贯孔772所露出的第一导电线路712。同样例如的是，该第一RDL线路的一第二部分782可被形成在该第一RDL介电层77l上。
一般而言，区块865可包括形成重新分布层(RDL)线路。于是，此实用新型内容的范畴不应该受限于任何特定的RDL线路的特征、或是受限于形成此种RDL线路的任何特定方式的特征。
注意到的是，尽管该范例的方法800是在区块855之处只有展示一RDL介电层、并且在区块865之处只有展示一RDL线路，但是此类的区块可以依所要地被重复多次。
该范例的方法800在区块885可以在RDL线路上形成互连结构。区块885可包括用各种方式的任一种来形成该些互连结构，其的非限制性的例子是在此加以呈现。例如，区块885可以和在图2中所示以及在此论述的范例的方法200的区块285共享任一或是所有的特征。
区块885例如可以在RDL线路上形成导电柱(例如，金属柱、铜柱、焊料封顶的柱、等等)及/或导电凸块(例如，焊料、等等)。例如，区块885可以包括电镀导电柱、设置或涂覆导电凸块、等等。
图7I是提供区块885的各种特点(例如，凸块形成的特点)的一范例的图标。例如，互连结构792(例如，其是被展示为焊料封顶的柱，例如是铜柱)是被附接至该些RDL线路782。
尽管在区块855-885所形成的重新分布层(其亦可被称为正面重新分布层(RDL))在图7A-7L中是大致以一种扇入组件(例如，大致内含在晶粒725、726的覆盖区之内)来加以描绘，但是它们亦可以用一种扇出组件来加以形成，例如其中互连结构792的至少一部份是大致延伸到晶粒725、726的覆盖区之外。此种组件的非限制性的例子是在此加以呈现。
一般而言，区块885可包括例如在该些RDL线路上及/或在该RDL介电层上形成互连结构。于是，此实用新型内容的范畴不应该受限于任何特定的互连结构的特征、或是受限于形成互连结构的任何特定的方式。
该范例的方法800在区块890可以包括脱黏(或分离)在区块845所附接的晶圆支撑件。区块890可包括用各种方式的任一种来执行此种脱黏，其的非限制性的特点是在此加以呈现。例如，区块890可以和在图2中所示以及在此论述的范例的方法200的区块290共享任一或是所有的特征。
图7H及7I是提供区块890的各种特点的一范例的图标。例如，在图7H中描绘的晶圆支撑件750是在图7I中被移除。
一般而言，区块890可包括脱黏该晶圆支撑件。于是，此实用新型内容的范畴不应该受限于任何特定类型的晶圆支撑件的特征、或是受限于脱黏一晶圆支撑件的任何特定的方式。
该范例的方法800在区块895可以包括切割该晶圆。区块895可包括用各种方式的任一种来切割该晶圆，其的非限制性的例子是在此加以呈现。区块895例如可以和在图2所示以及在此论述的范例的方法200的区块295共享任一或是所有的特征。
在此的讨论大致已经聚焦在讨论该RD晶圆的单一晶粒的处理。此种聚焦在该RD晶圆的单一晶粒只是为了清楚的举例说明而已。应了解的是，在此论述的所有制程步骤(或区块)都可以在一整个晶圆上被执行。例如，在图7A-7L以及在此的其它图所提出的每一个图示都可以在单一晶圆上被复制数十或是数百次。例如，在切割之前，在该晶圆的所举例说明的装置组件中的一组件与一相邻的装置组件之间可以是不分开的。
区块895例如可以包括从该晶圆切割出(例如，机械冲压切割、机械锯切割、雷射切割、软性射束切割、电浆切割、等等)个别的封装。此种切割的最终结果例如可以是在图7I中所示的封装。例如，该切割可以形成该封装的侧表面是包括该封装的多个构件的共面的侧表面。例如，该模制材料730、RD结构710的介电层、RDL介电层771、底胶填充728、等等的任一个或是全部的侧表面可以是共面的。
一般而言，区块895可包括切割该晶圆。于是，此实用新型内容的范畴不应该受限于切割一晶圆的任何特定方式的特征。
该范例的方法800在区块896可以包括制备一基板、或是其的晶圆或面板，以用于该组件700I至其的附接。区块896可包括用各种方式的任一种来制备一基板，其的非限制性的例子是在此加以呈现。区块896例如可以和在图2中所示以及在此论述的范例的方法200的区块205及210共享任一个或是所有的特点。
该基板例如可以包括各种基板的任一种的特征。例如，该基板可包括一封装基板、主板基板、积层基板、模制基板、半导体基板、玻璃基板、等等)。区块896例如可以包括制备该基板的正表面及/或背表面，以用于电性及/或机械式的附接。区块896例如在此阶段可以让一面板的基板保留在一面板形式而在之后切开个别的封装、或是可以在此阶段从一面板切开个别的基板。
区块896亦可包括从在一制造设施的一相邻或是上游的制造站、从另一地理位置、等等来接收该基板。该接收到的基板例如可以是已经制备的、或是额外的制备步骤可加以执行。
图7J是提供区块896的各种特点的一范例的图标。例如，该组件700J是包含一被制备用于附接的范例的基板793。
一般而言，区块896可包括制备一基板、或是其的晶圆或面板，以用于该组件700I至其的附接。于是，此实用新型内容的各种特点的范畴不应该受限于特定的基板的特征、或是受限于制备一基板的任何特定方式的特征。
该范例的方法800在区块897可以包括将一组件附接至该基板。区块897可包括用各种方式的任一种来附接一组件(例如，一在图7I所例示的组件700I或是其它组件)，其的非限制性的例子是在此加以呈现。区块897例如可以和在图2中所示以及在此论述的范例的方法200的区块220共享任一或是所有的特征。
该组件可包括各种组件的任一种的特征，其的非限制性的例子是在此加以呈现，例如是在所有的图及/或在此相关的讨论中。区块897可包括用各种方式的任一种来附接该组件。例如，区块897可包括利用批量回焊、热压接合(TCB)、导电的环氧树脂、等等以将该组件附接至该基板。
图7J是提供区块897的各种特点(例如，组件附接特点)的一范例的图标。例如，在图7I所展示的组件700I是被附接至该基板793。
尽管未显示在图7J中，在各种的范例实施方式中(例如，如同在图7K及7L中所示)，例如是穿模互连结构的互连结构可被形成在该基板793上。在此种范例实施方式中，区块897可以和在图2中所示以及在此论述的范例的方法200的区块215共享任一或是所有的特征，尽管是有关于在该基板793上形成该些互连结构。注意到的是，此种互连结构可以在该组件附接之前或是之后被执行、或是亦可以在区块898的底胶填充之前或是之后被执行。
一般而言，区块897是包括将一组件附接至该基板。于是，此实用新型内容的范畴不应该受限于任何特定的组件、基板、或是附接一组件至一基板的方式的特征。
该范例的方法800在区块898可以包括底胶填充在该基板上的组件。区块898可包括各种方式的底胶填充的任一种，其的非限制性的例子是在此加以呈现。区块898例如可以和区块825及/或在图2中所示以及在此论述的范例的方法200的区块225共享任一或是所有的特征。
例如，在区块897的组件附接之后，区块898可包括利用一毛细管底胶填充来底胶填充该附接组件。例如，该底胶填充可包括一种足够黏的强化的聚合材料，以在一毛细管作用中流动在该组件与该基板之间。
同样例如的是，区块897可包括在该组件于区块897正被附接(例如，利用一热压接合制程)时，利用一种非导电膏(NCP)及/或一种非导电膜(NCF)或带以底胶填充该半导体晶粒。例如，此种底胶填充材料可以在附接该组件之前加以沉积(例如，印刷、喷涂、等等)。
如同在该范例的方法800中所描绘的所有区块，区块898可以在该方法800的流程中的任何位置处被执行，只要在该组件与该基板之间的空间是可接达的即可。
该底胶填充亦可以发生在该范例的方法800的一不同的区块处。例如，该底胶填充可以被执行为基板模制区块899的部分(例如，利用一模制底胶填充)。
图7K是提供区块898的各种特点(例如，该底胶填充特点)的一范例的图标。该底胶填充794是被设置在该组件700I与基板793之间。
尽管该底胶填充794是大致被描绘为平坦的，但是该底胶填充可以升起并且在该组件700I及/或其它构件的侧边上形成圆角。在一范例情节中，该组件700I的侧表面的至少四分之一或是至少一半可以被覆盖该底胶填充材料。在另一范例情节中，该组件700I的整个侧表面的一或多个或是全部可以被覆盖该底胶填充材料。同样例如的是，直接在该组件700I与其它构件之间、及/或在其它构件(在各种的图中所展示的)之间的空间的一实质的部分可以被填入该底胶填充材料794。例如，在该组件700I与一横向相邻的构件之间的至少一半的空间或是全部的空间可以被填入该底胶填充材料。
如同在图7J中所示，该组件700J可包括一在该晶粒725、726与该RD结构710之间的第一底胶填充728、以及一在该RD结构710与该基板793之间的第二底胶填充794。此种底胶填充728、794例如可以是不同的。例如，在一其中在该晶粒725、726与该RD结构710之间的距离小于在该RD结构710与该基板793之间的距离的范例情节中，该第一底胶填充728相较于该第二底胶填充794可以大致包括一较小的填充物尺寸(或是具有较高的黏度)。换言之，该第二底胶填充794可以是比该第一底胶填充728便宜的。
再者，在区块898及825所执行的个别的底胶填充制程可以是不同的。例如，区块825可包括利用一毛细管底胶填充程序，而区块898可包括利用一非导电膏(NCP)底胶填充程序。
在另一例子中，区块825及898可包括同时在一相同的底胶填充制程中被执行，例如是在区块897之后。此外，如同在此论述的，一模制的底胶填充亦可被利用。在此种范例的情节中，区块899可包括在该基板模制制程期间执行区块825及/或898的任一或是两者的底胶填充。例如，区块825可包括执行一毛细管底胶填充，而区块898是在区块899被执行为一模制底胶填充制程。
一般而言，区块898可包括底胶填充在区块897所附接至该基板的组件及/或其它构件。于是，此实用新型内容的范畴不应该受限于任何特定类型的底胶填充、或是执行底胶填充的任何特定的方式的特征。
该范例的方法800在区块899可以包括模制该基板。区块899可包括用各种方式的任一种来执行此种模制，其的非限制性的例子是在此加以呈现。区块899例如可以和区块830及/或在图2中所示以及在此论述的范例的方法200的区块230共享任一或是所有的特征。
例如，区块899可包括模制在该基板的顶表面之上、在区块897附接的组件之上、在TMV互连结构(若其被形成在该基板上的话，例如是导电球、椭圆体、柱或柱体(例如，电镀的柱、线或是接合线等等)、等等)之上。
区块899例如可以包括利用转移模制、压缩模制、等等。区块899例如可以包括利用一面板模制的制程，其中多个基板被连接在一面板中并且一起模制、或是区块899可包括个别地模制基板。在一面板模制的情节中，在该面板模制之后，区块899可包括执行一切开制程，其中个别的基板是和该基板面板分开。
该模制材料例如可以包括各种特征的任一种。例如，该模制材料(例如，环氧模制化合物(EMC)、环氧树脂模制化合物、等等)可包括一相对高的模数，例如以在一后续的制程中提供封装支撑。同样例如的是，该模制材料可包括一相对低的模数，以在一后续的制程中提供封装弹性。
区块899例如可以包括利用一种模制材料是不同于在区块830所利用的模制材料。例如，区块899可以利用一种具有比在区块830所利用的模制材料较低的模数的模制材料。在此种情节中，该组件的中央区域相较于该组件的周边区域可以是相对较坚硬的，此是在该组件的较强健的区域中提供各种力的吸收。
在一其中该组件700K的模制材料735以及该组件700I的模制材料730是不同的，且/或在不同的阶段被形成，且/或利用不同类型的制程被形成的范例情节中，区块899(或是另一区块)可包括制备该模制材料730以用于黏着至该模制材料735。例如，该模制材料730可以被物理性或化学性蚀刻。该模制材料730例如可以被电浆蚀刻。同样例如的是，沟槽、凹口、突出部、或是其它物理特点可被形成在该模制材料730上。又例如的是，一黏着剂可被设置在该模制材料730上。
区块899例如可以利用一与在区块830所利用者为不同类型的模制制程。在一范例情节中，区块830可以利用一压缩模制制程，而区块899是利用一转移模制制程。在此种范例情节中，区块830可以利用一种特定适配于压缩模制的模制材料，并且区块899可以利用一种特定适配于转移模制的模制材料。此种模制材料例如可以具有明显不同的材料特征(例如，流动特征、固化特征、硬度特征、粒子尺寸特征、化学化合物特征、等等)。
如同在此所解说的，例如是关于区块898，区块899的模制制程可以提供在该组件700I与该基板793之间底胶填充，且/或可以提供在该晶粒725、726与该RD结构710之间底胶填充。在此种例子中，在该模制底胶填充材料与囊封基板793及组件700I的模制材料及/或囊封RD结构710及半导体晶粒725、726的模制材料之间可以有材料的均匀性。
图7K是提供区块899的各种特点(例如，该些模制特点)的一范例的图标。例如，该模制组件700K是被展示为其中该模制材料735覆盖互连结构795以及组件700I。尽管该模制材料735(其在此亦可被称为囊封材料)是被展示为让组件700I的顶端被露出，但是此并不必要是如此。例如，区块899可以完全覆盖该组件700I，而且并不需要接着是一薄化(或研磨)操作来露出该组件700I的顶端。
一般而言，该模制材料735例如可以直接接触且覆盖组件700I的未被该底胶填充794覆盖的部分。例如，在一其中该组件700I的侧边的至少一第一部分被覆盖底胶填充794的情节中，该模制材料735可以直接接触且覆盖组件700I的侧边的一第二部分。再者，该模制材料735可以横向地延伸至该基板793的边缘，并且因此构成一与该基板793共平面的侧表面。此种组件例如可以是利用面板模制而被形成的，接着是个别的封装从该面板的单粒化。
一般而言，区块899可包括模制该基板。于是，此实用新型内容的范畴不应该受限于任何特定的模制材料、结构及/或技术的特征。
该范例的方法800在区块886可以包括在该基板上形成互连结构，例如是在该基板的相对该组件在区块897被附接到的侧边的侧边上。该些互连结构可包括各种类型的互连结构的任一种的特征，例如是可被利用以连接一半导体封装至另一封装或是一主板的结构。例如，该些互连结构可包括导电球(例如，焊料球)或是凸块、导电柱、等等。
图7K是提供区块886的各种特点(例如，该形成互连的特点)的一范例的图标。例如，该些互连结构792是被描绘为附接至该基板793的平面791。
一般而言，区块886可包括在该基板上形成互连结构。于是，此实用新型内容的范畴不应该受限于特定的互连结构的特征、或是受限于形成此种结构的任何特定的方式。
如同在此论述的，该底胶填充728可以覆盖晶粒725、726的侧边的至少一部分，且/或该底胶填充794可以覆盖组件700I的侧边的至少一部分。图7L是提供此种覆盖的一举例说明的的例子。例如，该组件700I是被展示为其中该底胶填充728是接触晶粒725、726的侧边的一部分。如同在此论述的，在一切割制程期间，该底胶填充728亦可被切割，此是产生一包括一平的侧表面的组件700I，该侧表面是包含该RD结构710的一侧表面、该模制材料730的一侧表面、以及该底胶填充728的一侧表面。
该组件700L(其亦可被称为一封装)是被展示为其中底胶填充794接触该组件700I的侧边的一部分(例如，该RD结构710的侧边、该底胶填充728的侧边、以及该模制材料730的侧边)。注意到的是，如同在此论述的，在各种的范例实施方式中，该底胶填充794可以包括模制的底胶填充，其是和该模制材料735相同的材料。该模制材料735是被展示为囊封基板793、互连结构795、底胶填充794、以及组件700I。尽管在该范例的图标中，组件700I以及互连结构795的顶端是从该模制材料735被露出，但是此并不必要是如此。
图7A-7L及8是呈现各种的范例的方法特点以及其的变化。其它范例的方法特点现在将会参考额外的图来加以呈现。
如同在此论述的，在图7A-7L及8的讨论中，区块835可包括研磨(或者是薄化)该模制材料730，以露出晶粒725、726中的一或多个。一个例子是在图7D被提供。
亦如同所论述的，在区块835的模制研磨(或薄化)并不需要加以执行、或是可以被执行到一范围是仍然让晶粒725、726的顶端被覆盖模制材料730。一个例子是在图9被提供，其中该模制材料735是覆盖该组件700I的晶粒725、726的顶端。
亦如同在此论述的，例如是相关于区块897以及图7K及7L，在各种的范例实施方式中，互连结构可被形成在该基板上。一个例子是在图9被提供。例如，尽管该些晶粒互连结构795的顶端最初是被覆盖该模制材料735，贯孔940是在该模制材料735中被剥蚀，以露出互连结构795。
再者，如同在此的图7A-7L及8的讨论中所论述的，在各种的范例实施方式中，TMV互连结构并不需要被形成在该基板上。一个例子是在图10A被提供。如同在图10A中所示，相对于图7K，其并没有TMV互连结构795被形成。同样如同在图10A中所示，相对于图7K，该模制材料735并未覆盖互连结构。
同样例如的是，如同在此所解说的，在区块899的模制研磨(或薄化)可被跳过、或是可被执行到一范围是让该组件700I及/或晶粒725、726中的至少一个的顶端被覆盖模制材料735。图10A是提供此种处理的一范例的图标。一般而言，图10A的组件1000A是类似于图7K的组件700K再减去互连结构795，并且其中模制材料735是覆盖该组件700I。
此外，如同在此所解说的，在区块899的模制研磨(或薄化)可加以执行到一范围是从该模制材料735(及/或模制材料730)露出该组件700I及/或晶粒725、726中的一或多个的顶端。图10B是提供此种处理的一范例的图标。一般而言，图10B的组件1000B是类似于图7K的组件700K，再减去互连结构795。
在另一例子中，如同在此所解说的，在区块897的讨论中，该些TMV互连可包括各种结构的任一种，例如是一导电柱(例如，电镀的柱或柱体、垂直的导线、等等)。图11A是提供附接至该基板793的导电柱1121的一范例的图标。该些导电柱1121例如可以是被电镀在该基板793上。该些导电柱1121例如也可以包括附接(例如，引线接合的附接、焊接、等等)至该基板793并且垂直地延伸的导线(例如，引线接合的导线)。该些导电柱1121例如可以从该基板793延伸到一高度是大于晶粒725、726的一高度、等于晶粒725、726中的一或多个的高度、小于晶粒725、726的一高度、等等。注意到的是，任意数量列的柱1121都可被形成。一般而言，图11A的组件1100A是类似于图7K的组件700K(再减去该模制化合物735)，其具有导电柱1121作为互连结构，而不是细长的导电球795。
继续该例子，图11B是描绘被覆盖模制材料735的基板793、导电柱1121、组件700I(例如，半导体晶粒725、726)、以及底胶填充794。该模制例如可以根据该范例的方法800的区块899来加以执行。一般而言，图11B的组件1100B是类似于图7K的组件700K，其具有导电柱1121作为互连结构，而不是细长的导电球795，并且具有尚未被薄化或是尚未被足够的薄化以露出组件700I的模制材料735。
仍然继续该例子，图11C是描绘该模制材料735已经被薄化(例如，被研磨)到一所要的厚度。该薄化例如可以根据该范例的方法800的区块899来加以执行。例如，注意到的是，该些导电柱1121及/或组件700I(例如，包含模制材料730及/或半导体晶粒725、726)亦可被薄化。例如，该模制材料735的薄化可以露出导电柱1121的顶端。然而，若该模制材料735的薄化反而并未露出导电柱1121的顶端的话，则一模制剥蚀操作可加以执行。注意到的是，尽管该组件1100C是被展示为组件700I的半导体晶粒725、726的顶端被露出，但是该些顶端并不必要被露出。
一般而言，图11C的组件1100C是类似于图7K的组件700K，其具有导电柱1121作为互连结构，而不是细长的导电球795。
继续该例子，在图11C中所示的组件1100C可以借由在该模制材料735以及组件700I(例如，包含该模制材料730及/或其的半导体晶粒725、726)之上形成一重新分布层(RDL)1132而进一步被处理。图11D是展示此种处理的一个例子。该重新分布层1132在此亦可被称为背面重新分布(RDL)层1132。尽管此种背面RDL的形成并未明确地展示在该范例的方法800的区块中之一，但是此种操作可以在该些区块的任一个中加以执行，例如是在该区块899的模制研磨操作(若被执行的话)之后加以执行。
如同在图11D中所示，一第一背面介电层1133可以在该模制材料735以及组件700I(例如，包含该模制材料730及/或其的半导体晶粒725、726)上被形成及图案化。该第一背面介电层1133例如可以是用一种和在区块855所形成的RDL介电层771相同或类似的方式而被形成及图案化，尽管是在一不同的表面上。例如，该第一背面介电层1133可被形成在该模制材料735上、及/或在该组件700I(例如，包含该模制材料730及/或其的半导体晶粒725、726)上，例如是直接被形成在晶粒725、726的露出的背表面上、在覆盖晶粒725、726的背表面的模制材料730及/或735上、等等，并且贯孔1134可以在该第一背面介电层1133中被形成(例如，借由蚀刻、剥蚀、等等)，以至少露出导电柱1121的顶端。
背面线路1135可被形成在该第一背面介电层1133上、以及在该第一背面介电层1133的贯孔1134中。该些背面线路1135因此可以电连接至导电柱1121。该些背面线路1135例如可以是用一种和在区块865所形成的RDL线路782相同或类似的方式而被形成。该些背面线路1135的至少某些个(若非全部的话)例如可以从导电柱1121延伸到在该组件700I(例如，包含该模制材料730及/或其的半导体晶粒725、726)的正上方的位置处。该些背面线路1135的至少某些个例如也可以从该导电柱1121延伸到并非在该组件700I(例如，包含该模制材料730及/或其的半导体晶粒725、726)的正上方的位置处。
一第二背面介电层1136可以在该第一背面介电层1133以及背面线路1135上被形成及图案化。该第二背面介电层1136例如可以用一种和在区块855所形成的RDL介电层771相同或类似的方式而被形成及图案化，尽管是在一不同的表面上。例如，该第二背面介电层1136可被形成在该第一背面介电层1133之上以及在该些背面线路1135之上，并且贯孔1137可以在该第二背面介电层1136中被形成(例如，借由蚀刻，剥蚀、等等)，以露出背面线路1135的接触区域。
背面互连垫1138(例如，球体接触垫、平面、端子、等等)可被形成在该第二背面介电层1136上、及/或在该第二背面介电层1136的贯孔1137中。该些背面互连垫1138因此可以电连接至背面线路1135。该些背面互连垫1138例如可以是用一种和在区块865所形成的RDL线路相同或类似的方式而被形成。该些背面互连垫1138例如可以是借由形成金属接触垫及/或形成凸块底部金属化而被形成(例如，用以强化后续借由其它互连结构的附接至背面线路1135)。
尽管该背面RDL层1132是被展示为具有两个背面介电层1133、1136以及一层背面线路1135，但应了解的是任意数量的介电质及/或线路层都可被形成。
尽管未显示在图11D中，互连结构可被形成在该基板793上，例如是在该基板793的一相对该组件700I以及模制材料735的侧边上，如同在此例如相关于区块886及图7K所论述者。
在另一范例的实施方式中，一基板(例如，一积层基板、封装基板、等等)可以被附接在该组件700I(例如，包含该半导体晶粒725、726以及模制材料730)以及该模制材料735之上，例如是作为在此相关图11A-11D所论述的背面RDL替代或是额外的。
例如，如同在图12A中所绘，该些互连结构795可被形成在一高度是将会至少延伸到该组件700I的高度。注意到的是，此高度并不一定存在，例如是在一其中该背面基板具有其本身的互连结构、或是其中额外的互连结构被利用在该些互连结构795与背面基板之间的情节中。该些互连结构795例如可以是用一种和在此相关区块897以及图7K所论述的相同或类似的方式来加以附接。
继续该例子，如同在图12A中所绘，该组件1200A可以利用一模制材料735来加以模制，并且若必要的话，该模制材料735可被薄化。此种模制及/或薄化例如可以是用一种和在此相关区块899以及图7K所论述的相同或类似的方式来加以执行。
如同在图12B中所示，一背面基板1232可加以附接。例如，该背面基板1232可以电连接至互连结构795且/或机械式附接至模制材料735及/或组件700I(例如，模制材料730及/或半导体晶粒725、726)。该背面基板1232例如可以是用面板形式及/或单一封装形式来加以附接，并且例如可以在单粒化之前或是之后加以附接。
如同在此论述的，在该组件700I被附接至基板793之后，该基板793及/或组件700I可以被覆盖一种模制材料。替代或额外的是，该基板793及/或组件700I可以被覆盖一盖子或是加固构件(stiffener)。图13是提供一举例说明的例子。图13大致是展示图7J的组件700J，其中增加一盖子1310(或是加固构件)。
该盖子1310例如可以包括金属，并且提供电磁屏蔽及/或散热。例如，该盖子1310可以电耦接至一在该基板793上的接地线路，以提供屏蔽。该盖子1310例如可以利用焊料及/或导电的环氧树脂来耦接至该基板793。尽管未被展示，但是热接口材料可被形成在该组件700I与该盖子1310之间的一间隙1315中。
尽管大多数在此展示及论述的例子都大致只有展示该组件700I附接至该基板793，但是其它构件(例如，主动及/或被动的构件)亦可以附接至该基板793。例如，如同在图14中所示，一半导体晶粒1427可以附接(例如，覆晶接合、引线接合、等等)至该基板793。该半导体晶粒1427是以一种横向相邻该组件700I的方式而被附接至该基板793。在此种附接之后，在此论述的封装结构(例如，互连结构、模制、盖子、等等)的任一种接着可被形成。
在另一范例的实施方式中，其它构件可以在一垂直堆栈的组件中耦接至组件700I的顶端侧。图15是展示此种组件1500C的一个例子。一第三晶粒1527以及一第四晶粒1528(例如，其非主动侧)可以附接至该组件700I的顶端。此种附接例如可以利用黏着剂来加以执行。在该第三晶粒1527以及第四晶粒1528的主动侧上的接合垫接着可以被引线接合至该基板793。注意到的是，在一个其中一RDL及/或基板被附接在该组件700I之上的情节中，该第三晶粒1527及/或第四晶粒1528可以被覆晶接合到此种RDL及/或基板。在此种附接之后，在此论述的封装结构(例如，互连结构、模制、盖子、等等)的任一种接着可被形成。
在又一范例实施方式中，另一构件可以耦接至该基板的底部侧。图16是展示此种组件的一个例子。一第三晶粒1699是被附接至该基板793的底部侧，例如是在该基板793的底部侧上的互连结构之间的一间隙中。在此种附接之后，在此论述的封装结构(例如，互连结构、模制、盖子、等等)的任一种接着可被形成。
在图8-16中所示并且在此论述的范例的方法及组件只是非限制性的例子而已，其是被呈现以描绘此实用新型内容的各种特点。此种方法及组件亦可以和在以下的共同申请的美国专利申请案中所展示及论述的方法及组件共享任一或是所有的特征：2013年1月29日申请且名称为"半导体装置以及制造半导体装置的方法"的美国专利申请案序号13/753,120；2013年4月16日申请且名称为"半导体装置以及制造其的方法"的美国专利申请案序号13/863,457；2013年11月19日申请且名称为"具有直通硅穿孔-较不深的井的半导体装置"的美国专利申请案序号14/083,779；2014年3月18日申请且名称为"半导体装置以及制造其的方法"的美国专利申请案序号14/218,265；2014年6月24日申请且名称为"半导体装置以及制造其的方法"的美国专利申请案序号14/313,724；2014年7月28日申请且名称为"具有薄的重新分布层的半导体装置"的美国专利申请案序号14/444,450；2014年10月27日申请且名称为"具有降低的厚度的半导体装置"的美国专利申请案序号14/524,443；2014年11月4日申请且名称为"中介体、其的制造方法、利用其的半导体封装、以及用于制造该半导体封装的方法"的美国专利申请案序号14/532,532；2014年11月18日申请且名称为"具有降低的翘曲的半导体装置"的美国专利申请案序号14/546,484；以及2015年3月27日申请且名称为"半导体装置以及制造其的方法"的美国专利申请案序号14/671,095；该些美国专利申请案的每一个的内容兹在此以其整体纳入作为参考。
在此的讨论是包含许多的举例说明的图，其是展示一半导体封装组件的各种部分。为了清楚的举例说明，这些图并未展示每个范例的组件的所有特点。在此呈现的范例的组件的任一个都可以和其它在此呈现的组件的任一个或是全部共享任一或是所有的特征。例如且非限制性的，相关于图1A-7L所展示及论述的范例的组件的任一个或是其的部分都可以被纳入相关于图8-16所论述的范例的组件的任一个。相反地，相关于图8-16所展示及论述的组件的任一个都可以被纳入相关于图1A-7L所展示及论述的组件。
总之，此实用新型内容的各种特点是提供一种半导体装置或封装结构以及一种用于制造其的方法。尽管先前的内容已经参考某些特点及例子来加以叙述，但是将会被熟习此项技术者理解到可以做成各种的改变，并且等同物可加以取代，而不脱离本实用新型内容的范畴。此外，可以做成许多修改以将一特定的情况或材料调适至本实用新型内容的教示，而不脱离其范畴。因此，所欲的是本实用新型内容不受限于所揭露的特定的例子，而是本实用新型内容将会包含落入所附的权利要求的范畴内的所有的例子。

Claims (20)

1.一种半导体装置，其特征在于，包括：
重新分布结构，其包括：
第一重新分布层，其包括：
第一介电层，其包括第一介电材料；以及
第一导电的线路；以及
第二重新分布层，其包括：
第二介电层，其包括不同于所述第一介电材料的第二介电材料；以及
第二导电的线路，其电耦接至所述第一导电的线路；
第一半导体晶粒，其附接至所述第一重新分布层；
第二半导体晶粒，其附接至所述第一重新分布层；以及
导电的互连结构，其附接至所述第二重新分布层。
2.如权利要求1所述的半导体装置，其特征在于，所述第一重新分布层是在一晶圆制程中被形成，并且所述第二重新分布层是在一后晶圆的制程中被形成。
3.如权利要求1所述的半导体装置，其特征在于，所述第一介电材料是一种无机材料，并且所述第二介电材料是一种有机材料。
4.如权利要求1所述的半导体装置，其特征在于，所述重新分布结构包括在所述第一介电层与所述第二介电层之间的氧化物层。
5.如权利要求1所述的半导体装置，其特征在于，包括：
模制材料，其覆盖所述重新分布结构的至少一上表面以及所述第一及第二半导体晶粒的每一个的个别的横向侧表面；以及
导电的贯孔，其从所述重新分布结构穿过所述模制材料而延伸到所述模制材料的一上表面。
6.如权利要求5所述的半导体装置，其特征在于，包括在所述模制材料的所述上表面上以及在所述第一及第二半导体晶粒之上的第三重新分布层，所述第三重新分布层电连接至所述导电的贯孔。
7.如权利要求1所述的半导体装置，其特征在于，包括附接至所述导电的互连结构的封装基板。
8.如权利要求7所述的半导体装置，其特征在于，包括电耦接至所述封装基板的第三晶粒。
9.一种半导体装置，其特征在于，包括：
重新分布结构，其包括：
上方的重新分布层，其包括：
第一介电层，其包括第一介电材料；以及
第一导电的线路；以及
下方的重新分布层，其包括：
第二介电层，其包括第二介电材料；以及
第二导电的线路，其电耦接至所述第一导电的线路；
第一半导体晶粒，其附接至所述重新分布结构的一上方侧；
第二半导体晶粒，其附接至所述重新分布结构的所述上方侧；
第一模制材料，其覆盖所述重新分布结构的至少所述上方侧以及所述第一及第二半导体晶粒的每一个的个别的横向侧；
基板，其包括附接至所述重新分布结构的一下方侧之上方的基板侧；以及
第二模制材料，其至少覆盖所述上方的基板侧、所述第一模制材料的一横向侧、以及所述重新分布结构的一横向侧。
10.如权利要求9所述的半导体装置，其特征在于，所述第一模制材料以及所述第二模制材料是不同的材料。
11.如权利要求9所述的半导体装置，其特征在于，所述第一模制材料的外表面包括黏着强化的特点，其强化在所述第一模制材料与所述第二模制材料之间的黏着。
12.如权利要求9所述的半导体装置，其特征在于：
所述第一模制材料包括第一模制顶表面；以及
所述第二模制材料包括与所述第一模制顶表面共平面的第二模制顶表面。
13.如权利要求9所述的半导体装置，其特征在于，包括：
第一底胶填充材料，其在所述重新分布结构与所述第一半导体晶粒之间、以及在所述重新分布结构与所述第二半导体晶粒之间；以及
第二底胶填充材料，其在所述基板与所述重新分布结构之间，其中所述第一及第二底胶填充材料是不同的材料。
14.如权利要求9所述的半导体装置，其特征在于，包括：
第一底胶填充材料，其在所述重新分布结构与所述第一半导体晶粒之间、以及在所述重新分布结构与所述第二半导体晶粒之间；以及
第二底胶填充材料，其在所述基板与所述重新分布结构之间，其中所述第二底胶填充材料直接接触所述第一底胶填充材料。
15.如权利要求9所述的半导体装置，其特征在于，包括一种底胶填充材料，其在所述重新分布结构与所述第一半导体晶粒之间、以及在所述重新分布结构与所述第二半导体晶粒之间，其中所述底胶填充材料包括与所述重新分布结构的所述上方侧成正交的横向侧。
16.如权利要求9所述的半导体装置，其特征在于，包括一种底胶填充材料，其在所述重新分布结构与所述第一半导体晶粒之间、以及在所述重新分布结构与所述第二半导体晶粒之间，其中所述底胶填充材料包括与所述第一模制材料的所述横向侧以及所述重新分布结构的所述横向侧共平面的横向侧。
17.一种半导体装置，其特征在于，包括：
重新分布结构，其包括：
上方的重新分布层，其包括：
第一介电层，其包括第一介电材料；以及
第一导电的线路；
下方的重新分布层，其包括：
第二介电层，其包括一第二介电材料；以及
第二导电的线路，其电耦接至所述第一导电的线路；以及
多个导电柱，其从所述下方的重新分布层延伸并且附接至所述第二导电的线路；
第一半导体晶粒，其附接至所述重新分布结构的一上方侧；以及
第二半导体晶粒，其附接至所述重新分布结构的所述上方侧。
18.如权利要求17所述的半导体装置，其特征在于，包括附接至所述导电柱的基板。
19.如权利要求18所述的半导体装置，其特征在于，包括：
第一底胶填充材料，其在所述重新分布结构与所述第一半导体晶粒之间、以及在所述重新分布结构与所述第二半导体晶粒之间；以及
第二底胶填充材料，其在所述基板与所述重新分布结构之间，其中所述第一及第二底胶填充材料是不同的材料。
20.如权利要求17所述的半导体装置，其特征在于，所述第二介电材料以及所述第一介电材料是不同的材料。
CN201620857856.5U 2015-08-11 2016-08-09 半导体装置 Active CN206040641U (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/823,689 2015-08-11
US14/823,689 US9543242B1 (en) 2013-01-29 2015-08-11 Semiconductor package and fabricating method thereof

Publications (1)

Publication Number Publication Date
CN206040641U true CN206040641U (zh) 2017-03-22

Family

ID=58191898

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201610648773.XA Active CN106449611B (zh) 2013-11-19 2016-08-09 半导体装置
CN201620857856.5U Active CN206040641U (zh) 2015-08-11 2016-08-09 半导体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201610648773.XA Active CN106449611B (zh) 2013-11-19 2016-08-09 半导体装置

Country Status (2)

Country Link
KR (1) KR101982905B1 (zh)
CN (2) CN106449611B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10515927B2 (en) 2017-04-21 2019-12-24 Applied Materials, Inc. Methods and apparatus for semiconductor package processing
TWI673839B (zh) * 2017-06-06 2019-10-01 華東科技股份有限公司 矩形半導體封裝及其方法
US10103038B1 (en) * 2017-08-24 2018-10-16 Micron Technology, Inc. Thrumold post package with reverse build up hybrid additive structure
KR20200076778A (ko) 2018-12-19 2020-06-30 삼성전자주식회사 반도체 패키지의 제조방법
US11462418B2 (en) * 2020-01-17 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5239448A (en) * 1991-10-28 1993-08-24 International Business Machines Corporation Formulation of multichip modules
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
KR101767108B1 (ko) * 2010-12-15 2017-08-11 삼성전자주식회사 하이브리드 기판을 구비하는 반도체 패키지 및 그 제조방법
KR101411813B1 (ko) * 2012-11-09 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US9165877B2 (en) * 2013-10-04 2015-10-20 Mediatek Inc. Fan-out semiconductor package with copper pillar bumps
KR20150081161A (ko) * 2014-01-03 2015-07-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
US20150206855A1 (en) * 2014-01-22 2015-07-23 Mediatek Inc. Semiconductor package

Also Published As

Publication number Publication date
KR20170019298A (ko) 2017-02-21
CN106449611A (zh) 2017-02-22
KR101982905B1 (ko) 2019-05-27
CN106449611B (zh) 2022-10-04

Similar Documents

Publication Publication Date Title
US10559525B2 (en) Embedded silicon substrate fan-out type 3D packaging structure
US11094639B2 (en) Semiconductor package
CN206657808U (zh) 电子装置
CN207338349U (zh) 半导体装置
CN103515362B (zh) 堆叠式封装器件和封装半导体管芯的方法
CN206040641U (zh) 半导体装置
TWI576927B (zh) 半導體裝置及其製造方法
CN103681606B (zh) 三维(3d)扇出封装机制
TWI508198B (zh) 形成用於具有預塗保護層的封裝晶粒的互連結構之半導體裝置與方法
US8741691B2 (en) Method of fabricating three dimensional integrated circuit
CN102637608B (zh) 半导体器件和形成用于3d fo‑wlcsp的垂直互连结构的方法
US20130062764A1 (en) Semiconductor package with improved pillar bump process and structure
CN206076219U (zh) 半导体装置
CN105118823A (zh) 一种堆叠型芯片封装结构及封装方法
CN108074896A (zh) 半导体器件和方法
KR101508841B1 (ko) 패키지 온 패키지 구조물 및 이의 형성 방법
CN108962876A (zh) Pop结构及其形成方法
TWI721038B (zh) 封裝結構、疊層封裝元件及其形成方法
CN109786260A (zh) 多芯片集成扇出封装件
KR20150091933A (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
CN106098630A (zh) 一种扇出型晶圆级封装方法及封装件
CN107452702A (zh) 半导体芯片的封装结构及封装方法
CN107342232A (zh) 晶片封装体的形成方法
CN107611045A (zh) 一种三维芯片封装结构及其封装方法
CN106206333A (zh) 一种扇出型晶圆级封装方法

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20240909

Address after: Singapore

Patentee after: Anrely Technology Singapore Holdings Pte. Ltd.

Country or region after: Singapore

Address before: Arizona, USA

Patentee before: AMKOR TECHNOLOGY, Inc.

Country or region before: U.S.A.

TR01 Transfer of patent right