CN108074896A - 半导体器件和方法 - Google Patents

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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13105—Gallium [Ga] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
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    • H01L2224/81815—Reflow soldering
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    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
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    • H01L2224/92—Specific sequence of method steps
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Abstract

半导体器件包括衬底、位于衬底的第一侧上方的第一再分布层(RDL)、位于第一RDL上方并且电连接至第一RDL的一个或多个半导体管芯以及位于第一RDL上方并且围绕一个或多个半导体管芯的密封剂。半导体器件也包括附接至衬底的第二侧(与第一侧相对)的连接件，该连接件电连接至第一RDL。半导体器件还包括位于衬底的第二侧上的聚合物层，连接件从聚合物层突出于远离衬底的聚合物层的第一表面之上。接触连接件的聚合物层的第一部分具有第一厚度，并且位于邻近的连接件之间的聚合物层的第二部分具有小于第一厚度的第二厚度。本发明的实施例还涉及形成半导体器件的方法。

Description

半导体器件和方法
技术领域
本发明的实施例涉及半导体器件和方法。
背景技术
近年来，由于各个电组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度的持续改进，半导体工业已经经历了快速增长。对于大部分而言，这种集成密度的改进来自于最小部件尺寸的重复减小(例如，朝向亚20nm节点缩小半导体工艺节点)，这允许更多的组件集成到给定的区域。随着对小型化、更高的速度和更大的带宽以及更低的功耗和延迟的需求的增长，用于半导体管芯的更小且更具创造性的封装技术的需求已经增长。
随着半导体技术的进一步发展，堆叠和接合的半导体器件作为进一步减小半导体器件的物理尺寸的有效可选方式出现。在堆叠的半导体器件中，诸如逻辑、存储器、处理电路等的有源电路至少部分地在单独的衬底上制造，并且之后物理和电接合在一起以形成功能器件。由于堆叠的半导体器件中使用的不同材料的热膨胀系数(CTE)的差异，可能发生堆叠的半导体器件的翘曲，这可能不利地影响半导体器件的功能。如果不补偿，半导体器件的严重翘曲可能导致器件故障和/或对半导体制造工艺的良率产生负面影响。
发明内容
本发明的实施例提供了一种半导体器件，包括：衬底；第一再分布层(RDL)，位于所述衬底的第一侧上方；一个或多个半导体管芯，位于所述第一再分布层上方并且电连接至所述第一再分布层；密封剂，位于所述第一再分布层上方并且围绕所述一个或多个半导体管芯；连接件，附接至所述衬底的与所述第一侧相对的第二侧，所述连接件电连接至所述第一再分布层；以及聚合物层，位于所述衬底的所述第二侧上，所述连接件从所述聚合物层突出于远离所述衬底的所述聚合物层的第一表面之上，其中，接触所述连接件的所述聚合物层的第一部分具有第一厚度，并且位于邻近的所述连接件之间的所述聚合物层的第二部分具有小于所述第一厚度的第二厚度。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：接收内插器，其中，所述内插器包括：第一衬底；第一再分布层(RDL)，位于所述第一衬底的第一侧上方；和多个外部连接件，位于所述第一衬底的与所述第一侧相对的第二侧上，所述多个外部连接件电连接至所述第一再分布层；将多个管芯附接至所述内插器的所述第一再分布层；用第一介电材料填充所述内插器和所述多个管芯之间的间隙；以及在将所述内插器附接至第二衬底之前，将第二介电材料分配在所述第一衬底的所述第二侧上而没有覆盖所述多个外部连接件的顶面。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：接收内插器，所述内插器包括位于衬底的第一侧上方的第一再分布层(RDL)、以及附接至所述衬底的与所述第一侧相对的第二侧的多个外部连接件；将多个管芯附接至所述第一再分布层；用底部填充材料填充所述多个管芯和所述第一再分布层之间的间隔；在所述第一再分布层上方形成围绕所述多个管芯和所述底部填充材料的模塑材料；将聚合物材料分配在所述衬底的所述第二侧上而没有覆盖远离所述衬底的所述多个外部连接件的顶面；以及固化所述聚合物材料。
附图说明
为了更全面地理解本发明及其优势，现将结合附图所进行的以下描述作为参考，其中：
图1A和图1B分别示出了一些实施例中的半导体器件的俯视图和截面图；
图1C示出了图1B的区的放大图。
图1D示出了实施例中的半导体器件的截面图；
图2A至图2D示出了根据实施例的处于制造的各个阶段的半导体器件的截面图；
图3A至图3C示出了实施例中的处于制造的各个阶段的半导体器件的截面图；
图4示出了图3C的区的放大图；
图5A至图5C示出了实施例中的处于制造的各个阶段的半导体器件的截面图；
图6示出了区5C的区的放大图；
图7示出了一些实施例中的示例性半导体器件的性能；以及
图8示出了一些实施例中的形成半导体器件的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
图1A示出了一些实施例中的半导体器件100的俯视图。在图1A中，半导体管芯111附接至第一衬底123的第一侧。一个或多个半导体管芯(例如，113、113A、115、115A)附接至第一衬底123的第一侧，并且邻近于半导体管芯111。如图1A所示，半导体管芯111设置在第一衬底123的中心区域上方，并且半导体管芯113、113A、115和115A均设置在第一衬底123的边缘区域(例如，接近外围的区域)上方。半导体管芯111、113、113A、115和115A可以是任何合适的管芯，诸如逻辑管芯、DRAM管芯、SRAM管芯、这些的组合等。此外，虽然半导体管芯111、113、113A、115和115A可以是相同类型的器件(例如，所有管芯均是DRAM管芯)，但是它们可以可选地是不同类型的管芯。例如，半导体管芯111可以是诸如芯片上系统(SoC)管芯的逻辑管芯，并且半导体管芯113、113A、115、115A可以是诸如高带宽存储器(HBM)管芯的存储器管芯。半导体管芯111、113、113A、115和115A也可以包括多个管芯的堆叠件。可以可选地利用任何合适的组合的半导体管芯以及任何数量的半导体管芯，并且所有这些数量、组合和功能均完全地旨在包括在实施例的范围内。注意，为了清楚起见，未在图1A中示出底部填充材料133和模塑材料135(见图1B)。
图1B是沿着图1A的线A-A的半导体器件100的截面图。如图1B所示，半导体器件100包括内插器150，该内插器150包括第一衬底123、位于第一衬底123的第一侧123U上的第一再分布层(RDL)131、位于第一衬底123的第二侧123L上的外部连接件125以及位于衬底123中并且将第一RDL131与外部连接件125电连接的导电路径121(例如，诸如衬底通孔(TSV)的导电路径)。
半导体管芯111、113和115(以及在图1B的截面图中不可见的半导体管芯113A和115A)均通过连接件(也可以称为外部接触件)117(例如，117A、117B和117C)物理和电连接至第一RDL 131。底部填充材料(也称为底部填充物)133可以填充半导体管芯111、113、115和第一RDL 131之间的间隙。如图1B所示，在第一衬底123的第一侧123U上方并且围绕半导体管芯111、113、115和底部填充材料133形成模塑材料135。底部填充材料133和模塑材料135可以统称为密封剂。在仅使用底部填充材料133或仅使用模塑材料135的实施例中，底部填充材料133或模塑材料135可以称为密封剂。
仍参照图1B，在第一衬底123的第二侧123L上形成聚合物层129。虽然在以下讨论中使用聚合物层129作为实例，但是应该理解，也可以使用其它合适的介电层代替聚合物层129并且均完全地旨在包括在本发明的范围内。在第一衬底123的第二侧123L上方(例如，邻近的外部连接件125之间)选择性地形成聚合物层129而没有覆盖外部连接件125的顶面(例如，具有焊料127的表面)。例如，聚合物层129接触外部连接件125的侧壁，并且未接触或覆盖外部连接件125的顶面。在示出的实施例中，外部连接件125突出超过远离第一衬底123的聚合物层129的下表面。
虽然未在图1B中示出，可以在第一衬底123的第二侧123L上方(例如，第一衬底123和外部连接件125之间)形成介电层(例如，钝化层)。该介电层可以用于防止或减少金属扩散(例如，外部连接件125的金属的扩散)至第一衬底123，并且可以包括合适的介电材料，诸如氧化硅、氮化硅、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、它们的组合等。在一些实施例中，介电层可以包括诸如低温聚酰亚胺(PI)、聚苯并恶唑(PBO)、这些的组合等的聚合物材料。诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)的任何合适的形成方法可以用于形成介电层。
在下文中描述半导体器件100的细节。半导体管芯111可以包括第二衬底111S、位于第二衬底上的第一电组件(未单独示出)、第一金属化层(在图1B中由标记为112的单层表示)、第一钝化层(未示出)和第一外部接触件117A(以下将进一步讨论，图1B中示出为已经接合至内插器150的导电焊盘132)。在实施例中，第二衬底111S可以包括掺杂或未掺杂的块状硅或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括诸如硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或它们的组合的半导体材料的层。可以使用的其它衬底包括多层衬底、梯度衬底或混合取向衬底。
第一电组件包括各种有源器件(例如，晶体管)和无源器件(例如，电容器、电阻器、电感器)等，其可用于产生用于半导体管芯111的设计的期望的结构和功能需求。可以使用任何合适的方法在第二衬底111S内或者上形成第一电组件。
第一金属化层112形成在第二衬底111S和第一电组件上方并且设计为连接各个第一电组件以形成功能电路。在实施例中，第一金属化层112由介电材料和导电材料的交替层形成并且可以通过任何合适的工艺(诸如沉积、镶嵌、双镶嵌等)形成。在实施例中，可能存在通过至少一个层间介电层(ILD)与第二衬底111S分隔开的四个金属化层，但是第一金属化层112的精确数目取决于半导体管芯111的设计。
可以在第一金属化层112上方形成第一钝化层(未示出)以对下面的结构提供一定程度的保护。第一钝化层可以由诸如氧化硅、氮化硅、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、这些的组合等的一种或多种合适的介电材料制成。可以通过诸如化学汽相沉积(CVD)的工艺形成第一钝化层，但是可以利用任何合适的工艺。
导电焊盘102可以形成在第一金属化层112上方并且与第一金属化层112电接触。导电焊盘102可以包括铝，但是可以可选地使用诸如铜的其它材料。可以使用诸如溅射或镀的沉积工艺形成材料层(未示出)并且之后可以通过合适的工艺(诸如光刻掩模和蚀刻)去除部分材料层以形成导电焊盘102来形成导电焊盘102。然而，可以利用任何其它合适的工艺来形成导电焊盘102。
可以在导电焊盘102上形成第一外部接触件117A以提供用于第一金属化层112和例如第一衬底123上的第一RDL 131之间的接触的导电区域。在实施例中，第一外部接触件117A可以是诸如微凸块的接触凸块并且可以包括诸如锡的材料，或诸如银或铜的其它合适的材料。在第一外部接触件117A是锡焊料凸块的实施例中，可以通过诸如蒸发、电镀、印刷、焊料转移、球放置等任何合适的方法最初形成锡层来形成第一外部接触件117A。一旦已经在结构上形成锡层，则实施回流以将材料成形为具有约例如10μm至100μm的直径的期望的凸块形状，但是可以可选地利用任何合适的尺寸。
然而，本领域中普通技术人员将意识到，虽然第一外部接触件117A在以上描述为微凸块，但是这些仅旨在说明，并且不旨在限制实施例。相反，可以可选地利用任何合适类型的外部接触件，诸如可控塌陷芯片连接(C4)凸块、铜柱、铜层、镍层、无铅(LF)层、化学镀镍化学镀钯浸金(ENEPIG)层、Cu/LF层、Sn/Ag层、Sn/Pb、这些的组合等。任何合适的外部连接件和用于形成外部连接件的任何合适的工艺均可以用于第一外部接触件117A，并且所有这些外部连接件均完全地旨在包括在实施例的范围内。
半导体管芯113可以包括第三衬底113S、第二电组件(未在图1B中单独示出)、第二金属化层(在图1B中由标记为114的单层表示)、第二钝化层(未示出)和第二外部接触件117B。在实施例中，第三衬底113S、第二电组件、第二金属化层114、第二钝化层和第二外部接触件117B可以分别与第二衬底111S、第一电组件、第一金属化层112、第一钝化层和第一外部接触件117A类似，但是它们可以可选地是由不同工艺形成的不同材料。例如，各个器件和层的精确放置和形成将至少部分地取决于半导体管芯113的期望的功能。
半导体管芯115可以包括第四衬底115S、第三电组件(未在图1B中单独示出)、第三金属化层(在图1B中由标记为116的单层表示)、第三钝化层(未示出)和第三外部接触件117C。在实施例中，第四衬底115S、第三电组件、第三金属化层116、第三钝化层和第三外部接触件117C可以分别与第二衬底111S、第一电组件、第一金属化层112、第一钝化层和第一外部接触件117A类似，但是它们可以可选地是由不同工艺形成的不同材料。例如，各个器件和层的精确放置和形成将至少部分地取决于半导体管芯115的期望的功能。
参见内插器150，第一衬底123可以是例如掺杂或未掺杂的硅衬底或绝缘体上硅(SOI)衬底的有源层。然而，第一衬底123可以可选地是玻璃衬底、陶瓷衬底、聚合物衬底或可以提供合适的保护和/或互连功能的任何其它衬底。这些和任何其它合适的材料可以可选地用于第一衬底123。
在一些实施例中，第一衬底123可以包括诸如电阻器、电容器、信号分配电路、这些的组合等的电组件。这些电组件可以是有源、无源或它们的组合。在其它实施例中，第一衬底123中没有有源电组件和无源电组件。所有这些组合均完全地旨在包括在实施例的范围内。
此外，在实施例中，在制造工艺的这个阶段，第一衬底123是诸如十二英寸半导体晶圆的半导体晶圆。例如，第一衬底123可以超过图1B中示出的边界延伸以包括额外的部分，该额外的部分也包括例如用于制造额外的结构的TSV。因此，当半导体管芯(例如，半导体管芯111、113和115)接合至第一衬底123时，组合结构将以晶圆上芯片(CoW)配置。
导电路径121可以是TSV或任何其它合适的导电路径。在导电路径121是TSV的实施例中，可以通过最初形成部分穿过第一衬底123的导电路径，之后减薄第一衬底123后暴露导电路径来形成TSV。在其它实施例中，导电路径121(当最初形成时)穿过第一衬底123延伸，并且不需要减薄第一衬底123。可以通过在第一衬底123上形成合适的光刻胶或硬掩模，图案化光刻胶或硬掩模以及之后蚀刻第一衬底123以产生开口(例如，TSV开口)来形成导电路径121。
一旦已经形成用于导电路径121的开口，则可以用衬垫(未在图1B中单独示出)、阻挡层(也未在图1B中单独示出)和导电材料填充开口。在实施例中，衬垫可以是诸如氮化硅、氧化硅、介电聚合物、这些的组合等的介电材料，该介电材料可以通过诸如化学汽相沉积、氧化、物理汽相沉积、原子层沉积等的工艺形成。
阻挡层可以包括诸如氮化钛的导电材料，但是可以可选地利用诸如氮化钽、钛、另一电介质等的其它材料。可以使用诸如等离子体增强CVD(PECVD)的CVD工艺形成阻挡层。然而，可以可选地使用诸如溅射或金属有机化学汽相沉积(MOCVD)、原子层沉积(ALD)的其它可选工艺。阻挡层可以形成为与用于导电路径121的开口的下面的形状的轮廓一致。
导电材料可以包括铜，但是可以可选地利用诸如铝、钨、合金、掺杂的多晶硅、它们的组合等的其它合适的材料。可以通过沉积晶种层并且之后将铜电镀至晶种层上，填充和过填充用于导电路径121的开口来形成导电材料。一旦已经填充用于导电路径121的开口，可以通过诸如化学机械抛光(CMP)的研磨工艺去除开口外部的过量的阻挡层和过量的导电材料，但是可以使用任何合适的去除工艺。
一旦已经形成导电路径121，则可以在第一衬底123的第一侧123U上形成第一再分布层(RDL)131以提供导电路径121、外部接触件117以及半导体管芯111、113和115之间的互连。第一RDL 131包括设置在第一RDL 131的一个或多个介电层内的导电部件(导线和/或通孔)。可以使用用于形成集成电路中的互连结构的常用方法形成第一再分布层131的导电部件。在实施例中，第一RDL 131的导电部件包括由诸如铝、铜、钨、钛或它们的组合的金属形成的至少一个导电层。可以通过形成晶种层、用图案化的光刻胶(未示出)覆盖晶种层，并且之后在光刻胶的开口内的晶种层上镀金属来形成至少一个导电层。一旦完成，则去除光刻胶和光刻胶下面的部分晶种层，留下至少一个导电层，该导电层可以具有介于约0.5μm和约30μm之间的厚度以及约5μm的宽度。第一RDL 131的一个或多个介电层可以包括氧化硅、氮化硅、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、这些的组合等，并且可以通过诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)或任何其它合适的沉积方法的工艺形成。
在已经形成第一RDL 131之后，可以在第一RDL 131上方形成可选第四钝化层(未示出)，并且可以穿过第四钝化层形成通孔以提供至第一RDL131的电接入。在实施例中，第四钝化层可以由诸如氧化硅、氮化硅、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、低温聚酰亚胺(PI)、聚苯并恶唑(PBO)、这些的组合等的一种或多种合适的介电材料制成。可以通过诸如化学汽相沉积(CVD)、旋涂和/或光刻工艺的工艺形成第四钝化层，但是可以利用任何合适的工艺。
一旦已经形成第一再分布层131(和可选第四钝化层，如果形成的话)，则导电焊盘132可以形成在第一衬底123的第一侧123U上的第一RDL 131上方并且与第一RDL 131电连接。导电焊盘132可以包括铝，但是可以可选地使用诸如铜的其它材料。可以使用诸如溅射的沉积工艺形成材料层(未示出)，并且之后可以通过合适的工艺(诸如光刻掩模和蚀刻)去除部分材料层以形成导电焊盘132来形成导电焊盘132。然而，可以利用任何其它合适的工艺形成导电焊盘132。
虽然未在图1B中示出，第二RDL可以形成在第一衬底123的第二侧123L上方并且可以通过例如导电路径121电连接至第一RDL 131。此外，可以在第二RDL上方形成第五钝化层(未示出)。第二RDL和第五钝化层的材料和形成方法可以分别与第一RDL 131和第四钝化层的那些类似，并且因此，不在此处重复细节。
下一步，外部连接件125可以形成在第一衬底123的第二侧123L上方并且可以通过例如导电路径121电连接至第一RDL 131。在第一衬底123的第二侧123L上方形成第二RDL和第五钝化层的情况下，外部连接件125形成在第五钝化层上方并且电连接至第二RDL，进而通过例如导电路径121电连接至第一RDL 131。在随后的工艺中，例如通过回流工艺，外部连接件125可以物理和电连接至另一衬底(未示出)，以形成衬底上晶圆上芯片(CoWoS)结构。在示出的实施例中，外部连接件125是具有介于约20μm和约70μm之间(诸如40μm)的高度以及介于约40μm和约170μm之间(诸如80μm)的宽度的铜柱。如图1B示出的，焊料127形成在外部连接件125的顶面上并且可以具有介于约10μm和约50μm之间的高度。以上示出的外部连接件125和焊料127的尺寸仅仅是非限制性实例，用于外部连接件125和焊料127的任何其它合适的尺寸是可能的并且均完全地旨在包括在本发明的范围内。
在另一实施例中，外部连接件125可以是诸如可控塌陷芯片连接(C4)凸块的接触凸块并且可以包括诸如锡的材料，或诸如银或铜的其它合适的材料。在外部连接件125是锡焊料凸块的实施例中，可以通过诸如蒸发、电镀、印刷、焊料转移、球放置等任何合适的方法最初形成锡层来形成外部连接件125。一旦已经在结构上形成锡层，则实施回流以将材料成形为具有例如约80μm的直径的期望的凸块形状。
然而，本领域中普通技术人员将意识到，虽然外部连接件125在以上被描述为C4凸块，但是这些仅旨在说明，并且不旨在限制实施例。相反，可以可选地利用任何合适类型的外部连接件，诸如微凸块、铜柱、铜层、镍层、无铅(LF)层、化学镀镍化学镀钯浸金(ENEPIG)层、Cu/LF层、Sn/Ag层、Sn/Pb、这些的组合等。任何合适的外部连接件和用于形成外部连接件的任何合适的工艺均可以用于外部连接件125，并且所有这些外部连接件均完全地旨在包括在实施例的范围内。
一旦准备好，半导体管芯111、113和115可以使用例如接合工艺接合至内插器150。在外部接触件117是焊料微凸块的实施例中，可以首先通过将外部接触件117与它们相应的导电焊盘132对准，并且之后将外部接触件117放置为与导电焊盘132物理接触来实施接合工艺。一旦接触，之后可以实施回流工艺以回流外部接触件117，从而将外部接触件117与导电焊盘132接合。
一旦接合，底部填充材料133可以注入或以其它方式形成在内插器150和半导体管芯111、113和115之间的间隔中。例如，底部填充材料133可以包括分配在半导体管芯111、113、115和第一衬底123之间的液体环氧树脂，之后将底部填充材料固化至变硬。底部填充材料133可以用于防止外部接触件117中形成裂缝，其中，裂缝通常由热应力引起。
如图1B示出的，底部填充物133也可以填充邻近的半导体管芯的侧壁之间的间隙119(见图1A)。间隙119的尺寸(例如，宽度)可以在从约30μm至约300μm的范围，并且可以根据各个设计需求和考虑调整。例如，较小的间隙尺寸允许更高的集成密度并且产生较小尺寸的半导体器件100，但是可以使用底部填充物133(其可能比模塑材料135更贵)填充间隙119。相反地，如以下更详细地讨论的，较大的间隙尺寸允许使用模塑材料135填充间隙119，但是可能产生较大的器件尺寸，并且可以引起半导体器件100的更多翘曲。
如图1B的实例中示出的，由于毛细作用力取决于间隙119的尺寸，因此根据间隙119的尺寸，底部填充物133可以延伸至半导体管芯111、113和115的上表面。在其它实施例中，由于较宽的间隙119(因此毛细作用力较弱)，底部填充物133在半导体管芯111、113和115的上表面之下延伸(未示出)。与模塑材料135相比，底部填充材料133可以具有更快的流率、均匀和无空隙的流动图案以及更快的固化程序。此外，底部填充材料133可能能够填充小间隙尺寸(例如，具有介于约10μm和约60μm之间的尺寸的间隙)的间隙(例如，间隙119或内插器150和半导体管芯111、113和115之间的间隙)，模塑材料135可能不能填充。
下一步，在衬底123的第一侧123U上(例如，第一RDL 131上方)形成模塑材料135。在一些实施例中，模塑材料135围绕半导体管芯111、113、115和底部填充材料133。例如，模塑材料135可以包括环氧树脂、有机聚合物、添加或不添加硅基或玻璃填料的聚合物或其它材料。在一些实施例中，当施加时，模塑材料135包括凝胶型液体的液体模塑料(LMC)。当施加时，模塑材料135也可以包括液体或固体。可选地，模塑材料135可以包括其它绝缘和/或密封材料。在一些实施例中，使用晶圆级模塑工艺施加模塑材料135。可以使用例如压缩模塑、转移模塑、模制底部填充(MUF)或其它方法来模制模塑材料135。
下一步，在一些实施例中，使用固化工艺固化模塑材料135。固化工艺可以包括使用退火工艺或其它加热工艺将模塑材料135加热至预定的温度持续预定的一段时间。固化工艺也可以包括紫外(UV)光曝光工艺、红外(IR)能量曝光工艺、它们的组合或它们与加热工艺的组合。可选地，可以使用其它方法固化模塑材料135。在一些实施例中，不包括固化工艺。
虽然图1B示出了填充内插器150和半导体管芯111、113、115之间的间隙的底部填充材料133，但是如果间隙尺寸较大(例如，大于10μm)，则可以使用模塑材料135代替底部填充材料133填充间隙。类似地，当间隙119的尺寸较大(例如，大于40μm)，模塑材料135可以代替底部填充材料133填充间隙119(未在图1B中示出)。底部填充物133和模塑材料135的不同组合是可能的并且均完全地旨在包括在本发明的范围内。
由于模塑材料135、底部填充物133和/或用于半导体器件100的其它材料的CTE之间的差异，因此可能发生半导体器件100的翘曲。例如，底部填充材料133的CTE可以介于约15百万分率每度(ppm/℃)至约200ppm/℃之间，诸如120ppm/℃，并且模塑材料135的CTE可以介于约4ppm/℃至约80ppm/℃之间，诸如约26ppm/℃。在图1B的实例中，模塑材料135设置在内插器150的边缘区域103(例如，接近内插器150的外围的区域，诸如其中设置管芯113和115的区域)中并且围绕底部填充材料133，因此，在高温(例如，高于200℃)下，底部填充材料133比模塑材料135更为膨胀，这可能引起内插器150的边缘区域103相对于内插器150的中心区域101(例如，接近内插器150的中心的区域，诸如其中设置半导体管芯111的区域)向下弯曲。在随后的回流工艺期间将半导体器件100的外部连接件125连接至另一衬底(未在图1B中示出)的相应的导电部件(例如，导电焊盘或连接件)以形成衬底上晶圆上芯片(CoWoS)结构，上述翘曲可能导致中心区域101中的虚焊和/或边缘区域103中的焊料桥接(例如，焊料连接邻近的外部连接件125，从而引起电短路)。虚焊和焊料桥接不利地影响CoWoS结构的可靠性并且减小半导体制造的良率。如下面讨论的，形成聚合物层129以减少半导体器件100的翘曲并且以防止或减少虚焊和/或焊料桥接。
仍参照图1B，在第一衬底123的第二侧123L上形成聚合物层129。聚合物层129选择性地分配在第二侧123L上方(例如，邻近的外部连接件125之间)，而没有覆盖外部连接件125的顶面(例如，具有焊料127的表面)。在一些实施例中，聚合物层129包括聚酰亚胺(PI)、聚苯并恶唑(PBO)、树脂、环氧树脂、丙烯酸类聚合物、它们的组合等。在一些实施例中，聚合物层129包括诸如具有填充材料(例如，氧化硅)的环氧树脂的模塑材料。在实施例中，聚合物层129包括底部填充材料。当分配至第一衬底123的第二侧123L上时，聚合物层129可以是液态。任何合适的分配工具或方法(例如，喷射、分配)可以用于形成聚合物层129。
可以调整聚合物层129的组分、位置、厚度和/或体积以实现预定的CTE和/或应力水平以抵消半导体器件100的翘曲。例如，在实施例中，底部填充材料133的体积在底部填充材料133和模塑材料135的总体积中占有主导作用(例如，占据大于总体积的约60％)，可以调整聚合物层129的CTE和/或应力水平(例如，通过改变聚合物层129的组分、位置、厚度和/或体积)以匹配底部填充材料133的CTE和/或应力水平以补偿半导体器件100的翘曲。在一些实施例中，调整(例如，增加)聚合物层129的体积或厚度以补偿半导体器件100的翘曲。如另一实例，当聚合物层129的体积小于底部填充材料133的体积时，聚合物层129的CTE和/或应力水平可以调整至高于底部填充材料133的CTE/或应力水平以提供足够的补偿以减小半导体器件100的翘曲。又如另一实例，当使用模塑材料135代替底部填充材料133时，可以调整聚合物层129的CTE和/或应力水平以匹配模塑材料135的CTE和/或应力水平。
图1C示出了图1B中区105的放大图。在示出的实例中，由于外连接件125上的聚合物层129的润湿，接触外部连接件125的侧壁的聚合物层129的第一部分具有高度H2(也称为聚合物层129的厚度H2)，并且远离外部连接件125的聚合物层129的第二部分(例如，在两个邻近的外部连接件125之间的中间)具有高度H1(也称为聚合物层129的厚度H1)。如图1C的实例中示出的，高度H2大于高度H1，并且聚合物层129的远离第一衬底123的下表面129U可以具有接近外部连接件125的圆形轮廓。高度H1和高度H2的值可能取决于各个设计因素，例如，外部连接件125的尺寸、聚合物层129的润湿性以及使用聚合物层129补偿的翘曲的量。例如，在外部连接件125的高度(沿着与H2相同的方向测量的)为约40μm的实施例中，高度H1介于约2μm至约40μm之间，并且高度H2介于约10μm至约70μm之间。用于高度H1和高度H2的其它尺寸是可能的并且均完全地旨在包括在本发明的范围内。
在一些实施例中，虽然在图1C的实例中示出的高度H2大于高度H1，但是根据外部连接件125上的聚合物层129的材料和聚合物层129的润湿性，高度H2可以与高度H1相同(例如，聚合物层129具有均匀的厚度)，并且聚合物层129可以具有接触外部连接件125的侧壁的平坦的上表面129F(见虚线)。
在图1B中，聚合物层129设置在中心区域101和边缘区域103中的第一衬底123的第二侧123L上。图1D示出了与图1B中的半导体器件100类似但是聚合物层129的位置不同的另一实施例半导体器件180。具体地，半导体器件180的聚合物层129设置在第一衬底123的第二侧123L的第一部分上方，而第二侧123L的第二部分未由聚合物层129覆盖(例如，暴露)。例如，在图1D中，中心区域101没有聚合物层129(例如，未由聚合物层129覆盖)，并且聚合物层129形成在边缘区域103中。对聚合物层129的这些和其它变化和/或修改是可能的并且均完全地旨在包括在本发明的范围内。
在一些实施例中，聚合物层129的厚度(例如，图1C中的高度H1)和位置(例如，图1B中的中心区域101和/或边缘区域103和图1D中的边缘区域103)确定聚合物层129的体积。可以改变聚合物层129的组分、厚度和/或体积以实现目标应力水平以抵消由例如底部填充物133和模塑材料135引起的应力。在聚合物层129设置在内插器150的中心区域101和边缘区域103中(见图1B)的实施例中，聚合物层129的厚度(例如，图1C中的高度H1)可以介于2μm和40μm之间，并且聚合物层129的应力水平(例如，弹性模量)可以介于1GPa至约10GPa之间。在聚合物层129设置在内插器150的边缘区域103中(见图1D)的实施例中，聚合物层129的厚度(例如，如1C中的高度H1)可以介于2μm和40μm之间，并且聚合物层129的应力水平(例如，弹性模量)可以介于1GPa至约10GPa之间。
图2A至图2D示出了根据实施例的处于制造的各个阶段的半导体结构200的截面图。图2A至图2D中相同的标号表示与图1B相同的元件或结构，并且图2A至图2D中具有后缀M的标号表示包括图1B中不具有后缀M的结构的相应的元件的多个复制品的组件和结构。例如，图2A中的内插器150M包括多个区域202、204和206，其中，每个区域均对应于图1B中的内插器150。
在图2A中，提供内插器150M。内插器150M包括衬底123M、RDL 131M、导电路径121(例如，TSV或其它导电路径)以及外部连接件125(例如，C4凸块)。内插器150M具有多个区域202、204和206。如下文中将更详细地描述的，在随后的切割工艺(见图2D)之后，半导体结构200的每个区域(例如，202、204和206)均变成诸如图1B中的半导体器件100的半导体器件。
虽然未在图2A中示出，但是可以在衬底123M的第二侧123L上方(例如，衬底123M和外部连接件125之间)形成介电层(例如，钝化层)。该介电层可以用于防止或减少金属扩散(例如，外部连接件125的金属的扩散)至衬底123M内。关于该介电层的材料和形成方法的细节与参照图1B的以上描述的那些类似，因此不在此处重复。
为了形成半导体结构200，在内插器150M的每个区域(例如，202、204和206)中，半导体管芯111、113和115通过连接件117(例如，微凸块)物理和电连接至RDL 131M的相应的部分。底部填充物133填充内插器150M和半导体管芯111、113和115之间的间隙。模塑材料135形成在RDL 131M上方并且围绕半导体管芯111、113、115和底部填充物133。关于底部填充物133和模塑材料135的材料和形成方法的细节与参照图1B的以上描述的那些类似，因此不在此处重复。
在图2B中，聚合物材料129’选择性地沉积在衬底123M上方(例如，邻近的外部连接件125之间)，从而使得聚合物材料129’没有覆盖外部连接件125的上表面(例如，外部连接件125的远离衬底123M的表面)。聚合物材料129’的组分与图1B中以上描述的聚合物层129相同，因此不在此处重复细节。聚合物材料129’使用分配工具201分配。在一些实施例中，分配工具201具有内置的加热元件，从而使得聚合物材料129’在沉积时为液态。在一些实施例中，分配工具201具有内置的UV光源，从而使得聚合物材料129’在沉积时为液态。
如图2C示出的，沉积的聚合物材料129’在衬底123M上方形成聚合物层129。如图2C示出的，根据外部连接件125上的聚合物层129的润湿性，聚合物层129可以具有远离衬底123M的平坦的上表面129U，其中，平坦的上表面129U接触外部连接件125的侧壁。在其它实施例中，聚合物层129的上表面可以具有接近外部连接件125的圆形轮廓(例如，与图1C类似)，并且聚合物层129可以具有远离外部连接件125的第二部分(例如，邻近的外部连接件125之间的中间)中的第一高度H1，和接近(例如，接触外部连接件125的侧壁)外部连接件125的第一部分中的第二高度H2，其中，H2大于H1。以上参照图1C讨论高度H1和高度H2的尺寸，因此不在此处重复细节。
一旦形成聚合物层129，实施固化工艺以完全地固化聚合物层129。在一些实施例中，固化工艺是在介于约130℃至约250℃之间(诸如180℃)的温度下实施介于约30分钟至约4小时之间(诸如90分钟)的时间间隔的热固化工艺。在其它实施例中，实施紫外(UV)固化工艺以固化聚合物层129。可以使用具有介于约300nm至约396nm之间的波长的UV光实施UV固化工艺，并且用于UV固化工艺的时间间隔可以介于约5秒至约180秒之间。上述固化工艺仅仅是实例，其它固化工艺和方法也是可能的并且均完全地旨在包括在本发明的范围内。
在其它实施例中，实施固化工艺以部分地固化聚合物层129。例如，实施UV固化工艺以部分地固化聚合物层129。部分UV固化工艺可以使用与以上讨论的全UV固化工艺相同的波长但是可以使用不同的时间间隔。例如，可以调整(例如，缩短)用于UV固化工艺的时间间隔以实现不同水平的固化(例如，全固化或部分固化)。类似地，热固化工艺可以用于部分地固化聚合物层129。可以修改以上讨论的全热固化工艺的温度和/或持续时间(例如，降低温度和/或缩短持续时间)以实现不同水平的固化。部分地固化的聚合物层129可以在随后的回流工艺(例如，将半导体器件100的外部连接件125附接至另一衬底以形成CoWoS结构的回流工艺)中进一步固化，因此，在随后的回流工艺之后，可以完全地固化聚合物层129。
下一步，例如，在图2D中，在固化工艺之后，使用切割工具205(可以是切割刀片或激光切割工具)沿着不同区域(例如，图2A中的202、204、206)的边界切割半导体结构200。在切割工艺之后，形成多个半导体器件100(也见图1B)。注意，在各个实施例中，在形成内插器(例如，内插器150)的外部连接件(例如，图1B中的125、图3B中的305和图5C中的507)之后，并且在内插器附接至另一衬底(例如，以形成CoWoS结构)之前，形成聚合物层129。
图2D示出了设置在每个半导体器件100的中心区域和边缘区域上方的聚合物层129。在一些实施例中，与图1D类似，聚合物层129可以形成在每个半导体器件100的边缘区域上方，并且每个半导体器件100的中心区域没有聚合物层129(未由聚合物层129覆盖)。对聚合物层129的这些和其它变化和/或修改是可能的并且均完全地旨在包括在本发明的范围内。
图3A至图3C示出了根据实施例的处于制造的各个阶段的半导体器件300的截面图。为了简化，图3A至图3C仅示出了一个半导体器件300，应该理解，可以在内插器上形成数十个、数百个或甚至数千个半导体器件300并且随后分割以形成多个半导体器件300。图3A至图3C中相同的标号表示与图1B相同的元件或结构。除非另有描述，具有相同的标号的元件或结构由相同的材料并且使用相同的形成方法形成，因此不再重复细节。
在图3A中，形成半导体器件300。半导体器件300与图1B中的半导体器件100类似，除了在图3A中，外部连接件305由焊料形成并且未形成聚合物层129。可以通过在第一衬底123的第二侧123L上方首先沉积光刻胶(未示出)，图案化光刻胶以在将要形成外部连接件305的位置处形成开口，并且使用诸如镀的合适的沉积方法在开口中形成焊料来形成外部连接件305。在示出的实例中，每个外部连接件305均具有平坦的(例如，直的)侧壁305S，并且因此，外部连接件305的两个相对侧壁305S之间的宽度从接触第一衬底123的侧壁305S的第一端至远离第一衬底123的侧壁305S的第二端保持基本均匀。
如图3A示出的，使用分配工具201将聚合物材料129’选择性地分配在第一衬底123的第二侧123L上方而没有覆盖外部连接件305的顶面305T，例如，邻近的外部连接件305之间和/或靠近外部连接件305。如图3B所示，沉积的聚合物材料129’形成聚合物层129。
下一步，如图3B示出的，通过固化工艺303固化(例如，完全地固化或部分地固化)聚合物层129。在一些实施例中，固化工艺303是实施的UV固化工艺以完全地固化聚合物层129。可以使用具有介于约300nm至约396nm之间的波长的UV光实施UV固化工艺介于约5秒至约180秒之间的时间间隔以完全地固化聚合物层129。在其它实施例中，实施UV固化工艺以部分地固化聚合物层129，并且随后的回流工艺完成聚合物层129的固化。部分UV固化工艺可以使用与全UV固化工艺相同的波长但是可以使用与全UV固化工艺不同的时间间隔。例如，可以调整(例如，缩短)用于UV固化工艺的时间间隔以实现不同水平的固化(全固化或部分固化)。在固化工艺303(部分UV固化工艺或全UV固化工艺)之后，聚合物层129硬化并且在随后的回流工艺期间对外部连接件305提供支撑和/或约束。UV固化用作以上讨论中的固化工艺303的非限制性实例。其它适当的固化工艺也可以使用并且均完全地旨在包括在本发明的范围内。
下一步，在图3C中，实施回流工艺307，回流工艺307将外部连接件305(在示出的实例中由焊料制成)熔化。在完成回流工艺307之后，由于熔化的焊料的表面张力，外部连接件305的第一部分305B(在聚合物层129之上突出的部分)具有圆形轮廓(例如，球体或部分球体)。注意，由于硬化(部分地固化或完全地固化)的聚合物层129提供的约束，因此在完成回流工艺307之后，外部连接件305的第二部分305A(第一部分305B和第一衬底123之间的部分外部连接件305)保持平坦的(直的)侧壁。在通过固化工艺303部分地固化聚合物层129的实施例中，回流工艺307也完成固化工艺，并且因此，在回流工艺307之后，完全地固化聚合物层129。
图3B和图3C示出了在第一衬底123的第二侧123L上方形成并且覆盖半导体器件300的中心区域和边缘区域的聚合物层129。在其它实施例中(未示出)，与图1D类似，聚合物层129形成在半导体器件300的边缘区域中，并且半导体器件300的中心区域没有聚合物层129。对聚合物层129的这些或其它改变和/或修改是可能的并且均完全地旨在包括在本发明的范围内。
图4示出了图3C中的区309的放大图。如图4示出的，外部连接件305的第一部分305B具有宽度W2，该宽度W2大于外部连接件305的第二部分305A的宽度W1。在一些实施例中，宽度W2介于约80μm至约120μm的范围内，并且宽度W1介于约40μm至约80μm的范围内。
在图4的实例中，由于外部连接件305上的聚合物层129的润湿，接触外部连接件305的侧壁的聚合物层129的第一部分具有高度H4(也称为聚合物层129的厚度H4)，并且远离外部连接件305的聚合物层的第二部分(例如，两个邻近的外部连接件305之间的中间)具有高度H3(也称为聚合物层129的厚度H3)。如图4的实例中示出的，高度H4大于高度H3，并且远离第一衬底123的聚合物层129的下表面可以具有接近外部连接件305的圆形轮廓。高度H3和高度H4的值可能取决于各个设计因素，例如，外部连接件125的尺寸、聚合物层129的润湿性以及使用聚合物层129补偿的翘曲的量。例如，在外部连接件305的高度(沿着与H3相同的方向测量的)为约70μm的实施例中，高度H3介于约2μm至约40μm之间，并且高度H4介于约10μm至约70μm之间。用于高度H3和高度H4的其它尺寸是可能的并且均完全地旨在包括在本发明的范围内。
在一些实施例中，虽然在图4的实例中所示的高度H4大于高度H3，但是根据外部连接件305上的聚合物层129的材料和聚合物层129的润湿性，高度H4可以与高度H3相同，并且聚合物层129可以具有接触外部连接件305的侧壁的平坦的上表面129F(见虚线)。
图5A至图5C示出了一些实施例中的处于制造的各个阶段的半导体器件500的截面图。为了简化，图5A至图5C仅示出了一个半导体器件，应该理解，可以在内插器上形成数十个、数百个或甚至数千个半导体器件500并且随后分割以形成多个半导体器件500。图5A至图5C中相同的标号表示与图1B相同的元件或结构。除非另有描述，具有相同的标号的元件或结构由相同的材料并且使用相同的形成方法形成，因此不再重复细节。
在图5A中，形成半导体器件500。半导体器件500与分配聚合物材料129’之前的图3A中的半导体器件300类似，此处不再重复细节。
下一步，在图5B中，实施回流工艺501。由于回流工艺501，由焊料制成的外部连接件305在完成回流工艺之后熔化并且再固化。由于熔化的焊料的表面张力，在回流工艺之后，外部连接件305的轮廓变成圆形轮廓(例如，球体或部分球体)。回流工艺501之后的外部连接件305在下文中表示为外部连接件507。
下一步，如图5C所示，使用分配工具201将聚合物材料129’选择性地分配在第一衬底123的第二侧123L上方而没有覆盖外部连接件507的顶面507T，例如，邻近的外部连接件507之间和/或靠近外部连接件507。沉积的聚合物材料129’形成聚合物层129。
一旦形成聚合物层129，可以实施诸如UV固化或热固化的固化工艺以固化聚合物层129。在一些实施例中，固化工艺是在介于约130℃至约250℃之间(诸如180℃)的温度下实施介于约30分钟至约4小时之间(诸如90分钟)的时间间隔的热固化工艺。在其它实施例中，实施UV固化工艺以固化聚合物层129。可以使用具有介于约300nm至约396nm之间的波长的UV光实施UV固化工艺，并且用于UV固化工艺的时间间隔可以介于约5秒至约180秒之间。上述固化工艺仅仅是实例，其它固化工艺和方法也是可能的并且均完全地旨在包括在本发明的范围内。
图5C示出了在第一衬底123的第二侧123L上方形成并且覆盖半导体器件500的中心区域和边缘区域的聚合物层129。在其它实施例中(未示出)，与图1D类似，聚合物层129形成在半导体器件500的边缘区域中，并且半导体器件500的中心区域没有聚合物层129(例如，未由聚合物层129覆盖)。对聚合物层129的这些或其它改变和/或修改是可能的并且均完全地旨在包括在本发明的范围内。
图6示出了图5C中的区505的放大图。如图6示出的，由于外部连接件507上的聚合物层129的润湿，接触外部连接件507的侧壁的聚合物层129的第一部分具有高度H6，并且远离外部连接件507的聚合物层的第二部分(例如，两个邻近的外部连接件507之间的中间)具有高度H5。如图6的实例中示出的，高度H6大于高度H5，并且远离第一衬底123的聚合物层129的下表面可以具有接近外部连接件507的圆形轮廓。高度H5和高度H6的值可能取决于各个设计因素，例如，外部连接件507的尺寸、聚合物层129的润湿性以及使用聚合物层129补偿的翘曲的量。例如，在外部连接件507的高度(沿着与H5相同的方向测量的)为约70μm的实施例中，高度H5介于约2μm至约40μm之间，并且高度H6介于约10μm至约70μm之间。用于高度H5和高度H6的其它尺寸是可能的并且均完全地旨在包括在本发明的范围内。
在一些实施例中，虽然在图6的实例中所示的高度H6大于高度H5，但是根据外部连接件507上的聚合物层129的材料和聚合物层129的润湿性，高度H6可以与高度H5相同，并且聚合物层129可以具有接触外部连接件507的侧壁的平坦的上表面129F(见虚线)。
图7示出了没有聚合物层129的传统半导体器件与具有聚合物层129的示例性器件的性能对比。具体地，曲线601对应于传统器件，并且曲线603对应于具有聚合物层129的示例性器件(例如，半导体器件100、300或500)。x轴代表温度(该温度从室温升高至258℃，之后回降低至室温)，并且y轴代表以微米(μm)为单位的翘曲的量。正翘曲值表明半导体器件的边缘部分(例如，图1B的区域103中的半导体器件100的部分)相对于半导体器件的中心部分(例如，图1B的区域101中的半导体器件100的部分)向上弯曲。相反地，负翘曲值表明半导体器件的边缘部分相对于半导体器件的中心部分向下弯曲。翘曲值可以通过测量中心区域101和边缘区域103中的外部连接件的顶面之间的距离确定。从图7中可以清楚的看出，在室温和高温(例如，约258℃)下，示例性器件具有比传统器件更小的翘曲。在图7中，最差的翘曲(例如，测量的翘曲的绝对值最大)为约60μm。示例性器件的减小的翘曲表明对半导体器件的应力较小、器件故障率较低以及器件性能提高。减少或防止虚焊点和/或焊点的桥接。
图8示出了根据一些实施例的制造半导体器件的方法1000的流程图。应该理解，图8中所示的实施例方法仅仅是许多可能的示例性方法的实例。本领域中普通技术人员将意识到选多变化、替换和修改。例如，可以添加、去除、替换、重排和重复图8中示出的各个步骤。
参照图8，在步骤1010中，提供内插器。内插器包括位于衬底的第一侧上方的第一再分布层(RDL)，以及附接至衬底的第二侧(与第一侧相对)的多个外部连接件。在步骤1020中，多个管芯附接至第一RDL。在步骤1030中，用底部填充材料填充多个管芯和第一RDL之间的间隔。在步骤1040中，在第一RDL上方形成围绕多个管芯和底部填充材料的模塑材料。在步骤1050中，通过在衬底的第二侧上分配聚合物材料而没有覆盖远离衬底的多个外部连接件的顶面，抵消底部填充材料和模塑材料的应力。在步骤1060中，固化聚合物材料。
本发明的优势包括减小半导体器件中的翘曲。减小的翘曲防止虚焊点和/或焊点的桥接。提高了器件可靠性并且提高了半导体工艺的良率。
在一些实施例中，半导体器件包括衬底、位于衬底的第一侧上方的第一再分布层(RDL)、位于第一RDL上方并且电连接至第一RDL的一个或多个半导体管芯以及位于第一RDL上方并且围绕一个或多个半导体管芯的密封剂。半导体器件也包括附接至衬底的第二侧(与第一侧相对)的连接件，该连接件电连接至第一RDL。半导体器件还包括位于衬底的第二侧上的聚合物层，连接件从聚合物层突出于远离衬底的聚合物层的第一表面之上，其中，接触连接件的聚合物层的第一部分具有第一厚度，并且位于邻近的连接件之间的聚合物层的第二部分具有小于第一厚度的第二厚度。
在上述半导体器件中，其中，所述聚合物层包括选自聚酰亚胺(PI)、聚苯并恶唑(PBO)、树脂、环氧树脂、丙烯酸类聚合物、底部填充材料、模塑材料或它们的组合组成的组的材料。
在上述半导体器件中，其中，所述聚合物层设置在所述衬底的边缘区域中，并且其中，所述衬底的中心区域没有所述聚合物层。
在上述半导体器件中，其中，所述密封剂包括：底部填充材料，位于所述衬底和所述一个或多个半导体管芯之间的间隙中；以及模塑材料，位于所述衬底的所述第一侧上方并且围绕所述一个或多个半导体管芯。
在上述半导体器件中，其中，所述连接件的第一部分比所述聚合物层的所述第一表面更远离所述衬底延伸，并且所述连接件的第二部分设置在所述衬底和所述连接件的所述第一部分之间，其中，所述第二部分具有平坦的侧壁，并且所述第一部分具有弯曲的侧壁。
在上述半导体器件中，其中，所述连接件的第一部分比所述聚合物层的所述第一表面更远离所述衬底延伸，并且所述连接件的第二部分设置在所述衬底和所述连接件的所述第一部分之间，其中，所述第二部分具有平坦的侧壁，并且所述第一部分具有弯曲的侧壁，所述第一部分的第一宽度大于所述第二部分的第二宽度。
在其它实施例中，方法包括接收内插器，其中，内插器包括第一衬底、位于第一衬底的第一侧上方的第一再分布层(RDL)以及位于第一衬底的第二侧(与第一侧相对)上的多个外部连接件，多个外部连接件电连接至第一RDL。该方法还包括将多个管芯附接至内插器的第一RDL，用第一介电材料填充内插器和多个管芯之间的间隙，并且在将内插器附接至第二衬底之前，将第二介电材料分配在第一衬底的第二侧上而没有覆盖多个外部连接件的顶面。
在上述方法中，还包括，实施回流工艺以将所述多个外部连接件接合至所述第二衬底的相应的导电部件。
在上述方法中，还包括，实施回流工艺以将所述多个外部连接件接合至所述第二衬底的相应的导电部件；所述第二介电材料具有接触所述多个外部连接件的第一部分以及远离所述多个外部连接件的第二部分，其中，所述第一部分的第一厚度大于所述第二部分的第二厚度。
在上述方法中，还包括，实施回流工艺以将所述多个外部连接件接合至所述第二衬底的相应的导电部件；所述第二介电材料具有均匀的厚度。
在上述方法中，还包括，实施回流工艺以将所述多个外部连接件接合至所述第二衬底的相应的导电部件；所述分配包括将所述第二介电材料分配在所述内插器的边缘区域中，并且保持所述内插器的中心区域没有所述第二介电材料。
在上述方法中，还包括，实施回流工艺以将所述多个外部连接件接合至所述第二衬底的相应的导电部件，在所述分配之后，固化所述第二介电材料。
在上述方法中，还包括，实施回流工艺以将所述多个外部连接件接合至所述第二衬底的相应的导电部件，在所述分配之后，固化所述第二介电材料，其中，所述固化包括部分地固化所述第二介电材料。
在上述方法中，还包括，实施回流工艺以将所述多个外部连接件接合至所述第二衬底的相应的导电部件，在所述分配之后，固化所述第二介电材料；在固化所述第二介电材料之后，实施回流工艺，其中，所述回流工艺修改了在远离所述衬底的所述第二介电材料的第一表面之上突出的所述多个外部连接件的一个外部连接件的第一部分的轮廓。
在上述方法中，还包括，实施回流工艺以将所述多个外部连接件接合至所述第二衬底的相应的导电部件，在所述分配之后，固化所述第二介电材料；在固化所述第二介电材料之后，实施回流工艺，其中，所述回流工艺修改了在远离所述衬底的所述第二介电材料的第一表面之上突出的所述多个外部连接件的一个外部连接件的第一部分的轮廓，其中，所述多个所述外部连接件的所述一个外部连接件的所述第一部分具有第一宽度，并且设置在所述第一衬底和所述第一部分之间的所述多个外部连接件的所述一个外部连接件的第二部分具有第二宽度，其中，所述第一宽度大于所述第二宽度。在又另一实施例中，方法包括接收内插器，该内插器具有位于衬底的第一侧上方的第一再分布层(RDL)以及附接至衬底的第二侧(与第一侧相对)的多个外部连接件。该方法也包括将多个管芯附接至第一RDL，用底部填充材料填充多个管芯和第一RDL之间的间隔，并且在第一RDL上方形成围绕多个管芯和底部填充材料的模塑材料。该方法还包括将聚合物材料分配在衬底的第二侧上而没有覆盖远离衬底的多个外部连接件的顶面，以及固化聚合物材料。
在上述方法中，还包括，将所述内插器的所述多个外部连接件物理连接和电连接至另一衬底的导电部件。
在上述方法中，其中，接触所述多个外部连接件的所述聚合物材料的第一部分比远离所述多个外部连接件的所述聚合物材料的第二部分更远离所述衬底延伸。
在上述方法中，其中，所述多个外部连接件由焊料制成，并且其中，所述方法还包括在分配所述聚合物材料之前，实施回流工艺以修改所述多个外部连接件的轮廓。
在上述方法中，其中，所述固化包括紫外固化工艺或热固化工艺。
虽然已经参照示例性实施例描述了本发明，但是该描述不旨在被解释为限制意义。对于本领域中普通技术人员来说，参考该描述，示例性实施例的各种修改和组合以及本发明的其它的实施例都是显而易见的。因此，所附权利要求包含任何这种修改或实施例。

Claims (10)

1.一种半导体器件，包括：
衬底；
第一再分布层(RDL)，位于所述衬底的第一侧上方；
一个或多个半导体管芯，位于所述第一再分布层上方并且电连接至所述第一再分布层；
密封剂，位于所述第一再分布层上方并且围绕所述一个或多个半导体管芯；
连接件，附接至所述衬底的与所述第一侧相对的第二侧，所述连接件电连接至所述第一再分布层；以及
聚合物层，位于所述衬底的所述第二侧上，所述连接件从所述聚合物层突出于远离所述衬底的所述聚合物层的第一表面之上，其中，接触所述连接件的所述聚合物层的第一部分具有第一厚度，并且位于邻近的所述连接件之间的所述聚合物层的第二部分具有小于所述第一厚度的第二厚度。
2.根据权利要求1所述的半导体器件，其中，所述聚合物层包括选自聚酰亚胺(PI)、聚苯并恶唑(PBO)、树脂、环氧树脂、丙烯酸类聚合物、底部填充材料、模塑材料或它们的组合组成的组的材料。
3.根据权利要求1所述的半导体器件，其中，所述聚合物层设置在所述衬底的边缘区域中，并且其中，所述衬底的中心区域没有所述聚合物层。
4.根据权利要求1所述的半导体器件，其中，所述密封剂包括：
底部填充材料，位于所述衬底和所述一个或多个半导体管芯之间的间隙中；以及
模塑材料，位于所述衬底的所述第一侧上方并且围绕所述一个或多个半导体管芯。
5.根据权利要求1所述的半导体器件，其中，所述连接件的第一部分比所述聚合物层的所述第一表面更远离所述衬底延伸，并且所述连接件的第二部分设置在所述衬底和所述连接件的所述第一部分之间，其中，所述第二部分具有平坦的侧壁，并且所述第一部分具有弯曲的侧壁。
6.根据权利要求5所述的半导体器件，其中，所述第一部分的第一宽度大于所述第二部分的第二宽度。
7.一种形成半导体器件的方法，包括：
接收内插器，其中，所述内插器包括：
第一衬底；
第一再分布层(RDL)，位于所述第一衬底的第一侧上方；和
多个外部连接件，位于所述第一衬底的与所述第一侧相对的第二侧上，所述多个外部连接件电连接至所述第一再分布层；
将多个管芯附接至所述内插器的所述第一再分布层；
用第一介电材料填充所述内插器和所述多个管芯之间的间隙；以及
在将所述内插器附接至第二衬底之前，将第二介电材料分配在所述第一衬底的所述第二侧上而没有覆盖所述多个外部连接件的顶面。
8.根据权利要求7所述的方法，还包括，实施回流工艺以将所述多个外部连接件接合至所述第二衬底的相应的导电部件。
9.根据权利要求8所述的方法，其中，所述第二介电材料具有接触所述多个外部连接件的第一部分以及远离所述多个外部连接件的第二部分，其中，所述第一部分的第一厚度大于所述第二部分的第二厚度。
10.一种形成半导体器件的方法，包括：
接收内插器，所述内插器包括位于衬底的第一侧上方的第一再分布层(RDL)、以及附接至所述衬底的与所述第一侧相对的第二侧的多个外部连接件；
将多个管芯附接至所述第一再分布层；
用底部填充材料填充所述多个管芯和所述第一再分布层之间的间隔；
在所述第一再分布层上方形成围绕所述多个管芯和所述底部填充材料的模塑材料；
将聚合物材料分配在所述衬底的所述第二侧上而没有覆盖远离所述衬底的所述多个外部连接件的顶面；以及
固化所述聚合物材料。
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