JP6557701B2 - 半導体装置パッケージ及びその製造方法 - Google Patents

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育穎 李
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
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    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Description

［関連出願］
本出願は、2016年6月20日に出願された米国特許出願62/352,299号と、2016年5月11日に出願された米国特許出願62/334,861号を基礎出願とする優先権を享受する。本出願はこれらの基礎出願を参照することによって基礎出願の全ての内容を含む。
［技術分野］
本発明は、半導体装置パッケージ及びその製造方法に関する。特に、本発明は、同時に半田ペースト及び半田レジストに配置される銅ポストに関する。
一部の半導体パッケージ（例えば、パッケージ-オン-パッケージ（PoP）工法により形成された）には、半田ボールは、外部接続又は相互接続に用いられる。しかし、半田ボールのピッチの長さは、小型化を阻害する可能性がある。その代わりに、ファインピッチの銅（Cu）ポスト工法は、小型化に使用されることがある。このような工法の手法の一つは、パッシベーション層にホールを形成してCuポストを受けることである。しかし、Cuポストのピッチが相対的に小さいので、ホールへのCuポストのインプランテーションは困難である。このような工法のピッチは、加工ツールの性能により制限されることがある。もう一つの手法では、Cuポストを導電性パッドに配置して次の操作を行う。このような手法において、Cuポストは、直接に半田ペースト（例えば、導電性パッド）に配置され、半田ペーストの面積がCuポストより大きい。還流の操作には、（加熱される時に流動し得る）溶融された半田ペーストは、Cuポストを支持しない可能性がある。これらの状況で、Cuポストは、流動している半田ペーストにより移動される場合がある。
ある実施形態において、一つの態様によれば、半導体パッケージは、第1の表面及び第1の表面と対向する第2の表面を有する基板と、第1の部分及び第2の部分を含み、基板の第1の表面の上に配置されるパッドと、第1の表面の上に配置され、パッドの第1の部分を被覆し、上面を有する第1の隔離層と、パッドの第2の部分の上に配置され、上面を有する相互接続層と、第1の隔離層の上面の上と相互接続層の上面の上に配置される導電性ポストを備える。第1の隔離層の上面と相互接続層の上面は、実質的に同一の平面にある。
ある実施形態において、他の態様によれば、半導体パッケージは、第1の表面及び第1の表面と対向する第2の表面を有する基板と、基板の第1の表面の上に配置され、第1の部分と、第2の部分と、第3の部分を含む導電性パッドと、導電性パッドの第1の部分の上に配置される第1の隔離層と、パッドの第2の部分の上に配置され、上面を有する相互接続層と、パッドの第3の部分の上に配置される第2の隔離層と、相互接続層の上と第1の隔離層の上に配置される導電性ポストを備える。相互接続層の上面と第1の隔離層の上面は、実質的に同一の平面にある。
ある実施形態において、他の態様によれば、半導体装置パッケージを製造する方法は、第1の表面に第1の表面及び第1の表面と対向する第2の表面を有する基板と、第1の部分及び第2の部分を有する導電性パッドを提供することと、導電性パッドの第1の部分を被覆するように、上面を有する第1の隔離層を形成することと、上面を有する導電層を導電層の第2の部分の上に配置することと、導電性素子を第1の隔離層の上面と導電層の上面の上に配置することと、を含む。第1の隔離層の上面と導電層の上面は、実質的に同一の平面にある。
本発明のある実施形態による半導体装置パッケージの斜視図である。
本発明のある実施形態による半導体装置パッケージの断面図である。
本発明のある実施形態による半導体装置パッケージの断面図である。
本発明のある実施形態による半導体装置パッケージにおける導電性ポストのレイアウトを示す。
本発明のある実施形態による半導体装置パッケージにおける導電性ポストのレイアウトを示す。
本発明のある実施形態による半導体装置パッケージにおける導電性ポストのレイアウトを示す。
本発明のある実施形態による半導体装置パッケージの斜視図である。
本発明のある実施形態による半導体装置パッケージの断面図である。
本発明のある実施形態による半導体装置パッケージの断面図である。
本発明のある実施形態による半導体装置パッケージにおけるパッドのレイアウトを示す。
本発明のある実施形態による半導体装置パッケージの断面図である。
本発明のある実施形態による半導体装置パッケージにおけるパッドのレイアウトを示す。
本発明のある実施形態による半導体装置パッケージの断面図である。
本発明のある実施形態による半導体装置パッケージにおける導電性ポストのレイアウトを図示する。
本発明のある実施形態による半導体装置パッケージにおける導電性ポストのレイアウトを図示する。
本発明のある実施形態による半導体装置パッケージにおける導電性ポストのレイアウトを図示する。
本発明のある実施形態による半導体装置パッケージにおける導電性ポストのレイアウトを図示する。
本発明のある実施形態による半導体装置パッケージにおける導電性ポストのレイアウトを図示する。
本発明のある実施形態による半導体装置パッケージにおける導電性ポストのレイアウトを図示する。
本発明のある実施形態による半導体装置パッケージにおける導電性ポストのレイアウトを図示する。
本発明のある実施形態による半導体装置パッケージの断面図である。
本発明のある実施形態による半導体装置パッケージの断面図である。
本発明のある実施形態による半導体装置パッケージの断面図である。
本発明のある実施形態による半導体装置パッケージの断面図である。
本発明のある実施形態による半導体装置パッケージの断面図である。
本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。
本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。
本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。
本発明のある実施形態による半導体装置パッケージの断面図である。
本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。
本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。
本発明のある実施形態による半導体装置パッケージの断面図である。
本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。 本発明のある実施形態による半導体装置パッケージを製造する方法を示す。
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図面と詳しい説明では、同一又は同様な部材には同一の符号を付す。本発明の実施形態は、添付図面と以下の詳細な説明により容易に理解される。
関連する図面に示される部材の配向について、「上」、「下」、「上」、「左」、「右」、「下」、「頂部」、「底部」、「垂直」、「水平」、「側面」、「より高い」、「より低い」、「上部」、「の上」、「の下」のような空間の説明は、所定の部材又は部材群、或いは部材又は部材群の所定の平面に対して特定されている。ここで使用される空間の説明は、例示的なものであり、本発明の実施形態の利点から逸脱しない限り、ここで説明された構造の実施は、任意の配向又は方式で空間的に配置可能であることが理解される。
図1Aは、本発明のある実施形態による半導体装置パッケージ10の斜視図である。半導体装置パッケージ10は、キャリア100と、パッド104（図1Aに図示せず）と、隔離層106と、相互接続層108と、導電性ポスト110を備える。隔離層106は、パッド104を部分的に被覆する。隔離層106は、パッド104の少なくとも一部を露出させる開口を区画する。隔離層106により被覆されずに露出したパッド104の部分は、実質的な矩形又は実質的な正方形形状をしてもよい。他の実施形態において、パッド104は、実質的な円形又は実質的な楕円形状などの他の形状をしてもよい。導電性ポスト110は、隔離層106と相互接続層108に配置される。ある実施形態において、相互接続層108の外縁の形状は、実質的な矩形又は実質的な正方形であってもよい。
図1Bは、本発明のある実施形態による半導体装置パッケージ10の図1Aに示す切断線1Bに沿った断面図である。
キャリア100は、表面101及び表面101と対向する表面102を有する。ここで説明するある実施形態において、キャリア100の表面101は、上面又は第1の表面と呼ばれ、基板の表面102は、底面又は第2の表面と呼ばれる。キャリア100は、例えば、紙基の銅箔積層板、複合銅箔積層板、又はポリマー含浸ガラスファイバー基の銅箔積層板などのプリント配線板であってもよく、或いはこのようなプリント配線板を含んでもよい。キャリア100は、再分布層（RDL）又は接地素子などの相互接続構造を含んでもよい。ある実施形態において、接地素子は、キャリア100の側面から露出したビアである。ある実施形態において、接地素子は、キャリア100の側面から露出した金属層である。ある実施形態において、接地素子は、キャリア100の側面から露出した金属トレースである。
パッド104は、キャリア100の表面101に配置される。隔離層106は、キャリア100の表面101に配置され、パッド104の第1の部分を被覆する。パッド104の第2の部分は、隔離層106から露出する。相互接続層108は、パッド104の露出した部分において、隔離層106により区画された開口の上に形成される。ある実施形態において、開口の面積は、およそ0.0125平方ミリメートル（mm2）（例えば、およそ0.05mm×およそ0.25mmの長さを有する辺により区画された）〜およそ0.08mm2（例えば、およそ0.2mm×およそ0.4mmの長さを有する辺により区画された）の範囲にある。相互接続層108は、パッド104に配置され、隔離層106により取り囲まれる。隔離層106は、上面106aを有する。隔離層106は、パシベーション材、樹脂、又はポリマーなどの半田レジストであってもよい。相互接続層108は、上面108aを有する。相互接続層108は、Sn（錫）及び／又は他の適切な金属材料から形成されるか、或いはそれらを含む。相互接続層108の体積及び／又は重量は、適切に設定される。導電性ポスト110は、隔離層106の上面106aと相互接続層108の上面108aに配置される。ある実施形態において、導電性ポスト110の幅（例えば、図1Bに図示される水平方向における延伸）は、およそ0.15mm〜およそ0.3mmの範囲にある。ある実施形態において、導電性ポスト110は、実質的な円筒形状をなし、導電性ポスト110の径は、およそ0.15mm〜およそ0.3mmの範囲にある。ある実施形態において、図1Aに示すように、導電性ポスト110の第1の径は、第1の方向に沿って伸びて、隔離層106ではなく相互接続層108にわたって伸びるが、第1の径と同じ平面にある導電性ポスト110の第2の径は、第1の方向に直交する第2の方向に沿って伸びて、部分的に相互接続層108にわたって伸び、さらに部分的に隔離層106にわたって伸びる。換言すれば、導電性ポスト110の径に対応する第1の仮想線は、隔離層106ではなく相互接続層108にわたって伸びるように描画される（例えば、図1Aに示す線1C‐1Cに沿って描画される）が、導電性ポスト110の径にも対応する第2の仮想線は、第1の仮想線と異なる方向に描画され、相互接続層108と隔離層106の両方にわたって伸びる（例えば、図1Aに示す線1B-1Bに沿う）。隔離層106の上面106aと相互接続層108の上面108aは、実質的に同一の平面にある。
導電性ポスト110は、第1部と第2部を有する底面110bを含む。導電性ポスト110の底面110bの第1部は、相互接続層108の上面108aに接触し、導電性ポスト110の底面110bの第2部は、隔離層106の上面106aに接触する。導電性ポスト110の底面110bの第1部の面積は、実質的に導電性ポスト110の底面110bの第2部の面積に等しい又はそれよりも大きい。導電性ポスト110は、Cu及び／又は他の適切な金属材料から形成される。隔離層106と導電性ポスト110は、モールド化合物112により包まれる。ある実施形態において、導電性ポスト110は、実質的に還流操作において最初の位置を保持し、少なくとも部分的に導電性ポスト110が隔離層106により支持されているため、導電性ポスト110の位置は、溶融された相互接続層108の流動により大きく影響されていない。
図1Cは、本発明のある実施形態による切断線1Cに沿った半導体装置パッケージ10の断面図である。
隔離層106は、キャリア100の表面101に配置される。隔離層106は、キャリア100の表面101に配置され、部分的にパッド104の第1の部分を被覆する。パッド104の第2の部分は、隔離層106から露出する。相互接続層108は、パッド104に配置されて隔離層106で取り囲まれる。導電性ポスト110は、相互接続層108に配置される。隔離層106の上面106aと相互接続層108の上面108aは、実質的に同一の平面にある。
図2Aは、本発明のある実施形態による半導体装置パッケージ10における導電性ポスト110のレイアウトを示す。隔離層106は、部分的にパッド104を被覆して、パッド104の一部を隔離層106から露出させる。露出したパッド104の部分は、円形形状をする。ある実施形態において、円形の露出した部分の径は、およそ0.05mm〜およそ0.2mmの範囲にある。相互接続層108は、パッド104の露出した部分に配置される。相互接続層108の形状は、円形である。導電性ポスト110は、隔離層106と相互接続層108に配置され、実質的に隔離層106により支持される。相互接続層108は、実質的に導電性ポスト110により完全に被覆される。相互接続層108と導電性ポスト110は、実質的な同心円を形成する。ある実施形態において、導電性ポスト110の径は、およそ0.15mm〜およそ0.3mmの範囲にある。
図2Bは、本発明のある実施形態による半導体装置パッケージ10における導電性ポスト110のレイアウトを示す。図2Bのレイアウトは、図2Aに類似している。パッド104を露出させる、隔離層106により区画された開口は、円形形状をなす。相互接続層108は、パッド104の露出した部分に形成される。相互接続層108の形状は、円形である。導電性ポスト110は、隔離層106と相互接続層108に配置され、実質的に隔離層106により支持される。相互接続層108は、実質的に導電性ポスト110により完全に被覆される。相互接続層108の一部の縁は、導電性ポスト110の一部の縁と重なり合う。導電性ポスト110の中心は、相互接続層108の中心から離れる。
図2Cは、本発明のある実施形態による半導体装置パッケージ10における導電性ポスト110のレイアウトを示す。図2Cのレイアウトは、図2Bに類似している。相互接続層108の形状は、円形である。導電性ポスト110は、隔離層106と相互接続層108に配置され、実質的に隔離層106により支持される。相互接続層108は、部分的に導電性ポスト110により被覆される。導電性ポスト110の中心は、相互接続層108の中心から離れる。
図3Aは、本発明のある実施形態による半導体装置パッケージ20の斜視図である。半導体装置パッケージ20の構造は、半導体装置パッケージ10に類似している。半導体装置パッケージ20は、キャリア200と、隔離層206と、相互接続層208と、導電性ポスト210と、モールド化合物212とを備える。ある実施形態において、相互接続層208の形状は、円形である。相互接続層208は、還流操作において収縮し得る。還流操作の後、モールド化合物212を半導体装置パッケージ20に適用してパッド204（例えば、図3Cに示すように）と、隔離層206と、相互接続層208と導電性ポスト210を包んでもよい。
ある実施形態において、相互接続層208をパッド204に配置してから、導電性ポスト210を相互接続層208に配置する。ある実施形態において、相互接続層208を導電性ポスト210に追加してから、導電性ポスト210と相互接続層208をパッド204に配置する。したがって、ある実施形態において、複数の導電性ポストの間のピッチは、必ずツールの性能によって制限されず（例えば、狭ピッチの構造では、必ず半導体装置パッケージに追加した相互接続層に導電性ポスト210を形成するツールの性能によって制限されず）、フレキシビリティーが向上する。
図3Bは、本発明のある実施形態による切断線2Bに沿った半導体装置パッケージ20の断面図である。キャリア200は、上面201及び上面201と対向する底面202を有する。隔離層206は、上面206aを有する。パッド204は、キャリア200の上面201に配置される。隔離層206は、キャリア200の上面201に配置され、部分的にパッド204を被覆する。相互接続層208は、上面208aを有する。図1Bの構造と同様に、導電性ポスト210は、上面210aと底面210bを含み、隔離層206の上面206aと相互接続層208の上面208aに配置される。隔離層206の上面206aと相互接続層208の上面208aは、実質的に同一の平面にある。導電性ポスト210の底面210bは、第1部と第2部を有する。第1部は、相互接続層208の上面208aに接触し、第2部は、第1の隔離層206の上面206aに接触する。導電性ポスト210の底面210bの第1部の面積は、導電性ポスト210の底面210bの第2部の面積に実質的に等しい又はそれよりも大きい。
図3Cは、本発明のある実施形態による切断線2Cに沿った半導体装置パッケージ20の断面図である。相互接続層208の体積及び／又は重量は、適切に設定され、相互接続層208の上面208aの面積は、適切に設定される。ある実施形態において、相互接続層208は、実質的な円形形状をなし、相互接続層208の径は、およそ0.05mm〜およそ0.2mmの範囲にある。相互接続層208は、還流操作中に収縮して隔離層206と相互接続層208の間におけるギャップを生成又は増大することができる。ギャップは、モールド化合物212で充填されてもよい。モールド化合物212は、パッド204と、隔離層206と、相互接続層208と、導電性ポスト210のそれぞれに接触する。モールド化合物212は、パッド204と、隔離層206と、相互接続層208と、導電性ポスト210のそれぞれを包む。
ある実施形態において、パッド204は、第1の部分と、第2の部分と、第3の部分を有する。隔離層206は、パッド204の第1の部分を被覆する。相互接続層208は、パッド204の第2の部分に接触し、それを被覆する。モールド化合物212は、パッドの第3の部分に接触し、それを被覆する。ある実施形態において、導電性ポスト210は、実質的に還流操作において最初の位置を保持し、少なくとも部分的に導電性ポスト210が隔離層206とモールド化合物212により支持されているため、導電性ポスト210の位置は、溶融された相互接続層208の流動により大きく影響されていない。
図4Aは、本発明のある実施形態による半導体装置パッケージ10におけるパッド104のレイアウトを示す。隔離層106は、キャリア100に配置される。隔離層106は、開口を区画する。パッド104とトレース116は、開口に形成される。隔離層106は、パッド104とトレース116を取り囲む。トレース116の一端は、隔離層106に接触してもよい。相互接続層108は、開口に形成される。相互接続層108は、完全にパッド104とトレース116を被覆する。
図4Bは、本発明のある実施形態による半導体装置パッケージ10の断面図である。隔離層106は、キャリア100に形成される。パッド104は、キャリア100に形成される。相互接続層108は、キャリア10に形成され、完全にパッド104を被覆する。隔離層106の上面と相互接続層108の上面は、同一の平面にある。導電性ポスト110は、隔離層106と相互接続層108に配置され、実質的に隔離層106により支持される。隔離層106と導電性ポスト110は、モールド化合物112で包まれる。
図5Aは、本発明のある実施形態による半導体装置パッケージ10におけるパッド104のレイアウトを示す。図5Aのレイアウトは、図4Aに類似している。隔離層106は、キャリア100に形成される。隔離層106は、開口を区画する。パッド104は、キャリア100と付加されたビア118（図5Bに示す）に形成される。パッド104と開口は、同心円を形成する。
図5Bは、本発明のある実施形態による半導体装置パッケージ10の断面図である。図5Bの構造は、図4Bに類似している。付加されたビア118は、キャリア100に形成される。付加されたビア118は、パッド104と、相互接続層108と、導電性ポスト110に電気的に接続される。
図6Aは、本発明のある実施形態による半導体装置パッケージ10における導電性ポスト110のレイアウトを図示する。パッド104は、部分的に隔離層106により被覆される。隔離層106により区画された開口は、円形形状をなし、パッド104の一部を露出させる。相互接続層108は、開口に形成される。相互接続層108は、パッド104に配置される。導電性ポスト110は、隔離層106と相互接続層108に配置され、実質的に隔離層106により支持される。パッド104、隔離層106、相互接続層108、及び導電性ポスト110を包む空間は、モールド化合物112で充填されてもよい。ある実施形態において、導電性ポスト110の寸法は、およそ180μm〜およそ220μmの範囲にある。例えば、導電性ポスト110の寸法は、およそ200μmである。
図6Bは、本発明のある実施形態による半導体装置パッケージ10における導電性ポスト110のレイアウトを図示する。パッド104は、部分的に隔離層106により被覆される。二つの独立した開口は、隔離層106により区画され、パッド104を露出させる。ある実施形態において、開口は、実質的に台形形状である。ある実施形態において、開口は、実質的にポリゴン形状である。ある実施形態において、開口は、第1の方向（例えば、図6Bに示す水平方向）に伸びる第1の直線と第1の直線に向かって第1の方向に第1の直線を越えて伸びる凸状の円弧により区画された形状をなし、円弧の各々の端が、それぞれ第2の直線と第3の直線により第1の直線の各々の端に接続される。二つの相互接続層108は、それぞれ開口に形成される。導電性ポスト110は、隔離層106と相互接続層108に配置され、実質的に隔離層106により支持される。パッド104、隔離層106、相互接続層108、及び導電性ポスト110を包む空間は、モールド化合物112で充填されてもよい。ある実施形態において、導電性ポスト110は、円筒形状であり、導電性ポスト110の径は、およそ180μm〜およそ220μmの範囲にある。例えば、導電性ポスト110の径は、およそ200μmである。ある実施形態において、少なくとも一つの開口の湾曲した外縁と、同じ平面にある導電性ポスト110の外縁との径方向における距離は、およそ40μm〜およそ60μmの範囲にある。例えば、径方向の距離は、およそ50μmである。
図6Cは、本発明のある実施形態による半導体装置パッケージ10における導電性ポスト110のレイアウトを図示する。パッド104は、部分的に隔離層106により被覆される。パッド104を露出させる、隔離層106により区画された開口は、完全でない円形形状をなす。例えば、開口は、図6Cに示すように、実質的に三つの円形部がこれらの円形部を含む仮想円の中心部に一体的に接続される形状をしてもよい。相互接続層108は、開口に形成される。導電性ポスト110は、隔離層106と相互接続層108に配置され、実質的に隔離層106により支持される。パッド104、隔離層106、相互接続層108、及び導電性ポスト110を包む空間は、モールド化合物112で充填してもよい。例えば、相互接続層108は、大体開口の中心に形成される。ある実施形態において、導電性ポスト110は、円筒形状であり、導電性ポスト110の径は、およそ180μm〜およそ220μmの範囲にある。例えば、導電性ポスト110の径は、およそ200μmである。ある実施形態において、少なくとも一つの開口の湾曲した外縁と、同じ平面にある導電性ポスト110の外縁との径方向における距離は、およそ40μm〜およそ60μmの範囲にある。例えば、径方向の距離は、およそ50μmである。
図6Dは、本発明のある実施形態による半導体装置パッケージ10における導電性ポスト110のレイアウトを図示する。図示されたレイアウトは、隔離層106により区画された開口が実質的にX形状である以外に、図6Cに図示されたレイアウトと同様である。
図6Eは、本発明のある実施形態による半導体装置パッケージ10における導電性ポスト110のレイアウトを図示する。図示されたレイアウトは、隔離層106により区画された開口が実質的にY形状である以外に、図6Dに図示されたレイアウトと同様である。
図6Fは、本発明のある実施形態による半導体装置パッケージ10における導電性ポスト110のレイアウトを図示する。図示されたレイアウトは、隔離層106により区画された開口が実質的に矩形形状である以外に、図6Aに図示されたレイアウトと同様である。ある実施形態において、開口の短辺と、同じ平面にある導電性ポスト110の外縁との間の距離は、およそ40μm〜およそ60μmの範囲にある。例えば、径方向の距離は、およそ50μmである。
図6Gは、本発明のある実施形態による半導体装置パッケージ10における導電性ポスト110のレイアウトを図示する。図示されたレイアウトは、隔離層106により区画された開口が実質的に三角形状である以外に、図6Aに図示されたレイアウトと同様である。ある実施形態において、三角形状の開口の一つの角と、同じ平面にある導電性ポスト110の外縁との間の距離は、およそ40μm〜およそ60μmの範囲にある。例えば、径方向の距離は、およそ50μmである。
図7Aは、本発明のある実施形態による半導体装置パッケージ31の断面図である。半導体装置パッケージ31は、キャリア300と300'、パッド304、隔離層306、相互接続層308、導電性ポスト310、モールド化合物312、半田ボール314、パッケージ316と316'、及び装置318と320を含む。導電性ポスト310は、隔離層306と相互接続層308に配置される。隔離層306の上面と相互接続層308の上面は、実質的に同一の平面にある。パッケージ316と316'は、それぞれ一つ以上の個別の半田ボール314を介してキャリア300の前側（図7Aにおける上側）に配置される。モールド化合物312は、パッド304、隔離層306、導電性ポスト310、及びパッケージ316と316'を包む。装置318は、キャリア300の裏側（図7Aにおける底側）に配置される。導電性ポストは、キャリア300と300'の間に配置される。装置320は、キャリア300'の前側（図7Aにおける上側）に配置される。
キャリア300は、キャリア300'と同じ又はキャリア300'に類似してもよい。キャリア300は、キャリア300'と異なってもよい。キャリア300は、例えば、紙基の銅箔積層板、複合銅箔積層板、又はポリマー含浸ガラスファイバー基の銅箔積層板などのプリント配線板であるか、或いはそれらを含む。キャリア300は、RDL又は接地素子などの相互接続構造を含んでもよい。ある実施形態において、接地素子は、キャリア300の側面から露出したビアである。ある実施形態において、接地素子は、キャリア300の側面から露出した金属層である。ある実施形態において、接地素子は、キャリア300の側面から露出した金属トレースである。
ある実施形態において、パッケージ316は、（例えば、フリップチップアセンブリに適する）フリップパッケージである。パッケージ316'は、ワイヤボンディングパッケージである。装置318は、受動装置である。装置320は、能動装置である。ある実施形態において、パッケージ316と316'及び装置318と320は、半導体装置パッケージの異なる設計によってキャリア300と300'の異なる位置に配置される。他のタイプのパッケージ及び／又は他の組合せ及び／又はコンフィグの装置であってもよい。
図7Bは、本発明のある実施形態による半導体装置パッケージ32の断面図である。半導体装置パッケージ32の構造は、半導体装置パッケージ31に類似している。半導体装置パッケージ32と半導体装置パッケージ31の相違点は、半導体装置パッケージ32において、キャリア300と300'の間に配置されるアンダーフィル樹脂があることである。
図7Cは、本発明のある実施形態による半導体装置パッケージ33の断面図である。半導体装置パッケージ33の構造は、半導体装置パッケージ31に類似している。半導体装置パッケージ33と半導体装置パッケージ31の相違点は、半導体装置パッケージ33において、さらにキャリア300と300'の間にモールド化合物を配置し、また、付加された半田ボールがキャリア300'の裏側に配置されることである。さらなるモールド化合物は、キャリア300'の前側に配置され、キャリア300、パッド304、隔離層306、導電性ポスト310、半田ボール314、パッケージ316と316'、及び装置318と320を包む。
図7Dは、本発明のある実施形態による半導体装置パッケージ34の断面図である。半導体装置パッケージ34の構造は、半導体装置パッケージ33に類似している。半導体装置パッケージ34と半導体装置パッケージ33の相違点は、半導体装置パッケージ34において、少なくとも一つの付加された受動装置及び／又は少なくとも一つの付加された能動装置がキャリア300'の裏側に配置されることである。
図7Eは、本発明のある実施形態による半導体装置パッケージ35の断面図である。半導体装置パッケージ35の構造は、半導体装置パッケージ34に類似している。半導体装置パッケージ35と半導体装置パッケージ34の相違点は、半導体装置パッケージ35において、相互接続素子322でキャリア300をキャリア300'に電気的に接続することである。
図8A、図8B、図8C、図8D、図8E、図8F、及び図8Gは、本発明のある実施形態による半導体装置パッケージを製造する方法を示す。
図8Aを参照して、半導体装置パッケージを製造する方法は、キャリア300を提供することを含む。キャリア300は、前側（図8Aにおける上側）と裏側（図8Aにおける底側）を有する。前側は、裏側と対向する。パッド304は、キャリア300の前側に配置される。隔離層306は、キャリア300の前側に配置され、部分的にパッド304を被覆することがある。隔離層306は、パッド304を露出させる一つ以上の開口を区画してもよい。
図8Bを参照して、導電性ポスト310は、隔離層306と相互接続層308に配置される。ある実施形態において、相互接続層308は、パッド304に配置され、次に、導電性ポスト310は、相互接続層308に配置される。もう一つの実施形態において、相互接続層308は、導電性ポスト310に取付けられ、次に、相互接続層308が取付けられた導電性ポスト310は、パッド304に配置される。
図8Cを参照して、一つ以上の半田ボール314は、パッド304に配置される。パッケージ316と316'は、半田ボール314を介してキャリア300の前側に配置される。ある実施形態において、パッケージ316と316'は、同じ種類のパッケージである。ある実施形態において、パッケージ316と316'は、異なる種類のパッケージである。
図8Dを参照して、モールド化合物312は、キャリア300の前側に配置される。モールド化合物312は、パッド304、隔離層306、導電性ポスト310、及びパッケージ316と316'を包む。
図8Eを参照して、モールド化合物312は、導電性ポスト310の上面を露出させるために研削される。
図8Fを参照して、付加された導電性ポストは、キャリア300の裏側に配置される。装置318は、キャリア300の裏側に配置される。
図8Gを参照して、装置320は、キャリア300の裏側に配置される。
図9A、図9B、図9C、図9D、図9E、及び図9Fは、本発明のある実施形態による半導体装置パッケージを製造する方法を示す。図9A、図9B、図9C、図9D、図9E、及び図9Fに図示される工程は、図8A、図8B、図8C、図8D、図8E、図8F、及び図8Gに図示される工程の後に実行されてもよいが、それに制限されていない。
図9Aを参照して、半導体装置パッケージを製造する方法は、キャリア300'を提供することを含む。キャリア300'は、前側（図9Aにおける上側）と裏側（図9Aにおける底側）を有する。前側は、裏側と対向する。パッド304は、キャリア300'の前側に配置される。隔離層306は、キャリア300'の前側に配置され、部分的にパッド304を被覆することがある。装置318は、キャリア300'の前側に配置される。
図9Bを参照して、装置320は、キャリア300'の前側に配置される。
図9Cを参照して、図8Gに示すような構造は、キャリア300'の前側に配置される。
図9Dを参照して、付加されたモールド化合物312は、キャリア300'の前側に適用される。付加されたモールド化合物312は、キャリア300、パッド304、隔離層306、導電性ポスト310、半田ボール314、パッケージ316と316'、及び装置318と320を包む。
図9Eを参照して、付加されたモールド化合物312は、導電性ポスト310の上面を露出させるために研削される。
図9Fを参照して、一つ以上の付加された半田ボールは、キャリア300'の裏側に配置される。
図10A、図10B、図10C、図10D、及び図10Eは、本発明のある実施形態による半導体装置パッケージを製造する方法を示す。図10A、図10B、図10C、図10D、及び図10Eに図示される工程は、図9A、図9B、図9C、図9D、図9E、及び図9Fに図示される工程の後に実行されてもよいが、それに制限されていない。
図10Aを参照して、図9Eに示すような構造が提供される。付加された装置318は、キャリア300'の裏側に配置される。
図10Bを参照して、付加された装置320は、キャリア300'の裏側に配置される。
図10Cを参照して、一つ以上の付加された半田ボール314は、キャリア300'の裏側に配置される。
図10Dを参照して、単独の半導体装置パッケージを生成するために個片化操作が実行される。
図10Eを参照して、相互接続素子322の一端は、モールド化合物312の上面に配置され、導電性ポスト310に接触し、相互接続素子322の他端は、キャリア300'の裏側に配置される。相互接続素子322は、キャリア300をキャリア300'に電気的に接続する。
完成された半導体パッケージの厚さの減少を含むパッケージ寸法の減少を実現する貫通孔構造及び関連する製造工法の実施形態は、例によって本発明に説明されている。
フリップチップボンディング工法は、より厚いダイによりダイのクラックを防ぐ。例えば、フリップチップボンディングにおいてクラックを防ぐために、研削の後、ダイの厚さは4ミリメートル（mm）以上であることが望ましい。
したがって、パッケージの総厚が懸念される構造に対して、フリップチップボンディングではなく、直接ダイボンディング工法が実行され、約2mmのダイ厚さで十分な製造歩留まりを達成する。
なお、パッケージの総厚をさらに減少するために基板の厚さの減少を図ることが望ましい。
本発明の実施形態によれば、直接ダイボンディング工法とバンプ工法により、厚さが減少された基板に実行されてパッケージの総厚の減少を達成する。直接ダイボンディング工法とバンプ工法は、単一のダイパッケージ又は複数の（例えば、積み重ねられた）ダイパッケージに適する。本発明の実施形態によれば、三つの積み重ねられたダイを備えたパッケージに対して、約0.4mm以下のパッケージの総厚が達成される。
図11は、本発明の実施形態による半導体パッケージを示す。図11には、直接ダイボンディング工法とバンプ工法により、三つの積み重ねられたダイを備えたパッケージに対して、約0.4mm以下のパッケージの総厚を達成する。
図12Aは、本発明の実施形態による半導体のパッケージ工法を示す。図12Aに示すように、ダミーウエハーが提供され、ダイが単位面積におけるダミーウエハー（次のステージにおいて各個の単位に分離される）に結着される。
また、図12Aを参照して、ピラーがダイに配置されるか、或いはダイボンディングの前に、ピラーを備えたダイが提供される。付加されたダイは、ダミーウエハーに結着されたダイにダイボンディングされ、付加されたピラーは、付加されたダイに配置される。図示されるように、三つのダイが積み重ねられるように互いに結着され、そのピラーがダイから垂直（図示された配向）に伸びる。三つ以上又は以下のダイがダイボンディングにより積み重ねられてもよい。ダイが積み重ねられた後、モールドがウエハーの周りに設けられ、封入材料がモールドに充填される。例えば、液体化合物がモールドに充填されて、積み重ねられたダイの周りに充填され、さらにダミーウエハーに流下する。
モールドが除去され、（硬化後の）封入材料が押し潰されて封入材料の表面にピラーを露出させる。
ポリイミドなどの絶縁層は、封入材料の表面の上に配置される。絶縁層は、各個のピラーを露出させるそれぞれの開口を区画する。そして、再分布層（RDL）は、絶縁層の上に開口の中に配置され、ピラーと電気的に接続される。もう一つの絶縁層、例えばポリイミドは、RDLの上に配置される。
図12Bは、次の製造ステージを示す。半田ボールは、RDLに配置される。半田ボールは、ピラーの上に位置するか、或いはピラーからずれて位置してもよい。したがって、半田ボールのピッチは、ピラーのピッチより大きくてもよい。
図12Bに示すように、半田ボールが配置された後、ダミーウエハーが押し潰される。ある実施形態において、ダミーウエハーは、研削しきれ、ダイスタックの一番上のダイを露出させる。
図12Cは、図12Cの「完成」に示すように、また、図11に示すように、単位面積が単一化されて各個の半導体パッケージに分離される次の製造ステージを示す。図12Cに示すように、完成された半導体パッケージの総厚は、約398マイクロメートル（μm）である。
図12Cにおける完成された半導体パッケージの総厚は、約175μmの半田ボールの高さと、約28μmのRDLの高さと、約195μmの封入材料の高さを含む。最長のピラーの高さは、約145μmで（示された配向に垂直である）、中間のピラーは、約85μmで、最短のピラーは、約25μmである。各々のダイは、約10μmと厚く、各々の絶縁層は、約9μmと厚く、RDLは、約5μmと厚く、積み重ねられた三つのダイの高さの合計が約50〜60μmである。
ピラーは、銅であるか、或いは銅を含む。一つ以上の実施形態において、一つ以上のピラーは、各個のダイにめっきされる。一つ以上の実施形態において、一つ以上のピラーは、各個のダイにピンで実装される。ピラーは、同じ径をしてもよく、いくつかのピラーは、異なる径をしてもよい。
図13Aは、本発明の実施形態による半導体のパッケージ工法を示す。図13Aに示すように、ダミーキャリアが提供され、ダイが単位面積におけるキャリア（次のステージにおいて各個の単位に分離される）に結着される。
また、図13Aを参照して、ピラーがダイに配置されるか、或いはダイボンディングの前に、ピラーを備えたダイが提供される。付加されたダイは、キャリアに結着されたダイにダイボンディングされ、付加されたピラーは、付加されたダイに配置される。図示されるように、三つのダイが積み重ねられるように互いに結着され、そのピラーがダイから垂直（図示された配向）に伸びる。三つ以上又は以下のダイがダイボンディングにより積み重ねられてもよい。ダイが積み重ねられた後、モールドがウエハーの周りに設けられ、封入材料がモールドに充填される。例えば、液体化合物がモールドに充填されて、積み重ねられたダイの周りに充填され、さらにキャリアに流下する。
モールドが除去され、（硬化後の）封入材料が押し潰されて封入材料の表面にピラーを露出させる。
ポリイミドなどの絶縁層は、封入材料の表面の上に配置される。絶縁層は、各個のピラーを露出させるそれぞれの開口を区画する。そして、再分布層（RDL）は、絶縁層の上に開口の中に配置され、ピラーと電気的に接続される。もう一つの絶縁層、例えばポリイミドは、RDLの上に配置される。
図13Bは、次の製造ステージを示す。半田ボールは、RDLに配置される。半田ボールは、ピラーの上に位置するか、或いはピラーからずれて位置してもよい。したがって、半田ボールのピッチは、ピラーのピッチより大きくてもよい。
図13Bに示すように、半田ボールが配置された後、キャリアが除去される。
図13Cは、図13Cの「完成」に示すように、また、図11に示すように、単位面積が単一化されて各個の半導体パッケージに分離される次の製造ステージを示す。図13Cに示すように、完成された半導体パッケージの総厚は、約398μmである。
図13Cにおける完成された半導体パッケージの総厚は、約175μmの半田ボールの高さと、約28μmのRDLの高さと、約195μmの封入材料の高さを含む。最長のピラーの高さは、約145μmで（示された配向に垂直である）、中間のピラーは、約85μmで、最短のピラーは、約25μmである。各々のダイは、約10μmと厚く、各々の絶縁層は、約9μmと厚く、RDLは、約5μmと厚く、積み重ねられた三つのダイの高さの合計が約50〜60μmである。
ピラーは、銅であるか、或いは銅を含む。一つ以上の実施形態において、一つ以上のピラーは、各個のダイにめっきされる。一つ以上の実施形態において、一つ以上のピラーは、各個のダイにピンで実装される。ピラーは、同じ径をしてもよく、いくつかのピラーは、異なる径をしてもよい。
図14は、本発明の実施形態による半導体パッケージを示す。
図15Aは、本発明の実施形態による半導体のパッケージ工法を示す。図15Aに示すように、ダミーウエハーが提供され、ダイが単位面積におけるダミーウエハー（次のステージにおいて各個の単位に分離される）に結着される。
また、図15Aを参照して、ピラーがダイに配置されるか、或いはダイボンディングの前に、ピラーを備えたダイが提供される。付加されたダイは、ダミーウエハーに結着されたダイにダイボンディングされ、付加されたピラーは、付加されたダイに配置される。図示されるように、三つのダイが積み重ねられるように互いに結着され、そのピラーがダイから垂直（図示された配向）に伸びる。三つ以上又は以下のダイがダイボンディングにより積み重ねられてもよい。ダイが積み重ねられた後、モールドがウエハーの周りに設けられ、封入材料がモールドに充填される。例えば、液体化合物がモールドに充填されて、積み重ねられたダイの周りに充填され、さらにダミーウエハーに流下する。
モールドが除去され、（硬化後の）封入材料が押し潰されて封入材料の表面にピラーを露出させる。
半田ペーストは、例えば、半田ペースト印刷工法により、露出したピラーに配置される。
図15Aに示すように、半田ペーストが配置された後、ダミーウエハーが押し潰される。一つ以上の実施形態において、ダミーウエハーは、研削しきれ、ダイスタックの最上のダイを露出させる。
図15Bは、単位面積が単一化されて各個の半導体パッケージ単位に分離される次の製造ステージを示す。図15Bには、各個の半導体パッケージ単位は、例えば、「メモリキューブ」と標識されるが、説明される工法は、メモリに制限されていない。
図15Cは、一つ以上の各々の半導体パッケージ単位がキャリア（例えば、RDLを備えた基板）と、半導体パッケージ単位とキャリアの間に適用されるアンダーフィルにフリップチップボンディングされる次の製造ステージを示す。
図15Dは、半導体パッケージ単位とキャリアの表面が封入材料により（例えば、モールド材料により）包まれ、半田ボールが適用される次の製造ステージを示す。続いて、可能であれば、キャリアと封入材料は、各個の装置、例えば、図14に示すような半導体パッケージに分離される。
図16Aは、本発明の実施形態による半導体のパッケージ工法を示す。図16Aに示すように、ダミーキャリアは提供され、ダイが単位面積におけるキャリア（次のステージにおいて各個の単位に分離される）に結着される。
また、図16Aを参照して、ピラーがダイに配置されるか、或いはダイボンディングの前に、ピラーを備えたダイが提供される。付加されたダイは、キャリアに結着されたダイにダイボンディングされ、付加されたピラーは、付加されたダイに配置される。図示されるように、三つのダイが積み重ねられるように互いに結着され、そのピラーがダイから垂直（図示された配向）に伸びる。三つ以上又は以下のダイがダイボンディングにより積み重ねられてもよい。ダイが積み重ねられた後、モールドがウエハーの周りに設けられ、封入材料がモールドに充填される。例えば、液体化合物がモールドに充填されて、積み重ねられたダイの周りに充填され、さらにキャリアに流下する。
ダイが積み重ねられた後、モールドがウエハーの周りに設けられ、封入材料がモールドに充填される。例えば、液体化合物がモールドに充填されて、積み重ねられたダイの周りに充填され、さらにダミーウエハーに流下する。
モールドが除去され、（硬化後の）封入材料が押し潰されて封入材料の表面にピラーを露出させる。
半田ペーストは、例えば、半田ペースト印刷工法により、露出したピラーに配置される。図16Aに図示されるように、半田ペーストが配置された後、キャリアが除去される。
図16Bは、単位面積が単一化されて各個の半導体パッケージ単位を分離する次の製造ステージを示す。図16Bには、各個の半導体パッケージ単位は、例えば、「メモリキューブ」と標識されるが、説明される工法は、メモリに制限されていない。
図16Cは、一つ以上の各々の半導体パッケージ単位がキャリア（例えば、RDLを備えた基板）と、半導体パッケージ単位とキャリアの間に付けられたアンダーフィルにフリップチップボンディングされる次の製造ステージを示す。
図16Dは、半導体パッケージ単位とキャリアの表面が封入材料により（例えば、モールド材料により）包まれ、半田ボールが適用される次の製造ステージを示す。続いて、可能であれば、キャリアと封入材料は、各個の装置、例えば、図14に示すような半導体パッケージに分離される。
ここで使用されたように、他に定義がない限り、「実質的に」、「実質的な」、「およそ」と「約」という文言は、説明のために使用され、小さな変形が考えられる。事件又は条件とともに使用される場合、それらの文言は、事件又は条件が適正に発生する例と、事件又は条件が近似値で発生する例を含む。例えば、数値とともに使用される場合、それらの文言は、例えば、±5%より小さいか等しい、±4%より小さいか等しい、±3%より小さいか等しい、±2%より小さいか等しい、±1%より小さいか等しい、±0.5%より小さいか等しい、±0.1%より小さいか等しい、或いは±0.05%より小さいか等しいなどの、その数値の±10%より小さいか等しい変化範囲を含む。「実質的に同一の平面にある」という文言は、同じ平面に、例えば、40μm以内、30μm以内、20μm以内、10μm以内、或いは1μm以内などのマイクロメートルのレベルで離れる二つの表面を言う。
ここで使用されたように、単数の文言は、明確に説明されなければ、複数の指示対象の場合も含む。ある実施形態の説明には、他の部材「に」又は「の上に」設けられた部材は、前者の部材が直接（例えば、物理的接触がある）後者の部材にある例と、一つ以上のセパレータが前者の部材と後者の部材の間に位置する例を含む。
本発明は、その詳しい実施形態によって説明され図示されたが、これらの説明と図示は、制限性のものではない。当業者であれば、添付クレームで定義される本発明の要旨から逸脱しない範囲で、各種の変更を行い、等価品と置き換えてもよいことが理解される。図式は、必ず一定の縮尺で描かれているとは限らない。製造プロセスと許容誤差のため、本発明における説明と実際な装置には区別があってもよい。詳しく図示されない本発明の他の実施形態もある。明細書と図式は、例示したものに限定されるわけではない。修正を行って特定の状態、材料、物質組成、方法、又はプロセスを本発明の目的、要旨と範囲に適合させることができる。このような修正は、ここに添付されたクレームの範囲に含まれる。ここに開示された方法は、特定の順で実行された特定の操作を参照して説明されたが、本発明の教示から逸脱しなければ、これらの操作を組み合わせ、細分し、或いは再び順番つけて等価の方法を形成してもよいことが理解される。したがって、ここで明確に指示しなければ、操作の順番と組み分けは、限定されるものではない。

Claims (19)

  1. 基板と、
    前記基板の上に配置され、開口を区画する第1の隔離層と、
    前記基板の上に配置され、前記開口から露出されるパッドと、
    前記パッドの上に配置される相互接続層と、
    第1部と第2部を含む底面を有し、前記第1部が、前記相互接続層の上に配置され、前記第2部が、前記第1の隔離層の上に配置される、予め形成された導電性ポストと、
    を備える半導体パッケージ。
  2. 前記第1部が、前記相互接続層に接触し、前記第2部が、前記第1の隔離層に接触する、請求項1に記載の半導体パッケージ。
  3. 予め形成された前記導電性ポストの前記底面の前記第1部の面積は、予め形成された前記導電性ポストの前記底面の前記第2部の面積に実質的に等しい又はそれよりも大きい、請求項1に記載の半導体パッケージ。
  4. 前記相互接続層の部分の上面は、予め形成された前記導電性ポストから露出されている、請求項1に記載の半導体パッケージ。
  5. 前記相互接続層の部分は、前記第1の隔離層と接触している、請求項4に記載の半導体パッケージ。
  6. 予め形成された前記導電性ポストを包む第2の隔離層をさらに備える、請求項5に記載の半導体パッケージ。
  7. 前記第2の隔離層は、前記相互接続層の上面と接触する、請求項6に記載の半導体パッケージ。
  8. 前記第2の隔離層は、前記相互接続層によって前記パッドから隔離されている、請求項6に記載の半導体パッケージ。
  9. 前記第2の隔離層は、前記パッドの上に配置され、前記相互接続層を包む、請求項6に記載の半導体パッケージ。
  10. 前記相互接続層は、前記第2の隔離層によって、前記第1の隔離層から隔離されている、請求項9に記載の半導体パッケージ。
  11. 前記パッドは、前記相互接続層によって、前記第1の隔離層から隔離されている、請求項1に記載の半導体パッケージ。
  12. 前記相互接続層は、実質的な矩形形状をなす請求項1に記載の半導体パッケージ。
  13. 前記相互接続層は、実質的な円形形状をなす請求項1に記載の半導体パッケージ。
  14. 基板と、
    前記基板の上に配置され、開口を区画する第1の隔離層と、
    前記基板の上に配置され、前記開口から露出されるパッドと、
    前記パッドの上に配置される相互接続層と、
    前記パッドの上に配置され、前記相互接続層を包む第2の隔離層と、
    前記相互接続層の上と前記第2の隔離層の上に配置される予め形成された導電性ポストと、
    を備える半導体パッケージ。
  15. 予め形成された前記導電性ポストは、第1部と第2部を含む底面を有し、前記第1部が、前記相互接続層の上面に接触し、前記第2部が、前記第1の隔離層の上面に接触する、請求項14に記載の半導体パッケージ。
  16. 予め形成された前記導電性ポストの前記底面の前記第2部は、予め形成された前記導電性ポストの前記底面の前記第1部によって、互いに隔離されている、請求項15に記載の半導体パッケージ。
  17. 前記第2の隔離層は、前記第1の隔離層、及び予め形成された前記導電性ポストを包む請求項14に記載の半導体パッケージ。
  18. 前記相互接続層は、実質的な矩形形状をなす請求項14に記載の半導体パッケージ。
  19. 前記相互接続層は、実質的な円形形状をなす請求項14に記載の半導体パッケージ。
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