TWI567902B - 具定位組之基板組 - Google Patents

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Description

具定位組之基板組
本發明係關於一種基板。詳言之,本發明係關於一種具定位組之基板組。
習知金屬柱設置於基板之周邊,且圍繞基板上之晶片,以做為與其他基板互連(interconnect)之輸入/輸出(I/O)連接點。然而,在二基板間對位連接基板上之金屬柱時,由於金屬柱之直徑寬度小,且金屬柱之頂面是圓形或平面,在對位上相當困難,可能造成連接之偏差,甚至於可能因偏差太大而沒有成功電性連接。
本揭露之一方面係關於一種具定位組之基板組。在一實施例中,該具定位組之基板組包括:一第一基板及一第二基板。該第一基板具有一基板本體、複數個第一連接金屬柱及至少一第一定位部,其中該第一定位部包括一突出結構。該第二基板具有一基板本體、複數個第二連接金屬柱及至少一第二定位部,其中該第二定位部包括一內側壁及一外側壁,該等第二連接金屬柱分別電性連接該等第一連接金屬柱,該至少一第二定位部之內側壁界定至少一容納空間,該至少一第一定位部設置於該至少一容納空間,該至少一第一定位部及至少一第二定位部形成至少一定位組,以定位結合該第一基板及該第二基板。
因此,利用定位組之第一定位部及第二定位部結構,可使該等第一連接金屬柱與該等第二連接金屬柱能直接對位連接,以達到較佳的定位效果,並可改善對位偏差之問題。且因定位組之第一定位部及第二定位部結構,可對於基板組之第一基板及第二基板提供較佳之定位鎖定功能,俾利於後續之製程或封裝步驟。
1‧‧‧具定位組之基板組
10‧‧‧第一基板
11‧‧‧基板本體
12‧‧‧第一連接金屬柱
13‧‧‧第一定位部
14‧‧‧第一定位部
15‧‧‧焊料
16‧‧‧第一介電層
20‧‧‧第二基板
21‧‧‧基板本體
22‧‧‧第二連接金屬柱
23‧‧‧第二定位部
24‧‧‧第二定位部
26‧‧‧第二介電層
27‧‧‧容納空間
28‧‧‧定位組
29‧‧‧容納空間
30‧‧‧第二基板
31、32‧‧‧弧形柱體
36‧‧‧第二介電層
38‧‧‧容納空間
40‧‧‧第二基板
41、42‧‧‧弧形柱體
48‧‧‧容納空間
51‧‧‧第二定位部
60‧‧‧第二定位部
61、62‧‧‧弧形內壁
68‧‧‧容納空間
213、323‧‧‧外側壁
231、232、233、234‧‧‧弧形柱體
235、237‧‧‧內側壁
236、238‧‧‧外側壁
241、242‧‧‧弧形柱體
243、244‧‧‧頂面
311、321‧‧‧頂面
312、322‧‧‧內側壁
411、421‧‧‧頂面
412、422‧‧‧內側壁
413、423‧‧‧導角
511‧‧‧內側壁
611、612‧‧‧導槽
圖1顯示本發明第一基板之一實施例之示意圖;圖2顯示本發明第二基板之一實施例之示意圖;圖3顯示本發明具定位組之基板組於結合前之第一實施例之示意圖;圖4顯示本發明具定位組之基板組於結合前之第一實施例之局部放大示意圖;圖5顯示本發明具定位組之基板組之第一實施例之結合局部放大示意圖;圖6A顯示本發明具定位組之基板組於結合前之第二實施例之示意圖;圖6B顯示本發明具定位組之基板組於結合前之第二實施例之局部放大示意圖;圖7顯示本發明具定位組之基板組之第二實施例之結合局部放大示意圖;圖8顯示本發明具定位組之基板組於結合前之第三實施例之局部放大示意圖;圖9顯示本發明具定位組之基板組於結合前之第四實施例之局部放大示意圖;圖10A顯示本發明第二定位部之另一實施例之上視示意圖;圖10B顯示本發明第二定位部之另一實施例之立體示意圖; 圖11A顯示本發明第二定位部之又一實施例之上視示意圖;及圖11B顯示本發明第二定位部之又一實施例之立體示意圖。
圖1顯示本發明第一基板之一實施例之示意圖。圖2顯示本發明第二基板之一實施例之示意圖。圖3顯示本發明具定位組之基板組之第一實施例於結合前之示意圖。圖4顯示本發明具定位組之基板組之第一實施例於結合前之局部放大示意圖。圖5顯示本發明具定位組之基板組之第一實施例之結合局部放大示意圖。配合參考圖1至圖5,在本實施例中,該具定位組之基板組1包括:一第一基板10及一第二基板20。該第一基板10具有一基板本體11、複數個第一連接金屬柱12及至少一第一定位部13,其中該第一定位部13包括一突出結構。在本實施例中,該第一基板10具有四個第一定位部13,設置於該第一基板10之四個角落。該第一基板10另包括一第一介電層16,圍繞該等第一連接金屬柱12及該至少一第一定位部13之外側壁。
該第二基板20具有一基板本體21、複數個第二連接金屬柱22及至少一第二定位部23。該等第二連接金屬柱22分別電性連接該等第一連接金屬柱12。在一實施例中,係利用焊料15設置於該等第一連接金屬柱12或該等第二連接金屬柱22,以分別電性連接該等第二連接金屬柱22及該等第一連接金屬柱12。該第一基板20另包括一第二介電層26,圍繞該等第二連接金屬柱22及該至少一第一定位部23之外側壁。
在本實施例中,該第二基板20具有四個第二定位部23,設置於該第二基板20之四個角落,其設置位置與四個第一定位部13對應。每一個第二定位部23包括四個弧形柱體231、232、233、234。
該弧形柱體231包括一內側壁235及一外側壁236;該弧形柱體232包括一內側壁237及一外側壁238。該等弧形柱體231、232、233、234之內側壁235、237等界定至少一容納空間27,該至少一第一定位 部13設置於該至少一容納空間,該至少一第一定位部13及至少一第二定位部23形成至少一定位組28,以定位結合該第一基板10及該第二基板20。
在本實施例中,該至少一第一定位部13之突出結構之高度大於該等第一連接金屬柱12之高度,亦即該至少一第一定位部13與該等第一連接金屬柱12之高度差為A1;且該至少一第二定位部23之高度約等於該等第二連接金屬柱之高度,故該至少一第一定位部13之突出結構可順利容置於該至少一第二定位部23之該至少一容納空間27。
本例中,第一基板10及第二基板20本身為非主動元件,即,第一基板10及第二基板20不包含任何主動元件(如主動晶片或主動線路),例如一印刷電路板(Printed Circuit Board)。另一例中,第一基板10及第二基板20可包含主動線路或主動晶片而成為主動元件。
圖6A顯示本發明具定位組之基板組於結合前之第二實施例之示意圖。圖6B顯示本發明具定位組之基板組於結合前之第二實施例之局部放大示意圖。圖7顯示本發明具定位組之基板組之第二實施例之結合局部放大示意圖。配合參考圖6A至圖7,相較於第一實施例,在第二實施例中相同之元件予以相同元件編號。在本實施例中,該至少一第一定位部14之突出結構之高度等於該等第一連接金屬柱12之高度;且該至少一第二定位部24之該等弧形柱體241、242分別包括一頂面243、244,該頂面243、244之高度大於該等第二連接金屬柱22之高度,亦即該頂面243、244與該等第一連接金屬柱22之高度差為A2,故該至少一第一定位部14之突出結構可順利容置於該至少一第二定位部24之該至少一容納空間29。
請再參考圖4,該第一定位部13為一柱型結構。本實施例中,該等第一連接金屬柱12及該等第二連接金屬柱22為相同直徑,另一實施例中,該等第一連接金屬柱12及該等第二連接金屬柱22為不同直徑, 例如第一連接金屬柱之直徑大於第二連接金屬柱之直徑,或第一連接金屬柱之直徑小於第二連接金屬柱之直徑。該等第一連接金屬柱12及該等第二連接金屬柱22之最大直徑為E,該第一定位部13之柱型結構之直徑為C,該容納空間27之直徑為D,其中D減C不大於E的三分之一。亦即,該容納空間27之直徑D須稍微大於該第一定位部13之柱型結構之直徑C,且D與C之差應不大於E的三分之一,以避免造成該等第一連接金屬柱12與該等第二連接金屬柱22連接時偏差太多之問題,使連接時的偏差控制在可容許的範圍內。
形成該等第一定位部13及該等第二定位部23的方法,於本發明一實施例中,先於基板本體11之上形成一種子層(seed layer)後,接著以乾膜用曝光顯影方式定義出圖案後,再以電鍍(plating)方式形成該等第一定位部13及該等第二定位部23,之後移除乾膜及不需要的種子層。
因此,利用定位組之第一定位部及第二定位部結構,可使該等第一連接金屬柱與該等第二連接金屬柱能直接對位連接,以達到較佳的定位效果,並可改善對位偏差之問題。且因定位組之第一定位部及第二定位部結構,可對於基板組之第一基板及第二基板提供較佳之定位鎖定功能,俾利於後續之製程或封裝步驟。
參考圖8,其顯示本發明具定位組之基板組於結合前之第三實施例之局部放大示意圖。相較於第一實施例,在第三實施例中相同之元件予以相同元件編號。該第二基板30之第二定位部之該等弧形柱體31、32分別包括一頂面311、321及一內側壁312、322,其中該等頂面311、321具有不同高度。在本實施例中,該頂面311、321為一內凹面,該內凹面與該內側壁312、322彼此相連,亦即該頂面311、321係由該等外側壁313、323分別朝該等內側壁312、322凹下,該等頂面311的最低點基本上與第二基板的第二連接金屬柱22等高。該第二基 板30另包括一第二介電層36,圍繞該等第二定位部之該等弧形柱體31、32之該等外側壁313、323。該第二介電層36具有不同高度,亦即在該等外側壁313、323之部分該第二介電層36之高度大於靠近該內側壁312、322之部分該第二介電層36之高度。利用該第二介電層36之不同高度,以形成該等頂面311、321具有不同高度,且利用該等頂面311、321具有不同高度或為內凹面,可導引該至少一第一定位部13之突出結構順利地容置於該至少一第二定位部之該至少一容納空間38。
參考圖9,其顯示本發明具定位組之基板組於結合前之第四實施例之局部放大示意圖。相較於第一實施例,在第四實施例中相同之元件予以相同元件編號。該第二基板40之第二定位部之該等弧形柱體41、42分別包括一頂面411、421及一內側壁412、422,其中該頂面411、421與該內壁間412、422具有一導角413、423。利用該等導角413、423,可導引該至少一第一定位部13之突出結構順利地容置於該至少一第二定位部之該至少一容納空間48。
圖10A顯示本發明第二定位部之另一實施例之上視示意圖。圖10B顯示本發明第二定位部之另一實施例之立體示意圖。配合參考圖10A及10B,該第二定位部51為環柱狀,且該內側壁511為圓柱形,界定一圓柱形容納空間,以容置第一定位部。圖11A顯示本發明第二定位部之又一實施例之上視示意圖。圖11B顯示本發明第二定位部之又一實施例之立體示意圖。配合參考圖11A及11B,第二定位部60之該等弧形內壁61、62分別具有複數個導槽611、612,以使該至少一第一定位部之突出結構順利地容置於該第二定位部60之該容納空間68。
惟上述實施例僅為說明本發明之原理及其功效,而非用以限制本發明。因此,習於此技術之人士對上述實施例進行修改及變化仍不脫本發明之精神。本發明之權利範圍應如後述之申請專利範圍所列。
1‧‧‧具定位組之基板組
10‧‧‧第一基板
11‧‧‧基板本體
12‧‧‧第一連接金屬柱
13‧‧‧第一定位部
15‧‧‧焊料
16‧‧‧第一介電層
20‧‧‧第二基板
21‧‧‧基板本體
22‧‧‧第二連接金屬柱
23‧‧‧第二定位部
231、232、233、234‧‧‧弧形柱體
235、237‧‧‧內側壁
236、238‧‧‧外側壁
26‧‧‧第二介電層
27‧‧‧容納空間
28‧‧‧定位組

Claims (11)

  1. 一種具定位組之基板組,包括:一第一基板,具有一基板本體、複數個第一連接金屬柱及至少一第一定位部,其中該第一定位部包括一突出結構;及一第二基板,具有一基板本體、複數個第二連接金屬柱及至少一第二定位部,其中該第二定位部包括一內側壁及一外側壁,該等第二連接金屬柱分別電性連接該等第一連接金屬柱,該至少一第二定位部之內側壁界定至少一容納空間,該至少一第一定位部設置於該至少一容納空間,該至少一第一定位部及至少一第二定位部形成至少一定位組,以定位結合該第一基板及該第二基板,其中該第二基板另包括一介電層,圍繞該等第二定位部之該外側壁。
  2. 如請求項1之具定位組之基板組,其中該至少一第一定位部之突出結構之高度大於該等第一連接金屬柱之高度。
  3. 如請求項1之具定位組之基板組,其中該至少一第二定位部包括一頂面,該頂面之高度大於該等第二連接金屬柱之高度。
  4. 如請求項1之具定位組之基板組,其中每一個第二定位部具有複數個弧形柱體,每一個弧形柱體具有一弧形內壁,該等弧形內壁界定一圓形容納空間,以容置該第一定位部。
  5. 如請求項1之具定位組之基板組,其中該至少一第二定位部包括一頂面,該頂面具有不同高 度。
  6. 如請求項5之具定位組之基板組,其中該頂面為一內凹面,該內凹面與該內側壁彼此相連。
  7. 如請求項1之具定位組之基板組,其中該至少一第二定位部為環柱狀,且該內側壁為圓柱形,界定一圓柱形容納空間,以容置該第一定位部。
  8. 如請求項1之具定位組之基板組,其中該介電層具有不同高度。
  9. 如請求項1之具定位組之基板組,其中該至少一第二定位部包括一頂面,該頂面與該內壁間具有一導角。
  10. 如請求項1之具定位組之基板組,其中該第一定位部為一柱型結構。
  11. 如請求項10之具定位組之基板組,其中該等第一連接金屬柱及該等第二連接金屬柱之最大直徑為E,該第一定位部之柱型結構之直徑為C,該容納空間之直徑為D,其中D減C不大於E的三分之一。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10049893B2 (en) 2016-05-11 2018-08-14 Advanced Semiconductor Engineering, Inc. Semiconductor device with a conductive post

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW484172B (en) * 2001-02-15 2002-04-21 Au Optronics Corp Metal bump
TW200411863A (en) * 2002-12-30 2004-07-01 Advanced Semiconductor Eng Flip-chip package
US20070103182A1 (en) * 2005-08-29 2007-05-10 Kyocera Corporation Circuit Board, Electronic Device Including a Circuit Board, and Method of Manufacturing a Circuit Board
US20070273049A1 (en) * 2006-05-12 2007-11-29 Broadcom Corporation Interconnect structure and formation for package stacking of molded plastic area array package
US20110248399A1 (en) * 2005-03-25 2011-10-13 Stats Chippac, Ltd. Semiconductor Device and Method of Forming High Routing Density Interconnect Sites on Substrate
CN102332435A (zh) * 2010-07-13 2012-01-25 台湾积体电路制造股份有限公司 电子元件及其制作方法
TWI381466B (zh) * 2009-07-03 2013-01-01 Powertech Technology Inc 非陣列凸塊之覆晶接合方法
US20130062764A1 (en) * 2011-09-14 2013-03-14 Stmicroelectronics Pte Ltd. Semiconductor package with improved pillar bump process and structure
US20130093079A1 (en) * 2011-10-18 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Connector Structures of Integrated Circuits
US20130099371A1 (en) * 2011-10-21 2013-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having solder jointed region with controlled ag content

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW484172B (en) * 2001-02-15 2002-04-21 Au Optronics Corp Metal bump
TW200411863A (en) * 2002-12-30 2004-07-01 Advanced Semiconductor Eng Flip-chip package
US20110248399A1 (en) * 2005-03-25 2011-10-13 Stats Chippac, Ltd. Semiconductor Device and Method of Forming High Routing Density Interconnect Sites on Substrate
US20070103182A1 (en) * 2005-08-29 2007-05-10 Kyocera Corporation Circuit Board, Electronic Device Including a Circuit Board, and Method of Manufacturing a Circuit Board
US20070273049A1 (en) * 2006-05-12 2007-11-29 Broadcom Corporation Interconnect structure and formation for package stacking of molded plastic area array package
TWI381466B (zh) * 2009-07-03 2013-01-01 Powertech Technology Inc 非陣列凸塊之覆晶接合方法
CN102332435A (zh) * 2010-07-13 2012-01-25 台湾积体电路制造股份有限公司 电子元件及其制作方法
US20130062764A1 (en) * 2011-09-14 2013-03-14 Stmicroelectronics Pte Ltd. Semiconductor package with improved pillar bump process and structure
US20130093079A1 (en) * 2011-10-18 2013-04-18 Taiwan Semiconductor Manufacturing Company, Ltd. Connector Structures of Integrated Circuits
US20130099371A1 (en) * 2011-10-21 2013-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package having solder jointed region with controlled ag content

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