JP2015213134A - 半導体基板、半導体装置、半導体基板の製造方法、及び、半導体装置の製造方法 - Google Patents

半導体基板、半導体装置、半導体基板の製造方法、及び、半導体装置の製造方法 Download PDF

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Abstract

【課題】半導体装置の品質を向上させる。
【解決手段】複数の半導体装置がスクライブ領域を介して並ぶように半導体基板に形成されるとともに、スクライブ領域に配線が形成される。そして、スクライブ領域の配線の少なくとも一部が露出され、配線の露出した部分を所定の薬液に曝すことにより、スクライブ領域の配線に含まれるメタルが除去される。本発明は、例えば、イメージセンサ等の半導体チップに適用できる。
【選択図】図５

Description

本技術は、半導体基板、半導体装置、半導体基板の製造方法、及び、半導体装置の製造方法に関し、特に、品質を向上させるようにした半導体基板、半導体装置、半導体基板の製造方法、及び、半導体装置の製造方法に関する。
従来、半導体基板（半導体ウエハ）を半導体装置（半導体チップ）に個片化する場合、一般的にブレードダイシングが用いられるが、半導体基板中にLow-k膜（低誘電率層間絶縁膜）が含まれる場合、レーザダイシングが用いられることも多い。
一方、レーザダイシングの一手法であるアブレーション加工を用いた場合、加工部分に含まれる金属膜の溶融屑であるデブリが発生することがある（例えば、特許文献１参照）。このデブリは、ボンディング不良やリーク電流の増加等の不具合の要因になる（例えば、特許文献２参照）。
特開２０１３−２７８８７号公報 特開２０１３−６２３８２号公報
ところで、Low-k膜を用いた半導体基板では、層内に配線ができるだけ偏りなく均一に分布するように、スクライブ領域にもダミーの配線が形成される。これにより、CMP（Chemical Mechanical Polishing）による各配線層の平坦性を上げることができる。しかし、この場合、レーザダイシングにより半導体基板のダイシングを行うと、デブリが発生し、不具合が発生するおそれがある。
本技術はこのような状況に鑑みてなされたものであり、半導体装置の品質を向上させるようにするものである。
本技術の第１の側面の半導体基板は、複数の半導体装置がスクライブ領域を介して並ぶように形成され、前記スクライブ領域における第１の配線に含まれるメタルが除去されている。
前記第１の配線と接続され、前記半導体装置の周囲の少なくとも一部を囲むように前記半導体装置内に第２の配線を形成し、前記第２の配線に含まれるメタルを除去するようにすることができる。
前記半導体装置の前記第２の配線より内側において、前記半導体装置の周囲の少なくとも一部を囲むようにガードリングを形成するようにすることができる。
前記半導体基板を、少なくとも２つの半導体基板を接合したものとし、前記第１の配線には、前記２つの半導体基板の表面にそれぞれ露出する配線を接合した配線を含めるようにすることができる。
前記第１の配線を、複数の層の配線及び前記複数の層の配線を互いに接続するビアにより構成するようにすることができる。
前記第１の配線を、前記スクライブ領域と前記半導体装置の境界に沿って、所定の間隔で並ぶ複数の配線により構成するようにすることができる。
本技術の第２の側面の半導体装置は、スクライブ領域における第１の配線に含まれるメタルが除去されている半導体基板を前記スクライブ領域に沿って切断することにより個片化される。
第２の配線の、前記半導体装置の周囲の少なくとも一部を囲むように形成し、前記第２の配線に含まれるメタルを除去するようにすることができる。
前記第２の配線より内側において、前記半導体装置の周囲の少なくとも一部を囲むようにガードリングを形成するようにすることができる。
前記半導体基板を、少なくとも２つの半導体基板を接合したものとし、前記第２の配線には、前記２つの半導体基板の表面にそれぞれ露出する配線を接合した配線を含めるようにすることができる。
本技術の第３の側面の半導体装置は、周囲の少なくとも一部を囲むように配線が形成され、前記配線に含まれるメタルが除去されている。
本技術の第４の側面の半導体基板の製造方法は、複数の半導体装置をスクライブ領域を介して並ぶように形成するとともに、前記スクライブ領域に第１の配線を形成する形成ステップと、前記第１の配線の少なくとも一部を露出させる露出ステップと、前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線に含まれるメタルを除去する除去ステップとを含む。
前記形成ステップにおいて、前記第１の配線と接続され、前記半導体装置の周囲の少なくとも一部を囲むように前記半導体装置内に第２の配線を形成し、前記除去ステップにおいて、前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線及び前記第２の配線に含まれるメタルを除去するようにすることができる。
前記形成ステップにおいて、前記半導体装置の前記第２の配線より内側において、前記半導体装置の周囲の少なくとも一部を囲むようにガードリングを形成するようにすることができる。
前記形成ステップにおいて、少なくとも２つの半導体基板を接合し、前記２つの半導体基板の表面にそれぞれ露出する配線を接合することにより、前記第１の配線の少なくと一部を形成するようにすることができる。
前記形成ステップにおいて、前記スクライブ領域において複数の層の配線をビアにより互いに接続することにより前記第１の配線を形成するようにすることができる。
本技術の第５の側面の半導体基板の製造方法は、複数の半導体装置をスクライブ領域を介して並ぶように半導体基板に形成するとともに、前記スクライブ領域に第１の配線を形成する形成ステップと、前記第１の配線の少なくとも一部を露出させる露出ステップと、前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線に含まれるメタルを除去する除去ステップと、前記半導体基板を前記スクライブ領域に沿って切断することにより、各前記半導体装置を個片化する切断ステップとを含む。
前記形成ステップにおいて、前記第１の配線と接続され、前記半導体装置の周囲の少なくとも一部を囲むように前記半導体装置内に第２の配線を形成し、前記除去ステップにおいて、前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線及び前記第２の配線に含まれるメタルを除去するようにすることができる。
前記形成ステップにおいて、前記半導体装置の前記第２の配線より内側において、前記半導体装置の周囲の少なくとも一部を囲むようにガードリングを形成するようにすることができる。
前記形成ステップにおいて、少なくとも２つの半導体基板を接合し、前記２つの半導体基板の表面にそれぞれ露出する配線を接合することにより、前記第２の配線の少なくと一部を形成するようにすることができる。
本技術の第１の側面又は第２の側面においては、スクライブ領域からのデブリの発生が抑制される。
本技術の第３の側面においては、装置内へのクラックの進入が抑制される。
本技術の第４の側面においては、複数の半導体装置がスクライブ領域を介して並ぶように形成されるとともに、前記スクライブ領域に第１の配線が形成され、前記第１の配線の少なくとも一部が露出され、前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線に含まれるメタルが除去される。
本技術の第５の側面においては、複数の半導体装置がスクライブ領域を介して並ぶように半導体基板に形成されるとともに、前記スクライブ領域に第１の配線が形成され、前記第１の配線の少なくとも一部が露出され、前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線に含まれるメタルが除去され、前記半導体基板を前記スクライブ領域に沿って切断することにより、各前記半導体装置が個片化される。
本技術の第１乃至第５の側面によれば、半導体装置の品質を向上させることができる。
本技術の第１の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第１の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第１の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第１の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第１の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第１の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第１の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第１の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第２の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第２の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第２の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第２の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第２の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第２の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第２の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第２の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第３の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第３の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第３の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第３の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第３の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第３の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第３の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第３の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第４の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第４の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第４の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第４の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第４の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第４の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第４の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第４の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第５の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第５の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第６の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。 本技術の第６の実施の形態に係る半導体基板及び半導体チップの製造方法を説明するための図である。
以下、本技術を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態（ダミー配線領域内のメタルを端部から溶解するようにした例）
３．第３の実施の形態（半導体チップにエアギャップ構造を形成するようにした例）
４．第４の実施の形態（半導体基板を積層するようにした例）
５．第５の実施の形態（半導体基板を積層した場合に、ダミー配線領域内のメタルを端部から溶解するようにした例）
６．第６の実施の形態（半導体基板を積層した場合に、半導体チップにエアギャップ構造を形成するようにした例）
７．変形例
＜１．第１の実施の形態＞
まず、図１乃至図８を参照して、本技術の第１の実施の形態に係る半導体チップ（半導体装置）の製造工程について説明する。
まず、通常の製造工程により、半導体ウエハ（例えば、シリコンウエハ）上に、各半導体チップに搭載される所定の回路パターンが形成された半導体基板１が製造される。これにより、半導体基板１上に、複数の半導体チップがスクライブ領域を介して並ぶように形成される。
図１は、回路パターン形成後の半導体基板１のスクライブ領域Ｓ１とチップ領域Ｃ１の境界付近の断面を模式的に示している。図２は、回路パターン形成後の半導体基板１のスクライブ領域Ｓ１とチップ領域Ｃ１の境界付近の最も上の配線層のレイアウトを模式的に示している。
この例において、半導体基板１は、大きく層Ｌ１乃至Ｌ４に分かれている。
層Ｌ１は、例えばシリコン等からなる基板により構成され、基板内にトランジスタやフォトダイオード等の半導体素子（不図示）等が形成される。
層Ｌ２には、層Ｌ１に形成されている半導体素子と、層Ｌ３に形成されている配線とを電気的に接続するコンタクト（図内の斜線部）が主に形成される。
層Ｌ３には、複数の配線層、及び、配線層間を電気的に接続するためのビアが主に形成される。なお、図１及び図２内の黒塗りの部分は、各配線層の配線及びビアを示している。この例では、層Ｌ３において、４層の配線層が形成されている例が示されているが、配線層の層数は、１以上の任意の数に設定することが可能である。配線及びビアは、例えばCu（銅）により形成され、Cuの周囲には、例えばTa（タンタル）、TaN（窒化タンタル）等からなるバリアメタルが形成される。
また、半導体基板１では、各配線層において、配線ができるだけ偏りなく均一に分布するように、スクライブ領域Ｓ１にも、実際には使用されない配線（以下、ダミー配線とも称する）が形成される。具体的には、図２に示されるように、ダミー配線領域１２−１乃至１２−ｎ（図２ではダミー配線領域１２−１乃至１２−３のみ図示）が、スクライブ領域Ｓ１とチップ領域Ｃ１の境界に沿って、スクライブ領域Ｓ１内にほぼ等間隔に配置されている。ダミー配線領域１２−１乃至１２−ｎ内には、それぞれ、上から見てほぼ同じ矩形のダミー配線が４層に重ねられている。また、ダミー配線領域１２−１乃至１２−ｎ内の各層のダミー配線間は、ビアにより接続されており、最上層のダミー配線から最下層のダミー配線までが一続きになっている。
このダミー配線領域１２−１乃至１２−ｎを設けることにより、各配線層において配線が偏りなくほぼ均一に分布するようになり、その結果、CMP（Chemical Mechanical Polishing）による各配線層の平坦性が向上する。
なお、以下、ダミー配線領域１２−１乃至１２−ｎを個々に区別する必要がない場合、単にダミー配線領域１２と称する。
層Ｌ４には、外部との接続用のパッド電極１４が形成されている。このパッド電極１４は、例えばAl（アルミニウム）により形成され、Alの周囲には、例えばTi（チタン）、W（タングステン）等からなるバリアメタルが形成される。
また、層Ｌ２乃至Ｌ４には、各層を絶縁するための層間絶縁膜１１が形成されている。層間絶縁膜１１は、例えば、SiO2（二酸化ケイ素）、SiN（シリコンナイトライド）、SiOCH、SiCN等により形成される。
さらに、図２に示されるように、チップ領域Ｃ１内のスクライブ領域Ｓ１との境界付近において、ガードリング１３が、当該境界に沿ってライン状に形成されている。ガードリング１３を構成するダミー配線は、ビアにより最上層から最下層まで一続きに接続されており、さらに、最下層のダミー配線は、コンタクトにより基板に接続されている。これらの各配線層のダミー配線、ビア、及び、コンタクトにより、ガードリング１３は、チップ領域Ｃ１の四方を囲む壁を形成する。そして、ガードリング１３は、半導体チップの表面や側面に発生したクラックがチップ内に進行するのを防いだり、水等の液体がチップ内に浸入するのを防いだりする。
なお、Cu配線層の形成方法には、例えば、"D. Edelstein et al., Full Copper Wiring in a Sub-0.25 um CMOS ULSI Technology, Technical Digest of 1997 IEDM, p. 773-776, 1997"等に記載されている技術を用いることが可能である。
次に、図３に示されるように、半導体基板１の層間絶縁膜１１上にフォトレジスト３１が塗布され、一般的なリソグラフィ技術により、フォトレジスト３１のパターニングが行われる。これにより、フォトレジスト３１に開口部３１Ａが形成される。なお、開口部３１Ａの数や形状は任意に設定することが可能であるが、上から見て全てのダミー配線領域１２の最上層のダミー配線の表面の少なくとも一部が開口部３１Ａと重なるように、開口部３１Ａが形成される。
なお、例えば、フォトレジスト３１の膜厚は、0.05〜5umの範囲内に設定され、露光光源には、ArF、KrF、ｉ線等が用いられる。
次に、図４に示されるように、一般的なドライエッチング技術を用いて、スクライブ領域Ｓ１の層間絶縁膜１１の一部が除去され、開口部１Ａが形成される。これにより、各ダミー配線領域１２の最上層のダミー配線の表面の一部又は全部が露出する。
次に、ウエットエッチング処理により、各ダミー配線領域１２内のメタル（Cu及びバリアメタル）が除去される。具体的には、半導体基板１の表面が、所定の薬液（例えば、硫酸及び硫酸化水）に曝される。これにより、各ダミー配線領域１２の開口部１Ａにより露出した部分が薬液に曝される。そして、各ダミー配線領域１２内の各層のダミー配線は、ビアを介して一続きになっているため、図５に示されるように、各ダミー配線領域１２内のダミー配線及びビアに含まれるメタルが溶解し、除去される。なお、薬液の濃度は任意であり、半導体基板１の薬液への曝露は、各ダミー配線領域１２内のメタルが全て溶解するまで行われる。
次に、図６に示されるように、半導体基板１の層間絶縁膜１１上にフォトレジスト３２が塗布され、一般的なリソグラフィ技術により、フォトレジスト３２のパターニングが行われる。これにより、上から見てパッド電極１４の表面の一部又は全部に重なるように、フォトレジスト３２に開口部３２Ａが形成される。
次に、図７に示されるように、一般的なドライエッチング技術を用いて、チップ領域Ｃ１の層間絶縁膜１１の一部が除去され、開口部１Ｂが形成される。これにより、パッド電極１４の表面の一部又は全部が露出する。
次に、半導体基板１のダイシング処理が行われる。例えば、レーザアブレーション加工により、図８に示されるように、まずスクライブ領域Ｓ１の層間絶縁膜１１が除去される。このとき、スクライブ領域Ｓ１の各ダミー配線領域１２内のメタルが全て除去されているので、デブリの発生が抑制される。その後、例えば、ブレードダイシング加工により、スクライブ領域Ｓ１に沿って基板が切断され、半導体チップが個片化される。なお、図８のチップ領域Ｃ１には、半導体チップの一部が示されている。
このように、半導体基板１においては、スクライブ領域Ｓ１にダミー配線を配置することにより各配線層の平坦性を上げつつ、ダイシング処理時のデブリの発生が抑制される。その結果、半導体基板１を個片化することにより得られる半導体チップの品質が向上する。例えば、プロービング不良、ボンディング不良、リーク電流の増加等の不具合の発生を抑制又は低減することができる。
また、デブリの発生が抑制されるので、ダイシング処理、及び、ダイシング処理後の洗浄プロセスに要する時間を短縮することができる。
＜２．第２の実施の形態＞
次に、図９乃至図１６を参照して、本技術の第２の実施の形態に係る半導体チップ（半導体装置）の製造工程について説明する。なお、図９乃至図１６において、図１乃至図８と対応する部分には同じ符号を付してある。
まず、通常の製造工程により、半導体ウエハ（例えば、シリコンウエハ）上に、各半導体チップに搭載される所定の回路パターンが形成された半導体基板１０１が製造される。これにより、半導体基板１０１上に、複数の半導体チップがスクライブ領域を介して並ぶように形成される。
図９は、回路パターン形成後の半導体基板１０１のスクライブ領域Ｓ１１とチップ領域Ｃ１１の境界付近の断面を模式的に示している。図１０は、回路パターン形成後の半導体基板１０１のスクライブ領域Ｓ１１とチップ領域Ｃ１１の境界付近の最も上の配線層のレイアウトを模式的に示している。
半導体基板１０１は、図１及び図２に示される半導体基板１とほぼ同様の構成を有しているが、スクライブ領域Ｓ１１が、半導体基板１のスクライブ領域Ｓ１と比べて広く取られている。
次に、図１１に示されるように、図３を参照して上述した方法と同様の方法により、半導体基板１０１の層間絶縁膜１１の上にフォトレジスト１３１が塗布され、フォトレジスト１３１のパターニングが行われる。これにより、フォトレジスト１３１に開口部１３１Ａが形成される。なお、開口部１３１Ａの数や形状は任意に設定することが可能であるが、上から見て全てのダミー配線領域１２の最上層のダミー配線の表面のチップ領域Ｃ１１と反対側の端部が開口部１３１Ａと重なるように、開口部１３１Ａが形成される。
次に、図１２に示されるように、図４を参照して上述した方法と同様の方法により、スクライブ領域Ｓ１１の層間絶縁膜１１の一部が除去され、開口部１０１Ａが形成される。これにより、各ダミー配線領域１２の各配線層のダミー配線のチップ領域Ｃ１１と反対側の端部が露出する。
次に、図１３に示されるように、ウエットエッチング処理により、各ダミー配線領域１２内のメタル（Cu及びバリアメタル）が除去される。具体的には、半導体基板１０１の表面が、所定の薬液（例えば、硫酸及び硫酸化水）に曝される。これにより、各ダミー配線領域１２の開口部１０１Ａにより露出した部分が薬液に曝される。そして、図１３に示されるように、各ダミー配線領域１２内のダミー配線及びビアに含まれるメタルが溶解し、除去される。
次に、図１４に示されるように、図６を参照して上述した方法と同様の方法により、半導体基板１０１の層間絶縁膜１１の上にフォトレジスト１３２が塗布され、フォトレジスト１３２のパターニングが行われる。これにより、上から見てパッド電極１４の表面の一部又は全部に重なるように、フォトレジスト１３２に開口部１３２Ａが形成される。
次に、図１５に示されるように、図７を参照して上述した方法と同様の方法により、チップ領域Ｃ１の層間絶縁膜１１の一部が除去され、開口部１０１Ｂが形成される。これにより、パッド電極１４の表面の一部又は全部が露出する。
次に、図１６に示されるように、図８を参照して上述した方法と同様の方法により、半導体基板１０１のダイシング処理が行われ、半導体基板１０１に形成されている各半導体チップが個片化される。このとき、各ダミー配線領域１２内のメタルが全て除去されているため、デブリの発生が抑制される。
従って、第２の実施の形態においても、第１の実施の形態と同様に、半導体チップの品質を向上させたり、ダイシング処理、及び、ダイシング処理後の洗浄プロセスに要する時間を短縮したりすることができる。
なお、この第２の実施の形態においては、各ダミー配線領域１２内の各配線層のダミー配線の端部が露出され、その露出された部分から薬液が曝され、各層のダミー配線内のダミー配線及びビアに含まれるメタルが除去される。従って、必ずしも各ダミー配線領域１２内の各層のダミー配線をビアで接続しなくても、各層のダミー配線に含まれるメタルを全て除去することが可能である。
＜３．第３の実施の形態＞
次に、図１７乃至図２４を参照して、本技術の第３の実施の形態に係る半導体チップ（半導体装置）の製造工程について説明する。なお、図１７乃至図２４において、図１乃至図８と対応する部分には同じ符号を付してある。
まず、通常の製造工程により、半導体ウエハ（例えば、シリコンウエハ）上に、各半導体チップに搭載される所定の回路パターンが形成された半導体基板２０１が製造される。これにより、半導体基板２０１上に、複数の半導体チップがスクライブ領域を介して並ぶように形成される。
図１７は、回路パターン形成後の半導体基板２０１のスクライブ領域Ｓ２１とチップ領域Ｃ２１の境界付近の断面を模式的に示している。図１８は、回路パターン形成後の半導体基板２０１のスクライブ領域Ｓ２１とチップ領域Ｃ２１の境界付近の最も上の配線層のレイアウトを模式的に示している。
この例において、半導体基板２０１は、大きく層Ｌ２１乃至Ｌ２４に分かれる。なお、層Ｌ２１乃至Ｌ２４は、図１の半導体基板１の層Ｌ１乃至Ｌ４と同様の層である。
半導体基板２０１は、半導体基板１と比較して、ダミー配線領域１２−１乃至１２−ｎ及びガードリング１３の代わりに、ダミー配線領域２１２が形成されている点が大きく異なる。
ダミー配線領域２１２は、スクライブ領域Ｓ２１とチップ領域Ｃ２１の境界付近に、両方の領域にまたがるように形成される。ダミー配線領域２１２は、主にスクライブ領域Ｓ２１内に配置されているダミー配線領域２１２ａ−１乃至２１２ａ−ｎと、チップ領域Ｃ２１内に配置されているダミー配線領域２１２ｂに分かれる。
図１８に示されるように、ダミー配線領域２１２ａ−１乃至２１２ａ−ｎ（図１８では、ダミー配線領域２１２ａ−１乃至２１２ａ−３のみを図示）は、それぞれスクライブ領域Ｓ２１とチップ領域Ｃ２１の境界に沿ってほぼ等間隔に配置されている。ダミー配線領域２１２ａ−１乃至２１２ａ−ｎ内には、それぞれ、上から見てほぼ同じ矩形のダミー配線が４層に重ねられている。ダミー配線領域２１２ａ−１乃至２１２ａ−ｎ内の各層のダミー配線は、それぞれスクライブ領域Ｓ２１とチップ領域Ｃ２１の境界に対して垂直に延びており、チップ領域Ｃ２１内においてダミー配線領域２１２ｂ内の各層のダミー配線と接続されている。また、ダミー配線領域２１２ａ−１乃至２１２ａ−ｎ内の各層のダミー配線間は、ビアにより接続されており、最上層のダミー配線から最下層のダミー配線まで一続きになっている。
なお、以下、ダミー配線領域２１２ａ−１乃至２１２ａ−ｎを個々に区別する必要がない場合、単にダミー配線領域２１２ａと称する。
一方、ダミー配線領域２１２ｂは、チップ領域Ｃ２１内において、スクライブ領域Ｓ２１とチップ領域Ｃ２１の境界に沿ってライン状に延びており、チップ領域Ｃ２１の四方を囲むように配置されている。
ダミー配線領域２１２ｂ内には、スクライブ領域Ｓ２１とチップ領域Ｃ２１の境界に沿ってライン状に延び、チップ領域Ｃ２１の四方を囲むダミー配線が、４層に重ねられている。上述したように、ダミー配線領域２１２ｂ内の各層のダミー配線は、各ダミー配線領域２１２ａ内の各層のダミー配線と接続されている。また、ダミー配線領域２１２ｂ内の各層のダミー配線間は、ビアにより接続されており、最上層のダミー配線から最下層のダミー配線までが一続きになっている。
このダミー配線領域２１２を設けることにより、各配線層において配線が偏りなくほぼ均一に分布するようになり、その結果、CMP（Chemical Mechanical Polishing）による各配線層の平坦性が向上する。
次に、図１９に示されるように、図３を参照して上述した方法と同様の方法により、半導体基板２０１の層間絶縁膜２１１の上にフォトレジスト２３１が塗布され、フォトレジスト２３１のパターニングが行われる。これにより、フォトレジスト１３１に開口部１３１Ａが形成される。なお、開口部２３１Ａの数や形状は任意に設定することが可能であるが、上から見て全てのダミー配線領域２１２ａの最上層のダミー配線の表面の一部が開口部２３１Ａと重なるように、開口部２３１Ａが形成される。
次に、図２０に示されるように、図４を参照して上述した方法と同様の方法により、スクライブ領域Ｓ２１の層間絶縁膜２１１の一部が除去され、開口部２０１Ａが形成される。これにより、各ダミー配線領域２１２ａの最上層のダミー配線の表面の一部が露出する。
次に、ウエットエッチング処理により、ダミー配線領域２１２内のメタルが除去される。具体的には、半導体基板２０１の表面が、所定の薬液（例えば、硫酸及び硫酸化水）に曝される。これにより、各ダミー配線領域２１２ａの開口部２０１Ａにより露出した部分が薬液に曝される。そして、各ダミー配線領域２１２ａ内の各層のダミー配線はビアを介して一続きになっているため、図２１に示されるように、各ダミー配線領域２１２ａ内のダミー配線及びビアに含まれるメタルが溶解し、除去される。
また、各ダミー配線領域２１２ａ内の各層のダミー配線は、ダミー配線領域２１２ｂ内の各層のダミー配線と一続きになっており、ダミー配線領域２１２ｂ内の各層のダミー配線はビアを介して一続きになっている。従って、ダミー配線領域２１２ｂ内のメタルも全て溶解し、除去される。
なお、薬液の濃度は任意であり、半導体基板２０１の薬液への曝露は、ダミー配線領域２１２内のメタルが全て溶解するまで行われる。
次に、図２２に示されるように、図６を参照して上述した方法と同様の方法により、半導体基板２０１の層間絶縁膜２１１の上にフォトレジスト２３２が塗布され、フォトレジスト２３２のパターニングが行われる。これにより、上から見てパッド電極１４の表面の一部又は全部に重なるように、フォトレジスト２３２に開口部２３２Ａが形成される。
次に、図２３に示されるように、図７を参照して上述した方法と同様の方法により、チップ領域Ｃ２１の層間絶縁膜２１１の一部が除去され、開口部２０１Ｂが形成される。これにより、パッド電極１４の表面の一部又は全部が露出する。
次に、図２４に示されるように、図８を参照して上述した方法と同様の方法により、半導体基板２０１のダイシング処理が行われ、半導体基板２０１に形成されている各半導体チップが個片化される。このとき、ダミー配線領域２１２内のメタルが全て除去されているため、デブリの発生が抑制される。
従って、第３の実施の形態においても、上述した他の実施の形態と同様に、半導体チップの品質を向上させたり、ダイシング処理、及び、ダイシング処理後の洗浄プロセスに要する時間を短縮したりすることができる。
また、ダミー配線領域２１２ｂは、メタルが全て除去され空洞化された状態で各半導体チップに残され、エアギャップ構造を形成する。このエアギャップ構造は、例えばダイシング処理時等に発生するクラックが、チップ内部まで進行するのを防ぐ、いわゆるクラックストップとして機能し、半導体チップの品質を向上させる。
なお、チップ領域Ｃ２１において、ダミー配線領域２１２ｂの内側に、半導体基板１や半導体基板１０１と同様に、チップ領域Ｃ２１の四方を加工むようにガードリングを設けるようにしてもよい。
また、半導体基板２０１においても、半導体基板１０１と同様に、ダミー配線領域２１２ａの端部からメタルを溶解するようにしてもよい。
＜４．第４の実施の形態＞
次に、図２５乃至図３２を参照して、本技術の第４の実施の形態に係る半導体チップ（半導体装置）の製造工程について説明する。なお、この第４の実施の形態では、２つの半導体基板を接合することにより、１つの半導体基板が製造される。
まず、通常の製造工程により、半導体ウエハ（例えば、シリコンウエハ）上に所定の回路パターンが形成された２つの半導体基板３０１ａ及び３０１ｂが製造される。
図２５は、回路パターン形成後の半導体基板３０１ａのスクライブ領域Ｓ３１ａとチップ領域Ｃ３１ａの境界付近の断面を模式的に示している。図２６は、回路パターン形成後の半導体基板３０１ｂのスクライブ領域Ｓ３１ａとチップ領域Ｃ３１ａの境界付近の断面を模式的に示している。
図２５の例において、半導体基板３０１ａは、大きく層Ｌ３１ａ乃至Ｌ３３ａに分かれており、図１の半導体基板１から層Ｌ４を除いた構成を有している。また、詳細な図示は省略するが、半導体基板３０１ａには、半導体基板１とほぼ同様の形状のダミー配線領域３１２ａ−１乃至３１２ａ−ｎ（図２５ではダミー配線領域３１２ａ−１のみ図示）が、半導体基板１とほぼ同様の位置に形成されている。また、半導体基板３０１ａには、半導体基板１とほぼ同様の形状のガードリング３１３ａが、半導体基板１とほぼ同様の位置に形成されている。ただし、半導体基板３０１ａにおいては、層Ｌ３３ａの最も上の配線層の配線が表面に露出している。
また、図２６の例において、半導体基板３０１ｂは、大きく層Ｌ３１ｂ乃至Ｌ３３ｂに分かれており、図１の半導体基板１から層Ｌ４を除いた構成を有している。また、詳細な図示は省略するが、半導体基板３０１ｂのスクライブ領域Ｓ３１ｂには、半導体基板３０１ａとほぼ同様の形状のダミー配線領域３１２ｂ−１乃至３１２ｂ−ｎ（図２６ではダミー配線領域３１２ｂ−１のみ図示）が、半導体基板３０１ａのダミー配線領域３１２ａ−１乃至３１２ａ−ｎと対応する位置に形成されている。また、半導体基板３０１ｂのチップ領域Ｃ３１ｂには、半導体基板３０１ａのガードリング３１２ａと対応する位置に、ガードリング３１３ｂが形成されている。なお、半導体基板３０１ｂにおいても、半導体基板３０１ａと同様に、層Ｌ３３ｂの最も上の配線層の配線が表面に露出している。
なお、以下、ダミー配線領域３１２ａ−１乃至３１２ａ−ｎを個々に区別する必要がない場合、単にダミー配線領域３１２ａと称し、ダミー配線領域３１２ｂ−１乃至３１２ｂ−ｎを個々に区別する必要がない場合、単にダミー配線領域３１２ｂと称する。
次に、図２７に示されるように、半導体基板３０１ａの層Ｌ３３ａと半導体基板３０１ｂの層Ｌ３３ｂが対向するように、半導体基板３０１ａと半導体基板３０１ｂが接合される。このとき、半導体基板３０１ａの表面に露出している配線と、半導体基板３０１ｂの表面に露出している配線が接合される。これにより、ダミー配線領域３１２ａ−１乃至３１２ａ−ｎとダミー配線領域３１２ｂ−１乃至３１２ｂ−ｎとがそれぞれ接合され、ダミー配線領域３１２−１乃至３１２−ｎが形成される。また、ガードリング３１３ａとガードリング３１３ｂとが接合され、ガードリング３１３が形成される。
なお、半導体基板３０１ａと半導体基板３０１ｂとの接合方法には、例えば、特開２０１２−２５６７３６号公報に記載された方法等を採用することができる。また、以下、ダミー配線領域３１２−１乃至３１２−ｎを個々に区別する必要がない場合、単にダミー配線領域３１２と称する。さらに、以下、半導体基板３０１ａの層Ｌ３３ａと半導体基板３０１ｂの層Ｌ３３ｂを接合した層を、層Ｌ３３と称する。
次に、図２８に示されるように、半導体基板３０１の層Ｌ３１ｂのシリコン部分が薄肉化される。この工程には、例えば、特開２００７−２３４７２５号公報に記載されている手法を採用することができる。
次に、図２９に示されるように、半導体基板３０１の層Ｌ３１ｂの上に絶縁膜３１４が成膜される。絶縁膜３１４は、例えば、SiO2膜、SiN膜、又は、それらの積層膜からなる。また、絶縁膜３１４の膜厚は、例えば、10〜3000nmの範囲内に設定される。
次に、図３０に示されるように、一般的なリソグラフィ技術とドライエッチング技術を用いて、半導体基板３０１のスクライブ領域Ｓ３１に開口部３０１Ａが形成される。これにより、各ダミー配線領域３１２の最上層のダミー配線の表面の一部又は全部が露出する。
次に、図３１に示されるように、図５を参照して上述した方法と同様に、ウエットエッチング処理により、各ダミー配線領域３１２内のメタルが除去される。
次に、図３２に示されるように、図８を参照して上述した方法と同様の方法により、半導体基板３０１のダイシング処理が行われ、半導体基板３０１に形成されている各半導体チップが個片化される。このとき、各ダミー配線領域３１２内のメタルが全て除去されているため、デブリの発生が抑制される。
従って、第４の実施の形態においても、上述した他の実施の形態と同様に、半導体チップの品質を向上させたり、ダイシング処理、及び、ダイシング処理後の洗浄プロセスに要する時間を短縮したりすることができる。
＜５．第５の実施の形態＞
次に、図３３及び図３４を参照して、本技術の第５の実施の形態に係る半導体チップ（半導体装置）の製造工程について説明する。なお、図３３及び図３４において、図２５乃至図３２と対応する部分には、同じ符号を付してある。
本技術の第５の実施の形態は、本技術の第２の実施の形態と第４の実施の形態を組み合わせたものである。すなわち、第５の実施の形態は、２つの半導体基板４０１ａ及び４０１ｂを接合した半導体基板４０１において、第２の実施の形態のように、ダミー配線領域３１２の端部からダミー配線領域内のメタルを溶解するようにしたものである。
図３３は、上述した図３１と同様に、半導体基板４０１のダミー配線領域３１２内のメタルを除去した後の状態を示している。
半導体基板４０１は、図２７の半導体基板３０１とほぼ同様の構成を有しているが、スクライブ領域Ｓ４１が、半導体基板３０１のスクライブ領域Ｓ３１と比べて広く取られている点が異なる。
そして、半導体基板４０１では、第２の実施の形態の半導体基板１０１と同様の方法により、ダミー配線領域３１２内のメタルが除去される。すなわち、各ダミー配線領域３１２の端部が露出するように、スクライブ領域Ｓ４１の絶縁層間膜３１１が除去され、開口部４０１Ａが形成される。その後、図５を参照して上述した方法と同様に、ウエットエッチング処理により、各ダミー配線領域３１２内のメタルが除去される。
そして、図３４に示されるように、図８を参照して上述した方法と同様の方法により、半導体基板４０１のダイシング処理が行われ、半導体基板４０１に形成されている各半導体チップが個片化される。このとき、各ダミー配線領域４１２内のメタルが全て除去されているため、デブリの発生が抑制される。
従って、第５の実施の形態においても、上述した他の実施の形態と同様に、半導体チップの品質を向上させたり、ダイシング処理、及び、ダイシング処理後の洗浄プロセスに要する時間を短縮したりすることができる。
＜６．第６の実施の形態＞
次に、図３５及び図３６を参照して、本技術の第６の実施の形態に係る半導体チップ（半導体装置）の製造工程について説明する。
本技術の第６の実施の形態は、本技術の第３の実施の形態と第４の実施の形態を組み合わせたものである。すなわち、第６の実施の形態は、２つの半導体基板５０１ａ及び５０１ｂを接合した半導体基板５０１において、第３の実施の形態のように、チップ領域Ｃ５１にもダミー配線領域５１２を広げるようにしたものである。
図３５は、上述した図３１と同様に、半導体基板５０１のダミー配線領域５１２内のメタルを除去した後の状態を示している。
この例において、半導体基板５０１は、大きく層Ｌ５１ａ乃至Ｌ５１ｂに分かれる。なお、層Ｌ５１ａ乃至Ｌ５１ｂは、図２７の半導体基板３０１の層Ｌ３１ａ乃至Ｌ３１ｂと同様の層である。また、半導体基板５１の層Ｌ５１ｂの上に、半導体基板３０１の絶縁膜３１４と同様の絶縁膜５１４が成膜されている。
半導体基板５０１は、図２７の半導体基板３０１と比較して、ダミー配線領域３１２及びガードリング３１３の代わりに、ダミー配線領域５１２及びガードリング５１３が形成されている点が異なる。
ダミー配線領域５１２は、スクライブ領域Ｓ５１とチップ領域Ｃ５１の境界付近に、両方の領域にまたがるように形成される。ダミー配線領域５１２は、主にスクライブ領域Ｓ５１内に配置されているダミー配線領域５１２ａ−１乃至５１２ａ−ｎと、チップ領域Ｃ５１内に配置されているダミー配線領域５１２ｂに分かれる。
詳細な図示は省略するが、ダミー配線領域５１２ａ−１乃至５１２ａ−ｎは、図１８のダミー配線領域２１２ａ−１乃至２１２ａ−ｎと同様に、それぞれスクライブ領域Ｓ５１とチップ領域Ｃ５１の境界に沿ってほぼ等間隔に配置されている。ダミー配線領域５１２ａ−１乃至５１２ａ−ｎ内には、それぞれ、上から見てほぼ同じ矩形のダミー配線が４層に重ねられている。ダミー配線領域５１２ａ−１乃至５１２ａ−ｎ内の各層のダミー配線は、それぞれスクライブ領域Ｓ５１とチップ領域Ｃ５１の境界に対して垂直に延びており、チップ領域Ｃ５１内においてダミー配線領域５１２ｂ内の各層のダミー配線と接続されている。また、ダミー配線領域５１２ａ−１乃至５１２ａ−ｎ内の各層のダミー配線間は、ビアにより接続されており、最上層のダミー配線から最下層のダミー配線まで一続きになっている。
なお、以下、ダミー配線領域５１２ａ−１乃至５１２ａ−ｎを個々に区別する必要がない場合、単にダミー配線領域５１２ａと称する。
一方、詳細な図示は省略するが、ダミー配線領域５１２ｂは、チップ領域Ｃ５１内において、スクライブ領域Ｓ５１とチップ領域Ｃ５１の境界に沿ってライン状に延びており、チップ領域Ｃ５１の四方を囲むように配置されている。
ダミー配線領域５１２ｂ内には、スクライブ領域Ｓ５１とチップ領域Ｃ５１の境界に沿ってライン状に延び、チップ領域Ｃ５１の四方を囲むダミー配線が、４層に重ねられている。上述したように、ダミー配線領域５１２ｂ内の各層のダミー配線は、各ダミー配線領域５１２ａ内の各層のダミー配線と接続されている。また、ダミー配線領域５１２ｂ内の各層のダミー配線間は、ビアにより接続されており、最上層のダミー配線から最下層のダミー配線までが一続きになっている。
そして、半導体基板５０１では、第３の実施の形態の半導体基板２０１と同様の方法により、ダミー配線領域５１２内のメタルが除去される。すなわち、スクライブ領域Ｓ５１の層間絶縁膜５１１の一部が除去され、各ダミー配線領域５１２ａの最上層のダミー配線の表面の一部が露出するように、開口部５０１Ａが形成される。そして、図５を参照して上述した方法と同様の方法により、ウエットエッチング処理により、ダミー配線領域５１２（ダミー配線領域５１２ａ−１乃至５１２ａ−ｎ及びダミー配線領域５１２ｂ）内のメタルが全て除去される。
そして、図３６に示されるように、図８を参照して上述した方法と同様の方法により、半導体基板５０１のダイシング処理が行われ、半導体基板５０１に形成されている各半導体チップが個片化される。このとき、ダミー配線領域５１２内のメタルが全て除去されているため、デブリの発生が抑制される。
従って、第６の実施の形態においても、上述した他の実施の形態と同様に、半導体チップの品質を向上させたり、ダイシング処理、及び、ダイシング処理後の洗浄プロセスに要する時間を短縮したりすることができる。
また、ダミー配線領域５１２ｂは、メタルが全て除去され空洞化された状態で各半導体チップに残され、エアギャップ構造を形成する。このエアギャップ構造は、例えばダイシング処理時等に発生するクラックが、チップ内部まで進行するのを防ぐ、いわゆるクラックストップとして機能し、半導体チップの品質を向上させる。
さらに、チップ領域Ｃ５１において、ダミー配線領域２１２ｂの内側に、チップ領域Ｃ５１の四方を囲むようにガードリング５１３が設けられているため、クラックの進行を二重に防止することができる。また、ガードリング５１３により、水などの液体のチップ内への浸入を防止することができる。
なお、半導体基板５０１において、第３の実施の形態の半導体基板２０１と同様に、ガードリング５１３を設けないようにすることも可能である。
また、半導体基板５０１においても、半導体基板５０１と同様に、ダミー配線領域５１２ａの端部からメタルを溶解するようにしてもよい。
＜７．変形例＞
以下、上述した本技術の実施の形態の変形例について説明する。
以上に示したダミー配線領域の配線層の層数は、その一例であり、１以上の任意の数に設定することが可能である。また、ダミー配線領域の形状や位置も、その一例であり、CMPによる配線層の平坦性を担保できる範囲で、任意に変更することが可能である。
また、半導体基板の配線の材質や、配線に含まれるメタルを溶解するための薬液の種類も、上述した例以外のものに変更することが可能である。
さらに、半導体チップに設けられるガードリングや、ダミー配線領域内のメタルを除去した後のエアギャップ構造は、必ずしもチップの周囲全体を囲むように設ける必要はなく、チップの周囲の一部のみを囲むようにしてもよい。
また、本技術は、半導体基板を３層以上積層する場合にも適用することができる。
さらに、第４乃至第６の実施の形態において、第１乃至第３の実施の形態と同様に、パッド電極を設けるようにしてもよい。
さらに、本技術は、スクライブ領域に配線が形成されるあらゆる半導体基板、及び、その半導体基板から製造されるＩＣ、ＬＳＩ、イメージセンサ等の半導体チップ（半導体装置）に適用することが可能である。
また、上述した半導体チップの製造工程は、必ずしも同じ企業や場所等で行う必要はない。例えば、ダミー配線領域内のメタルを除去した状態の半導体基板を製品として出荷し、他の企業で半導体基板を切断し、半導体チップを製造するようにしてもよい。
なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
また、例えば、本技術は以下のような構成も取ることができる。
（１）
複数の半導体装置がスクライブ領域を介して並ぶように形成され、前記スクライブ領域における第１の配線に含まれるメタルが除去されている
半導体基板。
（２）
前記第１の配線と接続され、前記半導体装置の周囲の少なくとも一部を囲むように前記半導体装置内に第２の配線が形成され、前記第２の配線に含まれるメタルが除去されている
上記（１）に記載の半導体基板。
（３）
前記半導体装置の前記第２の配線より内側において、前記半導体装置の周囲の少なくとも一部を囲むようにガードリングが形成されている
上記（２）に記載の半導体基板。
（４）
前記半導体基板は、少なくとも２つの半導体基板を接合したものであり、
前記第１の配線は、前記２つの半導体基板の表面にそれぞれ露出する配線を接合した配線を含む
上記（１）乃至（３）のいずれかに記載の半導体基板。
（５）
前記第１の配線は、複数の層の配線及び前記複数の層の配線を互いに接続するビアにより構成される
上記（１）乃至（４）のいずれかに記載の半導体基板。
（６）
前記第１の配線は、前記スクライブ領域と前記半導体装置の境界に沿って、所定の間隔で並ぶ複数の配線により構成される
上記（１）乃至（５）のいずれかに記載の半導体基板。
（７）
スクライブ領域における第１の配線に含まれるメタルが除去されている半導体基板を前記スクライブ領域に沿って切断することにより個片化される
半導体装置。
（８）
第２の配線が、前記半導体装置の周囲の少なくとも一部を囲むように形成され、前記第２の配線に含まれるメタルが除去されている
上記（７）に記載の半導体装置。
（９）
前記第２の配線より内側において、前記半導体装置の周囲の少なくとも一部を囲むようにガードリングが形成されている
上記（８）に記載の半導体装置。
（１０）
前記半導体基板は、少なくとも２つの半導体基板を接合したものであり、
前記第２の配線は、前記２つの半導体基板の表面にそれぞれ露出する配線を接合した配線を含む
上記（８）又は（９）に記載の半導体装置。
（１１）
周囲の少なくとも一部を囲むように配線が形成され、前記配線に含まれるメタルが除去されている
半導体装置。
（１２）
複数の半導体装置をスクライブ領域を介して並ぶように形成するとともに、前記スクライブ領域に第１の配線を形成する形成ステップと、
前記第１の配線の少なくとも一部を露出させる露出ステップと、
前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線に含まれるメタルを除去する除去ステップと
を含む半導体基板の製造方法。
（１３）
前記形成ステップにおいて、前記第１の配線と接続され、前記半導体装置の周囲の少なくとも一部を囲むように前記半導体装置内に第２の配線を形成し、
前記除去ステップにおいて、前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線及び前記第２の配線に含まれるメタルを除去する
上記（１２）に記載の半導体基板の製造方法。
（１４）
前記形成ステップにおいて、前記半導体装置の前記第２の配線より内側において、前記半導体装置の周囲の少なくとも一部を囲むようにガードリングを形成する
上記（１３）に記載の半導体基板の製造方法。
（１５）
前記形成ステップにおいて、少なくとも２つの半導体基板を接合し、前記２つの半導体基板の表面にそれぞれ露出する配線を接合することにより、前記第１の配線の少なくと一部を形成する
上記（１２）乃至（１４）のいずれかに記載の半導体基板の製造方法。
（１６）
前記形成ステップにおいて、前記スクライブ領域において複数の層の配線をビアにより互いに接続することにより前記第１の配線を形成する
上記（１２）乃至（１５）のいずれかに記載の半導体基板の製造方法。
（１７）
複数の半導体装置をスクライブ領域を介して並ぶように半導体基板に形成するとともに、前記スクライブ領域に第１の配線を形成する形成ステップと、
前記第１の配線の少なくとも一部を露出させる露出ステップと、
前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線に含まれるメタルを除去する除去ステップと、
前記半導体基板を前記スクライブ領域に沿って切断することにより、各前記半導体装置を個片化する切断ステップと
を含む半導体装置の製造方法。
（１８）
前記形成ステップにおいて、前記第１の配線と接続され、前記半導体装置の周囲の少なくとも一部を囲むように前記半導体装置内に第２の配線を形成し、
前記除去ステップにおいて、前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線及び前記第２の配線に含まれるメタルを除去する
上記（１７）に記載の半導体装置の製造方法。
（１９）
前記形成ステップにおいて、前記半導体装置の前記第２の配線より内側において、前記半導体装置の周囲の少なくとも一部を囲むようにガードリングを形成する
上記（１８）に記載の半導体装置の製造方法。
（２０）
前記形成ステップにおいて、少なくとも２つの半導体基板を接合し、前記２つの半導体基板の表面にそれぞれ露出する配線を接合することにより、前記第２の配線の少なくと一部を形成する
上記（１８）又は（１９）に記載の半導体装置の製造方法。
１ 半導体基板， １２−１乃至１２−ｎ ダミー配線領域， １３ ガードリング， １０１ 半導体基板， ２０１ 半導体基板， ２１２，２１２ａ−１乃至２１２ａ−ｎ，２１２ｂ ダミー配線領域， ３０１，３０１ａ，３０１ｂ 半導体基板， ３１２，３１２ａ−１乃至３１２ａ−ｎ，３１２ｂ−１乃至３１２ｂ−ｎ ダミー配線領域， ３１３，３１３ａ，３１３ｂ ガードリング， ４０１ 半導体基板， ５０１ 半導体基板， ５１２，５１２ａ−１乃至５１２−ｎ，５１２ｂ ダミー配線領域， ５１３ ガードリング， Ｓ１乃至Ｓ５１ スクライブ領域， Ｃ１乃至Ｃ５１ チップ領域

Claims (20)

  1. 複数の半導体装置がスクライブ領域を介して並ぶように形成され、前記スクライブ領域における第１の配線に含まれるメタルが除去されている
    半導体基板。
  2. 前記第１の配線と接続され、前記半導体装置の周囲の少なくとも一部を囲むように前記半導体装置内に第２の配線が形成され、前記第２の配線に含まれるメタルが除去されている
    請求項１に記載の半導体基板。
  3. 前記半導体装置の前記第２の配線より内側において、前記半導体装置の周囲の少なくとも一部を囲むようにガードリングが形成されている
    請求項２に記載の半導体基板。
  4. 前記半導体基板は、少なくとも２つの半導体基板を接合したものであり、
    前記第１の配線は、前記２つの半導体基板の表面にそれぞれ露出する配線を接合した配線を含む
    請求項１に記載の半導体基板。
  5. 前記第１の配線は、複数の層の配線及び前記複数の層の配線を互いに接続するビアにより構成される
    請求項１に記載の半導体基板。
  6. 前記第１の配線は、前記スクライブ領域と前記半導体装置の境界に沿って、所定の間隔で並ぶ複数の配線により構成される
    請求項１に記載の半導体基板。
  7. スクライブ領域における第１の配線に含まれるメタルが除去されている半導体基板を前記スクライブ領域に沿って切断することにより個片化される
    半導体装置。
  8. 第２の配線が、前記半導体装置の周囲の少なくとも一部を囲むように形成され、前記第２の配線に含まれるメタルが除去されている
    請求項７に記載の半導体装置。
  9. 前記第２の配線より内側において、前記半導体装置の周囲の少なくとも一部を囲むようにガードリングが形成されている
    請求項８に記載の半導体装置。
  10. 前記半導体基板は、少なくとも２つの半導体基板を接合したものであり、
    前記第２の配線は、前記２つの半導体基板の表面にそれぞれ露出する配線を接合した配線を含む
    請求項８に記載の半導体装置。
  11. 周囲の少なくとも一部を囲むように配線が形成され、前記配線に含まれるメタルが除去されている
    半導体装置。
  12. 複数の半導体装置をスクライブ領域を介して並ぶように形成するとともに、前記スクライブ領域に第１の配線を形成する形成ステップと、
    前記第１の配線の少なくとも一部を露出させる露出ステップと、
    前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線に含まれるメタルを除去する除去ステップと
    を含む半導体基板の製造方法。
  13. 前記形成ステップにおいて、前記第１の配線と接続され、前記半導体装置の周囲の少なくとも一部を囲むように前記半導体装置内に第２の配線を形成し、
    前記除去ステップにおいて、前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線及び前記第２の配線に含まれるメタルを除去する
    請求項１２に記載の半導体基板の製造方法。
  14. 前記形成ステップにおいて、前記半導体装置の前記第２の配線より内側において、前記半導体装置の周囲の少なくとも一部を囲むようにガードリングを形成する
    請求項１３に記載の半導体基板の製造方法。
  15. 前記形成ステップにおいて、少なくとも２つの半導体基板を接合し、前記２つの半導体基板の表面にそれぞれ露出する配線を接合することにより、前記第１の配線の少なくと一部を形成する
    請求項１２に記載の半導体基板の製造方法。
  16. 前記形成ステップにおいて、前記スクライブ領域において複数の層の配線をビアにより互いに接続することにより前記第１の配線を形成する
    請求項１２に記載の半導体基板の製造方法。
  17. 複数の半導体装置をスクライブ領域を介して並ぶように半導体基板に形成するとともに、前記スクライブ領域に第１の配線を形成する形成ステップと、
    前記第１の配線の少なくとも一部を露出させる露出ステップと、
    前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線に含まれるメタルを除去する除去ステップと、
    前記半導体基板を前記スクライブ領域に沿って切断することにより、各前記半導体装置を個片化する切断ステップと
    を含む半導体装置の製造方法。
  18. 前記形成ステップにおいて、前記第１の配線と接続され、前記半導体装置の周囲の少なくとも一部を囲むように前記半導体装置内に第２の配線を形成し、
    前記除去ステップにおいて、前記第１の配線の露出した部分を所定の薬液に曝すことにより、前記第１の配線及び前記第２の配線に含まれるメタルを除去する
    請求項１７に記載の半導体装置の製造方法。
  19. 前記形成ステップにおいて、前記半導体装置の前記第２の配線より内側において、前記半導体装置の周囲の少なくとも一部を囲むようにガードリングを形成する
    請求項１８に記載の半導体装置の製造方法。
  20. 前記形成ステップにおいて、少なくとも２つの半導体基板を接合し、前記２つの半導体基板の表面にそれぞれ露出する配線を接合することにより、前記第２の配線の少なくと一部を形成する
    請求項１８に記載の半導体装置の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017152608A (ja) * 2016-02-26 2017-08-31 富士通株式会社 半導体ウェハ及び半導体ウェハの製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142262A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体装置および半導体装置の製造方法
JP2007115988A (ja) * 2005-10-21 2007-05-10 Renesas Technology Corp 半導体装置
JP5235378B2 (ja) * 2007-10-24 2013-07-10 パナソニック株式会社 半導体装置
JP5532867B2 (ja) * 2009-11-30 2014-06-25 ソニー株式会社 固体撮像装置及びその製造方法、並びに固体撮像素子の製造方法及び半導体装置
WO2011077580A1 (ja) * 2009-12-26 2011-06-30 キヤノン株式会社 固体撮像装置および撮像システム
JP5468445B2 (ja) * 2010-03-31 2014-04-09 株式会社東芝 半導体装置及びその製造方法
JP6045250B2 (ja) * 2012-08-10 2016-12-14 オリンパス株式会社 固体撮像装置および撮像装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017152608A (ja) * 2016-02-26 2017-08-31 富士通株式会社 半導体ウェハ及び半導体ウェハの製造方法

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