TW201307185A - 動作感應器結構、微機電系統結構、及微機電系統元件的製作方法 - Google Patents

動作感應器結構、微機電系統結構、及微機電系統元件的製作方法 Download PDF

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Abstract

本發明一實施例提供一種動作感應器結構，包括：一第一基底，具有一積體電路形成於其上；一第二基底，自一第一表面接合於該第一基底，其中該第二基底包括一動作感應器形成於其上；以及一第三基底，接合於該第二基底之一第二表面，其中該第三基底包括對齊於該動作感應器之一凹陷部分。

Description

動作感應器結構、微機電系統結構、及微機電系統元件的製作方法
本揭露書是有關於動作感應器結構及其形成方法，例如微機電系統(micro-electro mechanical system，MEMS)元件。
在微機電系統(MEMS)元件之晶圓級封裝(wafer level packaging)中，採用一種共晶接合(eutectic bonding)方法。然而，共晶接合期間的壓縮問題(compression issue)，例如擠壓(squish)會造成污染或甚至元件失效。因此，對於晶圓級封裝，業界亟需改良的結構與方法以解決上述問題。
本發明一實施例提供一種動作感應器結構，包括：一第一基底，具有一積體電路形成於其上；一第二基底，自一第一表面接合於該第一基底，其中該第二基底包括一動作感應器形成於其上；以及一第三基底，接合於該第二基底之一第二表面，其中該第三基底包括對齊於該動作感應器之一凹陷部分。
本發明一實施例提供一種微機電系統結構，包括：一第一矽基底，具有一積體電路形成於其上；一第二矽基底，具有一動作感應器形成於其上及一擠壓防止溝槽形成於其上；以及一第三矽基底，具有一凹陷區域，對齊於該動作感應器，其中該第二基底配置於該第一基底與該第三基底之間；該第二基底係融合接合於該第一基底，且共晶接合於該第三基底。
本發明一實施例提供一種微機電系統元件的製作方法，包括：於一第一基底上形成接合墊；於一第二基底上形成一動作感應器；透過該些接合墊藉由融合接合而將該第二基底接合於該第一基底；以及藉由共晶接合將一覆蓋基底接合於該第二基底。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本揭露書提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，本揭露書可能於許多實施例重複使用標號及/或文字。此重複僅為了簡化與清楚化，不代表所討論之不同實施例之間必然有關聯。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。為了簡單與清楚化，許多結構可能會繪成不同的尺寸。
第1圖顯示一實施例之動作感應器結構(motion sensor structure)10之剖面圖。動作感應器結構10包括具有積體電路形成於其上之第一基底20及具有動作感應器(motion sensor)形成於其上之第二基底30。覆蓋結構(capping feature)40係形成於動作感應器之上。第二基底30及覆蓋結構40皆透過各種接合結構(bonding features)50而直接接合於第一基底20。特別是，覆蓋結構40(或覆蓋基底)透過第二基底30之穿孔(via)而直接接合至第一基底20。在一例中，覆蓋結構40接合至第一基底20之內連線結構的頂 部金屬層(top metal)。
在此實施例中，由於接合面積因穿孔(through via)而減少，第一基底20與第二基底30之間的接合比例(bonding ratio)是低的。這點導致接合不良之問題(poor bonding issues)。由於不移動的接合面積更小，在具有縮小的晶粒尺寸的先進科技中，接合比例可更進一步地縮減。基於受限的接合面積，第一基底20與覆蓋結構40之間的接合比例亦是低的。在另一方面，由於金屬間介電層(IMD)破裂，可能會引發漏電流。覆蓋結構40具有相對大之厚度而可透過第二基底30之穿孔而觸及第一基底20。覆蓋深度(cap depth)D1亦相對較大。因此，由於蝕刻製程的不均勻性，蝕刻深度不易受控制，且蝕刻生產率(etching throughput)相應地減少。
第2圖顯示根據本揭露書另一實施例之動作感應器結構的剖面圖。請參照第2圖，動作感應器結構100包括第一基底102。第一基底102包括各種積體電路，例如一或更多動作感應器之驅動電路(driving circuit)及/或感應電路(sensing circuit)。在一例中，第一基底102為矽晶圓或具有積體電路形成於其上之矽晶圓的一部分。積體電路包括互補式金氧半(CMOS)場效電晶體(FETs)或附加的其他主動及被動元件。因此，第一基底102亦稱作CMOS基底。各種金屬結構(metal features)103係藉由適當的技術(例如，沉積及圖案化)而形成於第一基底102之上。在一例中，金屬結構103包括鋁銅合金(AlCu alloy)。在其他例子中，第一基底102更包括形成於表面上之氧化矽層104，其經 圖案化而形成各種開口及各種停止結構(stoppers)106。
動作感應器結構100包括第二基底108，其接合於第一基底102。第二基底108包括一或更多的動作感應器或其他微機電系統元件(MEMS devices)110，因而亦稱作MEMS基底。在一例中，第二基底108為具有動作感應器形成於其上之矽晶圓。在此實施例中，第二基底108係使用融合接合(fusion bonding)而接合至第一基底102。為促成此實施例，融合接合係於矽與氧化矽之間達成。第二基底108更包括穿矽插塞結構(TSV features)112，其連接金屬結構103，並形成導電通路以電性耦接微機電系統元件(動作感應器)110至第一基底102之積體電路。在一例中，穿矽插塞結構112包括鎢插塞(tungsten plugs)。第二基底108亦包括金屬層114，例如是鋁銅(AlCu)層，其經圖案化以提供內連線及接合墊(為了後續之接合)。特別是，為了後續的接合並減少相應的接合問題，各種溝槽(或孔洞)116係形成於第二基底108之中。
動作感應器結構100包括第三基底(或覆蓋基底)118，其接合至第二基底108以對微機電系統元件(動作感應器)110提供密閉空間及保護。在一例中，第三基底118為矽晶圓。第三基底118係經圖案化而形成有對齊於微機電系統元件(動作感應器)110之凹陷區域(recessed regions)，且進一步形成有用於後續接合之突出結構(extruded features)120及凹陷區域中之停止結構122。在一例中，於突出結構120上形成接合材料層(bonding material layer)124，例如鍺(Ge)。在此實施例中，第三基底118係 使用共晶接合(eutectic bonding)而直接接合至第二基底108。在此例中，共晶接合係於接合材料層124(鍺層)與金屬層114(AlCu結構)之間達成。特別是，在共晶接合期間，接合材料可能被擠壓，其造成污染或甚至元件失效。溝槽116係配置來避免擠壓問題。溝槽116之深度與寬度係經設計而可有效避免擠壓問題。可更深入地顯示於第3圖中之動作感應器結構100的局部放大剖面圖。溝槽116用作緩衝而可於後續的接合製程中容納所擠壓而出之共晶化合物(eutectic compound)。因此，可消除或減輕擠壓問題。
動作感應器結構100在各種實施例中可具有各種優點。例如，由於在接合環(bond ring)無氧化區將打開，可增加融合接合的比例。因此，放大了第一基底102與第二基底108之間的融合接合面積。其他於各種實施例中可能具有之優點提供如下。在一例中，可增進融合接合與共晶接合製程之生產線良率(line yield)。在另一例中，第二基底108與第三基底118之間的共晶接合強度被強化。由於第三基底118不直接接合至第一基底102，可消除金屬間介電層破裂之問題。在另一例中，由於排除使用穿孔接合(through-via bonding)，覆蓋基底118(第三基底)之覆蓋深度D2可良好地控制在相對低值。具先進科技及縮小的晶粒尺寸之動作感應器結構的製程與元件品質可進一步強化。
第4a-4f圖提供覆蓋基底118(第三基底)之製程剖面圖。第5a-5g圖提供動作感應器結構100的製程剖面圖，其包括製作CMOS基底102及MEMS基底108。參照第4圖及第5圖，根據一實施例之動作感應器結構100及其製 作方法將進一步地敘述。
請參照第4a圖，提供矽基底118以作為覆蓋基底。在一實施例中，於覆蓋基底118上形成接合材料層124(鍺(Ge)層)，並進一步使用微影製程及蝕刻製程將之圖案化。圖案化光阻層132係用作蝕刻遮罩以將接合材料層124(鍺層)圖案化。在此實施例中，圖案化的接合材料層124(鍺層)定義出接合環。
請參照第4b圖，使用圖案化接合材料層124(鍺層)為蝕刻遮罩，對矽基底進行第一溝槽蝕刻製程，形成出覆蓋基底118之凹陷區域(或溝槽)134。圖案化光阻層132可於第一溝槽蝕刻製程之後或接合材料層124(鍺層)之圖案化製程之後移除。在此實施例中，第一溝槽蝕刻製程定義停止結構間隔(stopper gap)。
請參照第4c圖，於覆蓋基底118上形成氧化矽層136，並使用微影製程及蝕刻製程進一步將之圖案化，形成出接合材料層124(鍺層)上之部分及位於凹陷區域134中之部分。在此實施例中，氧化矽層136之圖案化定義停止結構之位置。
請參照第4d圖，藉由微影製程於覆蓋基底118上形成另一圖案化光阻層138。在此實施例中，圖案化光阻層138定義覆蓋基底118之幾何結構。
請參照第4e圖，使用圖案化光阻層138為蝕刻遮罩，於第二溝槽蝕刻製程中進一步蝕刻覆蓋基底118。
請參照第4f圖，以濕式剝除製程或電漿灰化製程移除圖案化光阻層138。接著，使用圖案化氧化矽層136為蝕 刻遮罩，於第三溝槽蝕刻製程中進一步蝕刻覆蓋基底118，造成用作接合之突出結構120(接合墊)、凹陷區域134、及凹陷區域134中之停止結構122。之後，為了接合，藉著適合的製程(例如，氫氟酸HF蝕刻)移除氧化矽層136。
現請參照第5a圖，提供另一矽基底102以作為CMOS基底。許多元件(例如，CMOS電晶體)及內連線結構(例如，金屬線路metal lines及插塞vias/接觸contacts)係形成於其上。在此實施例中，許多金屬結構103(例如，AlCu合金)係形成於CMOS基底102之上。氧化矽層(凹處介電層)104係藉由適合的製程(例如，化學氣相沉積)而沉積在CMOS基底102之上。在此例中，凹處介電層包括氧化矽層。因此，凹處介電層104亦可稱為氧化層104。在其他例子中，氧化矽層(凹處介電層)104可附加地或替代性地包括其他適合的介電層。在另一例子中，金屬結構103為形成於CMOS基底102上之內連線結構的頂部金屬層中之金屬結構。
請參照第5b圖，使用微影製程及蝕刻製程將氧化矽層104進一步圖案化以形成停止結構106及開口。在一實施例中，氧化矽層104之圖案化包括兩個階段。在第一階段中，於形成有停止結構106之區域內的氧化矽層中形成凹陷。在第二階段中，形成各種開口142以露出金屬結構103及於凹陷區域中形成各種停止結構106。每一階段可包括相應的微影製程及蝕刻製程。
請參照第5c圖，使用融合接合將MEMS基底108接合至CMOS基底102。在此實施例中，MEMS基底108為 矽基底。融合接合係於CMOS基底102之氧化矽與MEMS基底108之矽之間達成。進行適合的接合製程以融合接合相應的兩基底。例如，可清洗接合表面。為了融合接合，可於升高的溫度下施加壓力/力量。可將MEMS基底108薄化以減小厚度。
請參照第5d圖，接著蝕刻製程於MEMS基底108中形成各種穿矽孔洞(through-silicon vias)144。在蝕刻製程期間，可使用圖案化光阻層或硬遮罩為蝕刻遮罩以形成穿矽孔洞144。
請參照第5e圖，於穿矽孔洞144中填入穿矽插塞結構112(金屬)以於CMOS基底102與MEMS基底108之間提供電性內連線。在此實施例中，於穿矽孔洞144中填入鎢以形成鎢插塞。在一例中，鎢插塞可藉著包含化學氣相沉積(CVD)或附加的化學機械研磨(CMP)之程序而形成。接著，藉著沉積及圖案化而於MEMS基底108上形成各種金屬結構。在此實施例中，金屬層114(鋁銅層)係藉著濺鍍或其他適合的技術而沉積於MEMS基底108之上，並藉著蝕刻而進一步圖案化。氮化鈦(TiN)層146係藉著濺鍍或其他適合的技術而沉積於MEMS基底108之上，並藉著蝕刻而進一步圖案化。氮化鈦(TiN)層146係形成來提供鋁銅層保護而使之免於腐蝕。為了提供保護，氮化鈦(TiN)層146可以其他適合的金屬取代，例如氮化鉭(TaN)。
請參照第5f圖，微機電系統元件110(動作感應器)或其他MEMS元件係藉著包含蝕刻及微影製程之各種製程而形成於MEMS基底108之上。此外，擠壓防止溝槽116係 藉著微影製程及蝕刻製程而形成於MEMS基底上。在此實施例中，金屬層114(鋁銅層)係圖案化為具有鄰近溝槽116之附加結構以提供進一步的機制以避免擠壓。
請參照第5g圖，使用共晶接合而將覆蓋基底118(製造於第4圖)接合至MEMS基底108。在此實施例中，共晶接合係於接合材料層124(鍺層)與金屬層114(鋁銅層)之間達成。特別是，在共晶接合期間，接合材料可能受擠壓，其造成污染或甚至元件失效。擠壓防止溝槽116係配置來避免擠壓問題。溝槽116之深度與寬度係設計來有效避免擠壓問題。溝槽116用作緩衝而可於共晶接合製程期間容納所擠壓而出之共晶化合物(eutectic compound)。因此，可消除或減輕擠壓問題。可接著藉由蝕刻、切割、或前述之組合打開覆蓋基底118。
方法於第4及5圖所述之製程步驟之前、期間、及之後可更包括其他的製程步驟。在一例中，為了評鑑、分類、或其他目的，可透過露出的金屬墊進行晶圓級的針測(probe test)。在其他例子中，對接合的基底進行切割製程以分離元件晶片(device chips)或晶粒(dies)。在又一例子中，方法更包括使用此技藝已知或將發展之技術而將所切割之晶片分別貼合至封裝基底之步驟。在又一例中，方法更包括進行線路製程(wiring process)之步驟以將CMOS基底之電路分別耦接至封裝基底。在一實施例中，線路製程使用金線(gold line)貼合至一端的線路墊，並貼合至另一端的封裝基底。在另一實施例中，線路墊可使用其他技術(例如，凸塊)而電性耦接至封裝基底。
雖然已詳細敘述動作感應器結構及其形成方法，但方法仍可包括其他的替代製程步驟。例如，動作感應器可包括用於各種應用之一或更多的微鏡(micro-mirrors)，應用包含顯示(display)、光學開關(optical switch)、及無遮罩曝光(maskless exposure)。為了各種目的，各種接合墊可設計成不同的結構、幾何形狀、及尺寸。在一例中，各種接合材料可包括其他適合用於融合接合及/或共晶接合之材質。
因此，本揭露書提供動作感應器結構之一實施例。動作感應器結構包括一第一基底，具有一積體電路形成於其上；一第二基底，自一第一表面接合於該第一基底，其中該第二基底包括一動作感應器形成於其上；以及一第三基底，接合於該第二基底之一第二表面，其中該第三基底包括對齊於該動作感應器之一凹陷部分。
在一實施例中，該第二基底藉由融合接合而接合於該第一基底。
在另一實施例中，該第一基底更包括一氧化矽層；該第二基底包括矽；以及該第二基底藉由矽與氧化矽之間的融合接合而接合於該第一基底。
在另一實施例中，該第三基底藉由共晶接合而接合於該第二基底。在又一實施例中，該第三基底包括一鍺層；該第二基底於該第二表面上包括一鋁銅層；以及該第三基底藉由該鍺層與該鋁銅層之間的共晶接合而接合於該第二基底。
在又一實施例中，該第二基底更包括擠壓防止溝槽形成於其上，且配置成避免該第二基底與該第三基底之間於 共晶接合期間的擠壓問題。
在又一實施例中，該第一基底包括互補式金氧半電晶體形成於其上。在又一實施例中，該第一基底包括至少一停止結構，用以限制該動作感應器。
在又一實施例中，該第三基底包括至少一停止結構，用以限制該動作感應器。在又一實施例中，該第二基底更包括插塞，用以電性耦接該動作感應器至該第一基底之該積體電路。
本揭露書還提供一實施例中之一種微機電系統結構。微機電系統結構包括一第一矽基底，具有一積體電路形成於其上；一第二矽基底，具有一動作感應器形成於其上及一擠壓防止溝槽形成於其上；以及一第三矽基底，具有一凹陷區域，對齊於該動作感應器。該第二基底配置於該第一基底與該第三基底之間。該第二基底係融合接合於該第一基底，且共晶接合於該第三基底。
在一實施例中，該第一矽基底更包括一氧化矽層；以及該第二矽基底藉由矽與氧化矽之間的融合接合而接合於該第一矽基底。
在另一實施例中，該第三矽基底包括一鍺層；該第二矽基底包括一鋁銅層；以及該第三矽基底藉由該鍺層與該鋁銅層之間的共晶接合而接合於該第二矽基底。
在又一實施例中，該第一矽基底之該積體電路包括互補式金氧半電晶體。
在又一實施例中，該第一矽基底包括一第一停止結構，用以限制該動作感應器；以及該第三矽基底包括一第 二停止結構，用以限制該動作感應器。
在又一實施例中，該第二矽基底更包括穿矽插塞，用以電性耦接該動作感應器至該第一矽基底之該積體電路。
本揭露書還提供一實施例中之一種微機電系統元件的製作方法。方法包括於一第一基底上形成接合墊；於一第二基底上形成一動作感應器；透過該些接合墊藉由融合接合而將該第二基底接合於該第一基底；以及藉由共晶接合將一覆蓋基底接合於該第二基底。
在一實施例中，方法更包括於該覆蓋基底上形成一鍺層；以及於該第二基底上形成一鋁銅合金層，其中將該覆蓋基底接合於該第二基底的步驟包括於該鍺層與該鋁銅合金層之間形成共晶接合。
在另一實施例中，方法更包括於該第一基底上形成一氧化矽層，其中該第二基底包括一矽表面；以及將該第二基底接合於該第一基底的步驟包括於該氧化矽層與該第二基底之該矽表面之間形成融合接合。
在又一實施例中，方法更包括形成穿過該第二基底之鎢插塞，其中該些鎢插塞用以電性耦接該第二基底至該第一基底。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧動作感應器結構
20、30‧‧‧基底
40‧‧‧覆蓋結構
50‧‧‧接合結構
100‧‧‧動作感應器結構
102‧‧‧基底
103‧‧‧金屬結構
104‧‧‧氧化矽層
106‧‧‧停止結構
108‧‧‧基底
110‧‧‧微機電系統元件
112‧‧‧穿矽插塞結構
114‧‧‧金屬層
116‧‧‧溝槽
118‧‧‧基底
120‧‧‧突出結構
122‧‧‧停止結構
124‧‧‧接合材料層
132‧‧‧光阻層
134‧‧‧凹陷區域
136‧‧‧氧化矽層
138‧‧‧光阻層
142‧‧‧開口
144‧‧‧穿矽孔洞
146‧‧‧氮化鈦層
D1、D2‧‧‧深度
第1圖顯示根據本揭露書一實施例之動作感應器結構的剖面圖。
第2圖顯示根據本揭露書另一實施例之動作感應器結構的剖面圖。
第3圖顯示根據本揭露書一實施例之動作感應器結構於第2圖之局部的放大剖面圖。
第4a-4f圖顯示根據本揭露書一或更多實施例之動作感應器結構的製程剖面圖。
第5a-5g圖顯示根據本揭露書一或更多實施例之動作感應器結構的製程剖面圖。
100‧‧‧動作感應器結構
102‧‧‧基底
103‧‧‧金屬結構
104‧‧‧氧化矽層
106‧‧‧停止結構
108‧‧‧基底
110‧‧‧微機電系統元件
112‧‧‧穿矽插塞結構
114‧‧‧金屬層
116‧‧‧溝槽
118‧‧‧基底
120‧‧‧突出結構
122‧‧‧停止結構
124‧‧‧接合材料層
D2‧‧‧深度

Claims (11)

  1. 一種動作感應器結構，包括：一第一基底，具有一積體電路形成於其上；一第二基底，自一第一表面接合於該第一基底，其中該第二基底包括一動作感應器形成於其上；以及一第三基底，接合於該第二基底之一第二表面，其中該第三基底包括對齊於該動作感應器之一凹陷部分。
  2. 如申請專利範圍第1項所述之動作感應器結構，其中該第二基底藉由融合接合而接合於該第一基底。
  3. 如申請專利範圍第2項所述之動作感應器結構，其中：該第一基底包括一氧化矽層；該第二基底包括矽；以及該第二基底藉由矽與氧化矽之間的融合接合而接合於該第一基底。
  4. 如申請專利範圍第1項所述之動作感應器結構，其中該第三基底藉由共晶接合而接合於該第二基底。
  5. 如申請專利範圍第4項所述之動作感應器結構，其中：該第三基底包括一鍺層；該第二基底於該第二表面上包括一鋁銅層；以及該第三基底藉由該鍺層與該鋁銅層之間的共晶接合而接合於該第二基底。
  6. 如申請專利範圍第1項所述之動作感應器結構，其中該第二基底更包括擠壓防止溝槽形成於其上，且配置成 避免該第二基底與該第三基底之間於共晶接合期間的擠壓問題。
  7. 如申請專利範圍第1項所述之動作感應器結構，其中該第一基底包括至少一停止結構，用以限制該動作感應器。
  8. 如申請專利範圍第1項所述之動作感應器結構，其中該第三基底包括至少一停止結構，用以限制該動作感應器。
  9. 如申請專利範圍第1項所述之動作感應器結構，其中該第二基底更包括插塞，用以電性耦接該動作感應器至該第一基底之該積體電路。
  10. 一種微機電系統結構，包括：一第一矽基底，具有一積體電路形成於其上；一第二矽基底，具有一動作感應器形成於其上及一擠壓防止溝槽形成於其上；以及一第三矽基底，具有一凹陷區域，對齊於該動作感應器，其中：該第二基底配置於該第一基底與該第三基底之間；以及該第二基底係融合接合於該第一基底，且共晶接合於該第三基底。
  11. 一種微機電系統元件的製作方法，包括：於一第一基底上形成接合墊；於一第二基底上形成一動作感應器；透過該些接合墊藉由融合接合而將該第二基底接合於 該第一基底；以及藉由共晶接合將一覆蓋基底接合於該第二基底。
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