TWI541999B - 半導體裝置與其製法 - Google Patents

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TWI541999B
TWI541999B TW103145408A TW103145408A TWI541999B TW I541999 B TWI541999 B TW I541999B TW 103145408 A TW103145408 A TW 103145408A TW 103145408 A TW103145408 A TW 103145408A TW I541999 B TWI541999 B TW I541999B
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張凱峯
蔡連堯
呂聯沂
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台灣積體電路製造股份有限公司
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Description

半導體裝置與其製法
本揭露係有關於一種半導體裝置結構，且特別有關於一種微機電系統裝置與其製法。
半導體裝置使用於各種電子應用中，舉例而言，諸如個人電腦、手機、數位相機以及其他電子設備。半導體裝置的製造通常是藉由在半導體基板上依序沉積絕緣或介電層材料、導電層材料以及半導體層材料，接著使用微影製程圖案化所形成的各種材料層，以形成電路組件和零件於此半導體基板之上。通常許多積體電路製作於單一半導體晶圓中，且沿著切割線(scribe line)切割相鄰的積體電路，以切割位在晶圓上的各晶粒。舉例而言，通常各自的晶粒被分別封裝在多種晶片模組(multi-chip modules)或其他類似的封裝結構中。
最近開始發展微機電系統(micro-electro-mechanical system,MEMS)裝置。使用半導體技術製備微機電系統裝置，以形成機械與電子特徵。微機電系統裝置之例子包括齒輪(gears)、槓桿(levers)、閥門(valves)與鉸鏈(hinges)。微機電系統裝置應用於速度計(accelerometers)、壓力感測器(pressure sensors)、麥克風(microphones)、致動器(actuators)、 鏡子(mirrors)，加熱器(heaters)及/或印表機之噴嘴(printer nozzles)。
雖然目前有各種形成微機電系統裝置之裝置與方法，然而，這些裝置與方法尚未能滿足所有要求。
本揭露提供一種半導體裝置。半導體裝置包括一蓋結構。該蓋基板包括一第一接合層與一蓋基板，其中該第一接合層埋設於該蓋基板之中。半導體裝置也包括一基板結構。該基板結構包括一基板與一第二接合層形成於該基板之上。該基板包括一微機電系統(MEMS)基板或一半導體基板。該蓋層結構接合至該基板結構，藉由接合該第一接合層與該第二接合層。
本揭露亦提供一種半導體裝置。半導體裝置包括一半導體基板具有一上表面與一下表面。半導體裝置也包括一微機電系統(MEMS)基板形成於該半導體基板之上表面之上。該微機電系統(MEMS)基板具有一第一表面與一第二表面，且該第二表面接觸該該半導體基板之上表面。半導體裝置尚包括一蓋基板形成於該半導體基板之上表面之上或該微機電系統(MEMS)基板之該第一表面上。該蓋基板具有一埋設接合層，且該蓋基板藉由該埋設接合層接合至該半導體基板或該微機電系統(MEMS)基板。
本揭露又提供一種半導體裝置之形成方法。方法包括提供一蓋基板與形成一接合層於該蓋基板之中。方法包括形成一第一光阻層於該蓋基板之上，以覆蓋該接合層與該一部 份之蓋基板。方法尚包括使用該第一光阻層作為罩幕，蝕刻該蓋基板，以形成一延伸部份，其中該接合層埋設於該延伸部份之中。
10‧‧‧半導體裝置結構
100‧‧‧蓋結構
100’、100”‧‧‧蓋結構
100a、100b‧‧‧蓋結構
102‧‧‧蓋基板
102a‧‧‧延伸部份
104‧‧‧溝槽
106‧‧‧接合材料
108‧‧‧第一接合層
112‧‧‧蓋停止結構
120‧‧‧第一光阻層
130‧‧‧第二光阻層
140‧‧‧第三光阻層
150‧‧‧空洞
202‧‧‧微機電系統(MEMS)基板
202m‧‧‧可移動元件
202f‧‧‧固定元件
204‧‧‧第二接合層
206‧‧‧矽穿孔(Through-silicon-via,TSV)
302‧‧‧半導體基板
302a‧‧‧上表面
302b‧‧‧下表面
304‧‧‧金屬層
306‧‧‧第三接合層
306c‧‧‧中間第三接合層
310‧‧‧氧化層
400‧‧‧基板結構
L1‧‧‧第一接合層之長度
L2‧‧‧圖案化之第二光阻層之長度
W1‧‧‧距離
H1、H2‧‧‧高度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1A圖~第1I圖顯示依據本揭露之一些實施例之形成蓋結構之各個製程階段的剖面圖。
第2圖顯示本揭露之一些實施例之蓋結構之俯視圖。
第3A-3E圖顯示本揭露之一些實施例之半導體裝置之剖面圖。
第4A圖~第4D圖顯示依據本揭露之一些實施例之形成蓋結構之各個製程階段的剖面圖。
第5圖顯示本揭露之一些實施例之半導體裝置之剖面圖。
第6A圖~第6D圖顯示依據本揭露之一些實施例之形成蓋結構之各個製程階段的剖面圖。
第7圖顯示本揭露之一些實施例之半導體裝置之剖面圖。
第8A-8B圖顯示本揭露之一些實施例之半導體裝置之剖面圖。
本揭露如下詳述各種實施例之製作與使用。應能理解的是，然而，各種實施例能應用在特定內文之廣泛變化 中。所討論之特定實施例僅是舉例，並非用於限定本揭露。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
下文描述實施例的各種變化。藉由各種視圖與顯示之實施例，類似的元件標號用於標示類似的元件。需注意的是，其他步驟可實施於方法之前、之間或之後，且一些步驟可以被其他實施例的方法所取代或刪除。
第1A圖~第1I圖顯示依據本揭露之一些實施例之形成蓋結構100之各個製程階段的剖面圖。
請參見第1圖，提供蓋基板102。在一些實施例中，蓋基板102由矽或其他元素半導體所組成。在一些實施例中，蓋基板102由碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)、磷化銦(indium phosphide)或其他合適的材料所組成。
之後，形成第一光阻層120於蓋基板102之上。在 一些實施例中，第一光阻層120為正光阻(正型光阻)。正光阻之曝光部份會變成較可溶於一顯影溶液之狀態。
形成第一光阻層120之後，藉由圖案化製程圖案化第一光阻層120，以形成圖案化第一光阻層120，如第1B圖所示，依據本揭露之一些實施例。圖案化製程包括微影製程與蝕刻製程。微影製程包括光阻塗佈(photoresist coating)(例如旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure)、光阻顯影(developing photoresist)、潤洗與乾燥(例如硬烘烤(hard baking)。蝕刻製程包括乾式蝕刻製程或濕式蝕刻製程。
形成圖案化第一光阻層120之後，使用圖案化第一光阻層120作為光罩，以移除一部份之蓋基板102，如第1C圖所示，依據本揭露之一些實施例。如此一來，溝槽104形成於蓋基板102之中。在一些實施例中，藉由乾式蝕刻製程或濕式蝕刻製程移除蓋基板102。
移除一部份之蓋基板102之後，移除圖案化之第一光阻層120，如第1D圖所示，依據本揭露之一些實施例。在一些實施例中，藉由乾式蝕刻製程或濕式蝕刻製程移除圖案化之第一光阻層120。
移除圖案化之第一光阻層120之後，填充接合材料106於溝槽104中與蓋基板102之上，如第1E圖所示，依據本揭露之一些實施例。在一些實施例中，接合材料106由共晶材料(eutectic material)所組成，例如鍺(germanium,Ge)、鋁(a1uminum,Al)、銅(copper,Cu)、鈦(titanium,Ti)、鎳(nickel, Ni)、銀(silver,Ag)、金(gold,Au)、銦(indium,In)、錫(tin,Sn)或矽(silicon,Si)。
形成接合材料106之後，進行平坦化製程以移除過量的接合材料106，如第1F圖所示，依據本揭露之一些實施例。如此一來，形成第一接合層108。在一些實施例中，第一接合層108之上表面大致上與蓋基板102之上表面等高。在一些實施例中，平坦化製程是化學機械研磨製程(chemical polishing(CMP)process)。
進行平坦化製程之後，形成第二光阻層130於第一接合層108與蓋基板102之上，如第1G圖所示，依據本揭露之一一些實施例。
形成第二光阻層130之後，藉由圖案化製程圖案化第二光阻層130，以形成圖案化之第二光阻層130，如第1H圖所示，依據本揭露之一些實施例。圖案化之第二光阻層130用於保護其下方之第一接合層108免受蝕刻。在一些實施例中，圖案化之第二光阻層130覆蓋第一接合層108與一部份之蓋基板102。
形成圖案化之第二光阻層130之後，進行蝕刻製程，以移除未被覆蓋之區域，如第1I圖所示，依據本揭露之一些實施例。如此一來，第一接合層108形成於蓋基板102之延伸部份102a中。之後，移除圖案化之第二光阻層130，且形成蓋結構100。
需注意的是，第一接合層108埋設於蓋基板102中。在一些實施例中，第一接合層108由鍺所組成，蓋基板102 由矽所組成。因此，鍺被矽所包圍。
需注意的是，圖案化之第二光阻層130之長度L2大於第一接合層108之長度L1。因此，位於圖案化之第二光阻層130之下的一部份蓋基板102未被移除。因此，形成埋設的第一接合層108。在一些實施例中，圖案化之第二光阻層130具有長度L2之範圍為約2微米(μm)至約2000微米(μm)。在一些實施例中，第一接合層108具有長度L1之範圍為約1微米(μm)至約1000微米(μm)。在一些實施例中，長度L2比長度L1之比率(L2/L1)為約1至5。
第一接合層108被蓋基板102之延伸部份102a所包圍。在一些實施例中，延伸部份102a之高度大致上等於第一接合層108之高度。在一些實施例中，第一接合層108之邊緣與延伸部份102a之邊緣之間的距離W1之範圍為約0.1微米(μm)至約1000微米(μm)。在一些實施例中，第一接合層108具有高度H1之範圍為約0.1微米(μm)至約400微米(μm)。在一些實施例中，延伸部份102a具有高度H2。在一些實施例中，延伸部份102a之高度H2大於第一接合層108之高度H1。
在一些實施例中，長度L1比上高度H1之比率(L1/H1)為約0.0025至約10000。在一些實施例中，距離W1比上長度L1之比率(W1/L1)為約0.0001至約200。
第2圖顯示本揭露之一些實施例之蓋結構100之俯視圖。第1I圖為沿著第2圖AA’剖線而得。如第2圖所示，第一接合層108與延伸部份102a各自具有環狀結構，以形成空洞(cavity)150。第一接合層108夾在蓋基板102之延伸部份102a之 間。在俯視圖中，第一接合層108與延伸部份102a形成同心環狀結構。當從俯視圖觀察時，同心環狀結構可具有下述形狀：圓形、矩形、橢圓形、方型或多角形。
第3A圖顯示本揭露之一些實施例之半導體裝置結構10之剖面圖。半導體裝置結構10包括從第1I圖中獲得之蓋結構100與基板結構400。基板結構400接合至蓋結構100。基板結構400包括半導體基板302與微機電系統(micro-electro-mechanical system,MEMS)基板202。
蓋結構100用於提供一保護給予微機電系統(MEMS)基板202。在一些實施例中，蓋基板102包括延伸部份102a(或稱為隔離柱特徵(stand-off features))，以封裝且提供空洞(cavity)150給微機電系統裝置。在一些實施例中，蓋結構100不包括積體電路。
微機電系統(MEMS)基板202可以是矽晶圓包括微機電系統裝置、特徵及/或其他功能。微機電系統(MEMS)基板202包括複數個微機電系統(MEMS)裝置。微機電系統(MEMS)基板202可另外或額外包括其他元素半導體，例如鍺。微機電系統(MEMS)基板202可包括化合物半導體，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)、磷化銦(indium phosphide)或其他類似的材料。
如第3A圖所示，微機電系統(MEMS)基板202包括可移動元件202m與固定元件202f。可移動元件202m也稱為限制質量(proof mass)。可移動元件202m被中間第三接合層306c所支撐。在一些實施例中，可移動元件202m由含矽的材料所組 成，例如多晶矽、非晶矽(amorphous silicon)或結晶矽(crystalline silicon)。
微機電系統(MEMS)基板202包括第一表面面對蓋結構100與第二表面面對半導體基板302。在一些實施例中，第二接合層204形成在微機電系統(MEMS)基板202之第一表面上。在一些實施例中，第三接合層306形成於半導體基板302之上，且金屬層304形成於第三接合層306之中。矽穿孔(Through-silicon-via,TSV)206形成於微機電系統(MEMS)基板202之中，以電性連接第二接合層204至金屬層304。第三接合層306作為絕緣層。
第二接合層204包括鍺(germanium,Ge)、鋁(aluminum,Al)、銅(copper,Cu)、鈦(titanium,Ti)、鎳(nickel,Ni)、銀(silver,Ag)、金(gold,Au)、銦(indium,In)、錫(tin,Sn)、矽(silicon,Si)或上述之組合。藉由化學氣相沉積法(CVD)或物理氣相沉積法(PVD)、電鍍(plating)或其他合適的製程形成第二接合層204。藉由微影製程與蝕刻製程定義第二接合層204之圖案。在一些實施例中，第二接合層204為內連線結構之一部份。內連線結構包括導電特徵，例如導電線、通孔(vias)或導電墊，形成於絕緣層中。
半導體基板302包括半導體裝置，例如積體電路(IC)。積體電路包括金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體影像感測器(CMOS imaging sensor)、微機電系統(MEMS)及/或其他合適的主動及/或被動裝置。在一些實施例中，藉由互補式金屬氧化物半導體為主的製 程設計且形成包括積體電路(或上述之部份)之半導體基板302。半導體基板302包括使用其他半導體製程技術所形成之裝置，亦在本揭露所保護之範圍內。在一些實施例中，半導體基板302包括矽晶圓。半導體基板302可另外或額外包括其他元素半導體，例如鍺。半導體基板302可包括化合物半導體，例如碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、砷化銦(indium arsenide)、磷化銦(indium phosphide)或其他類似的材料。
金屬層304包括鋁(aluminum,Al)、銅(copper,Cu)、鈦(titanium,Ti)、鎳(nickel,Ni)、銀(silver,Ag)、金(gold,Au)、銦(indium,In)、錫(tin,Sn)或上述之組合。藉由化學氣相沉積法(CVD)或物理氣相沉積法(PVD)、電鍍(plating)或其他合適的製程形成金屬層304。在一些實施例中，金屬層304是內連線結構之一部份。內連線結構包括導電特徵，例如導電線、通孔(vias)或導電墊，形成於絕緣層中。
在一些實施例中，第三接合層306由介電材料所組成，例如氧化矽、氮化矽、氮氧化矽、旋轉塗佈玻璃(spin-on glass,SOG)、低介電常數介電材料、摻雜氟之矽酸鹽玻璃(fluoride-doped silicate glass,FSG)、摻雜碳之氧化矽或其他合適的材料。在一些實施例中，第三接合層306包括由介電材料所組成之多層介電層。
如第3A圖所示，藉由第一接合層108與第二接合層204，接合基板結構400至蓋結構100。更特定而言，藉由接合第一接合層108與第二接合層204，接合蓋基板102至微機電系 統(MEMS)基板202。在一些實施例中，藉由共晶接合製程(eutectic bonding process)進行接合步驟。於特定溫度下藉由接合力，以進行共晶接合製程(eutectic bonding process)。如此一來，由第一接合層108與第二接合層204形成共晶合金(eutectic alloy)。
在共晶接合製程期間，熔融合金具有液態，其容易濺出(spilled out)。因此，一部份之第一接合層108及/或第二接合層204會因為接合力而被擠壓(squeezed)。此外，當第一接合層108暴露時，第一接合層(例如鍺)108容易氧化與水解(hydrolyzed)。擠壓、氧化與水解的問題會影響半導體裝置結構10之品質與可靠度(reliability)。
為了解決上述問題，第一接合層108被蓋基板102所包圍。另言之，在第一接合層108之邊緣與延伸部份102a之邊緣之間具有一距離W1。更特定而言，第一接合層108之邊緣並未對準延伸部份102a之邊緣。當進行共晶結合製程時，在第一接合層108與第二接合層204之間具有液態之熔融合金被蓋基板102所阻擋。因此，可避免擠壓問題。另言之，蓋基板102避免熔融合金濺出(spilled out)。此外，由於蓋基板102與延伸部份102a之保護，可避免第一接合層108被氧化或水解。
在一些實施例中，進行共晶接合製程(eutectic bonding process)之溫度視第一接合層108與第二接合層204的共晶溫度而定。在一些實施例中，接合溫度高於共晶溫度為約1倍至1.1倍。在一些實施例中，當第一接合層108由鍺所形成，第二接合層204由鋁所形成時，進行共晶接合製程之溫度為約 420℃至約460℃。在一些實施例中，進行共晶接合製程之壓力為約30kN至約300kN。共晶接合製程進行於一控制氣氛下(例如，存在形成氣體下)。形成氣體之例子包括氬氣(Ar)、氮氣(N2)、氫氣(H2)、氦氣(He)、氮氣/氫氣(N2/H2)或上述之組合。在進行共晶接合製程之前，進行對準製程。
在一些實施例中，在進行共晶接合製程之前，進行表面清潔製程。表面清潔製程包括濕式蝕刻製程、乾式蝕刻製程或上述之組合。舉例而言，濕式蝕刻製程包括暴露於氫氟酸(HF)中。乾式蝕刻製程包括氬氣濺鍍與電漿蝕刻製程。在一些實施例中，進行接合後熱處理製程(post-bonding thermal process)。
第3B-3E圖顯示本揭露之一些實施例之半導體裝置10之剖面圖。
如第3B圖所示，可移動元件202m藉由中間第三接合層306c所支撐。形成兩個金屬層304相鄰於中間第三接合層306c，且形成兩個金屬層304於半導體基板302之上。位於中間第三接合層306c之下的兩個金屬層304用於作為停止結構(stoppers)。停止結構(stoppers)用於避免可移動元件202m沿著Z軸方向移動太遠而接觸其他元件或部份，當發生震盪(shock event)期間。
如第3C圖所示，氧化層310形成於金屬層304之上。氧化層310作為停止結構(stoppers)。電容結構由金屬層304、氧化層310與可移動元件202m所組成。在中間第三接合層306c之左側，形成第一電容結構。在中間第三接合層306c之右 側，形成第二電容結構。可藉由測量第一電容結構與第二電容結構之間的電容差，以獲得在中間第三接合層306c之左側與右側之間的加速度差。
如第3D圖所示，氧化層310設置於兩個金屬層304之間。因此，電容結構由兩個金屬層304與氧化層310所組成。類似於第3C圖，在中間第三接合層306c之左側，形成第一電容結構。在中間第三接合層306c之右側，形成第二電容結構。可藉由測量第一電容結構與第二電容結構之間的電容差，以獲得在中間第三接合層306c之左側與右側之間的加速度差。在第3C圖中，氧化層310形成於金屬層304之上，但在第3D圖中，氧化層310形成於兩個金屬層304之間。
如第3E圖所示，在中間第三接合層306c之左側，氧化層310形成相鄰於金屬層304。在中間第三接合層306c之右側，另一氧化層310形成相鄰於另一金屬層304。電容結構由兩個金屬層304與可移動元件202m所組成。在第3E圖中的氧化層310可作為停止結構。
第4A圖~第4D圖顯示依據本揭露之一些實施例之形成蓋結構100’之各個製程階段的剖面圖。第4A圖之結構類似於第1L圖之結構。第一接合層108埋設於蓋基板102中。
之後，形成第三光阻層140於第一接合層108與蓋基板102之上，如第4B圖所示，依據本揭露之一些實施例。
形成第三光阻層140之後，藉由圖案化製程圖案化第三光阻層140，以形成圖案化之第三光阻層140，如第4C圖所示，依據本揭露之一些實施例。圖案化之第三光阻層140用於 保護其下方之第一接合層108與一部份之蓋基板102免受蝕刻。在一些實施例中，圖案化之第三光阻層140覆蓋延伸部份102a之上表面而未覆蓋延伸部份102a之側壁。
形成圖案化之第三光阻層140之後，進行蝕刻製程以移除未被覆蓋區域，如第4D圖所示，依據本揭露之一些實施例。因此，延伸部份102a之高度從H1增加為H2。在一些實施例中，延伸部份102a之高度H2大於第一接合層108之高度H1。
移除一部份之蓋基板102，以形成複數個蓋停止結構112被延伸部份102a所包圍。蓋停止結構112用於避免可移動元件202m沿著Z軸方向移動太遠而接觸其他元件或部份，當發生震盪(shock event)期間。之後，移除圖案化第三光阻層140且形成蓋結構100’。
第5圖顯示本揭露之一些實施例之半導體裝置結構之剖面圖。藉由第一接合層108與第二接合層204，接合基板結構400至由第4D圖所獲得之蓋結構100’。更特定而言，藉由接合第一接合層108與第二接合層204，接合蓋基板102至微機電系統(MEMS)基板202。在一些實施例中，藉由共晶接合製程(eutectic bonding process)進行接合步驟。如此一來，在第一接合層108與第二接合層204之間形成共晶合金(eutectic alloy)。
第6A圖~第6D圖顯示依據本揭露之一些實施例之形成蓋結構100”之各個製程階段的剖面圖。第6A圖之結構類似於第1L圖之結構。第一接合層108埋設於蓋基板102中。
之後，形成第三光阻層140於第一接合層108與蓋基板102之上，如第6B圖所示，依據本揭露之一些實施例。
形成第三光阻層140之後，藉由圖案化製程圖案化第三光阻層140，以形成圖案化之第三光阻層140，如第6C圖所示，依據本揭露之一些實施例。圖案化之第三光阻層140用於保護其下方之第一接合層108與一部份之蓋基板102免受蝕刻。在一些實施例中，延伸部份102a之上表面與側壁被圖案化之第三光阻層140所覆蓋。
形成圖案化之第三光阻層140之後，進行蝕刻製程以移除未被覆蓋區域，如第6D圖所示，依據本揭露之一些實施例。如此一來，延伸部份102a具有階梯狀形狀(stair-like shape)。此外，形成複數個蓋停止結構112且蓋停止結構112被延伸部份102a所包圍。
如第6D圖所示，階梯狀形狀之延伸部份102a具有第一階梯高度H3與第二階梯高度H1。在一些實施例中，高度H3與高度H1之比率(H3/H1)為約0.002至約100。
第7圖顯示本揭露之一些實施例之半導體裝置結構之剖面圖。藉由第一接合層108與第二接合層204，接合基板結構400至由第6D圖所獲得之蓋結構100”。更特定而言，藉由接合第一接合層108與第二接合層204，接合蓋基板102至微機電系統(MEMS)基板202。在一些實施例中，藉由共晶接合製程(eutectic bonding process)進行接合步驟。
第8A-8B圖顯示本揭露之一些實施例之半導體裝置結構之剖面圖。
如第8A圖所示，半導體基板302具有上表面302a與下表面302b。微機電系統(MEMS)基板202形成於半導體基板 302之上表面302a之上。蓋結構100a接合基板結構400，藉由接合第二接合層204至半導體基板302。可移動元件202m被蓋結構100a之蓋基板102之延伸部份102a所包圍。
如第8B圖所示，蓋結構100b接合基板結構400，藉由接合第二接合層204至半導體基板302。蓋結構100b之蓋基板102之延伸部份102a具有階梯狀形狀。
需注意的是，第一接合層108埋設於蓋基板102中。因此，在共晶接合製程期間，具有液態之熔融合金不會被接合力所擠壓。此外，蓋基板102之延伸部份102a提供保護至第一接合層108，且因此可避免第一接合層108被氧化或水解。
提供半導體裝置結構之機制。蓋結構包括一蓋基板與第一接合層埋設於蓋基板之中。一基板結構包括微機電系統(MEMS)基板與半導體基板，且一第二接合層形成於微機電系統(MEMS)基板之上。蓋結構接合至半導體基板或微機電系統(MEMS)基板，藉由接合第一接合層與第二接合層，藉由共晶接合製程，以形成半導體裝置結構。因為第一接合層埋設於蓋基板之中，一部份之第一接合層及/或第二接合層不會被共晶接合製程所擠壓。因此，避免擠壓問題。此外，當第一接合層被蓋基板所保護時，其不容易被氧化與水解(hydrolyzed)。如此一來，可解決氧化與水解問題。再者，可提升半導體裝置結構之品質與可靠度(reliability)。
在一些實施例中，提供半導體裝置。半導體裝置包括一蓋結構。該蓋基板包括一第一接合層與一蓋基板，其中該第一接合層埋設於該蓋基板之中。半導體裝置也包括一基板 結構。該基板結構包括一基板與一第二接合層形成於該基板之上。該基板包括一微機電系統(MEMS)基板或一半導體基板。該蓋層結構接合至該基板結構，藉由接合該第一接合層與該第二接合層。
在一些實施例中，提供一種半導體裝置。半導體裝置包括一半導體基板具有一上表面與一下表面。半導體裝置也包括一微機電系統(MEMS)基板形成於該半導體基板之上表面之上。該微機電系統(MEMS)基板具有一第一表面與一第二表面，且該第二表面接觸該該半導體基板之上表面。半導體裝置尚包括一蓋基板形成於該半導體基板之上表面之上或該微機電系統(MEMS)基板之該第一表面上。該蓋基板具有一埋設接合層，且該蓋基板藉由該埋設接合層接合至該半導體基板或該微機電系統(MEMS)基板。
在一些實施例中，提供一種半導體裝置之製法。方法包括提供一蓋基板與形成一接合層於該蓋基板之中。方法包括形成一第一光阻層於該蓋基板之上，以覆蓋該接合層與該一部份之蓋基板。方法尚包括使用該第一光阻層作為罩幕，蝕刻該蓋基板，以形成一延伸部份，其中該接合層埋設於該延伸部份之中。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。例如，所屬技術領域中具有通常知識者應可理解，在不脫 離本發明之精神和範圍內，可對本說明書所述之多數特徵結構、功能、製程及材料作任意之更動與潤飾。再者，本發明的保護範圍並不限於說明書中所描述之特定實施例中的製程、機器、製造、物質組合物、手段、方法及步驟。任何所屬技術領域中具有通常知識者在理解本發明所揭露之既有的或即將發展的內容、製程、機器、製造、物質組合物、手段、方法或步驟之後，依據相關實施例及替代實施例，可能會執行與本說明書所描述之相應實施例基本上相同的功能或產生基本上相同的結果。因此，本發明的申請範圍包括在製程、機器、製造、物質組合物、手段、方法或步驟中所有因此產生的修改及變更，並未受到限制。此外，每個申請範圍構成一個單獨的實施例，且不同申請範圍及實施例的組合亦屬於本發明的保護範圍。
100‧‧‧蓋結構
102‧‧‧蓋基板
102a‧‧‧延伸部份
108‧‧‧第一接合層
L1‧‧‧第一接合層之長度
W1‧‧‧距離
H1、H2‧‧‧高度

Claims (10)

  1. 一種半導體裝置，包括：一蓋結構，其中該蓋基板包括：一第一接合層；一蓋基板，其中該第一接合層埋設於該蓋基板之中，且該第一接合層之至少兩個外側側壁接觸該蓋基板；以及一基板結構，其中該基板結構包括：一基板，其中該基板包括一微機電系統(MEMS)基板或一半導體基板；以及一第二接合層形成於該基板之上；其中該蓋層結構接合至該基板結構，藉由接合該第一接合層與該第二接合層。
  2. 如申請專利範圍第1項所述之半導體裝置，其中當該第二接合層形成於該半導體基板之上，該微機電系統(MEMS)基板形成於該半導體基板之上。
  3. 如申請專利範圍第1項所述之半導體裝置，其中該蓋基板具有一延伸部份，且該第一接合層形成於該延伸部份之中。
  4. 如申請專利範圍第1項所述之半導體裝置，其中藉由接合該第一接合層與該第二接合層，以形成一共晶接合(eutectic bond)。
  5. 一種半導體裝置，包括：一半導體基板具有一上表面與一下表面；一微機電系統(MEMS)基板形成於該半導體基板之上表面之上，其中該微機電系統(MEMS)基板具有一第一表面與一 第二表面，且該第二表面接觸該該半導體基板之上表面；以及一蓋基板形成於該半導體基板之上表面之上或該微機電系統(MEMS)基板之該第一表面上，其中該蓋基板具有一埋設接合層，且該蓋基板藉由該埋設接合層接合至該半導體基板或該微機電系統(MEMS)基板，且該第一接合層之至少兩個外側側壁接觸該蓋基板。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該蓋基板具有一延伸部份，且該埋設接合層形成於該延伸部份之中。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該延伸部份具有階梯狀形狀(stair-like shape)。
  8. 如申請專利範圍第6項所述之半導體裝置，其中該埋設接合層具有一環狀結構。
  9. 一種半導體裝置之製法，包括：提供一蓋基板；形成一接合層於該蓋基板之中；形成一第一光阻層於該蓋基板之上，以覆蓋該接合層與該一部份之蓋基板；以及使用該第一光阻層作為罩幕，蝕刻該蓋基板，以形成一延伸部份，其中該接合層埋設於該延伸部份之中。
  10. 如申請專利範圍第9項所述之半導體裝置之製法，其中形成該接合層於該蓋基板之中包括：移除一部份之蓋基板，以形成一溝槽於該蓋基板之中；以及 填充一接合材料於該溝槽之中，以形成該接合層。
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