FR2953063A1 - Procede d'encapsulation de composants electroniques sur tranche - Google Patents
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Abstract
L'invention concerne un procédé d'encapsulation de composants électroniques, comprenant les étapes suivantes : former, dans une première face d'une tranche semiconductrice, des composants électroniques (12, 14) et des tranchées remplies de conducteur (16) ; former un empilement d'interconnexion (18) ; former des premiers plots d'accrochage (24) et reporter au moins une puce (28) sur lesdits premiers plots d'accrochage ; déposer une couche de résine épaisse (30) ; amincir la tranche jusqu'à laisser apparaître le fond des tranchées (16) ; former des seconds plots d'accrochage (36) sur la face inférieure de la tranche, en regard des tranchées, et former des billes de soudure (38) sur les seconds plots ; former une seconde couche de résine (40), la seconde couche de résine ne recouvrant pas les billes ; amincir la première couche de résine (30) ; coller une première bande adhésive (4 6) sur la première couche de résine ; et découper la structure en puces.
Description
B9903 - 09-T0-377 1 PROCÉDÉ D'ENCAPSULATION DE COMPOSANTS ÉLECTRONIQUES SUR TRANCHE
Domaine de l'invention La présente invention concerne un procédé d'encapsulation, avant découpe, de composants électroniques formés sur une tranche semiconductrice. Elle concerne plus particulièrement un procédé d'encapsulation de composants électroniques sur lesquels sont reportées des puces électroniques. Exposé de l'art antérieur Pour fabriquer une puce électronique encapsulée, on forme un grand nombre de composants électroniques identiques dans et sur une tranche semiconductrice. Un ou plusieurs niveaux d'interconnexion sont ensuite formés au-dessus des composants électroniques pour connecter les éléments de ces composants entre eux et à des plots de connexion. Il peut également être prévu de reporter des puces électroniques en surface de l'empi- lement d'interconnexion, sur des plots d'accrochage adaptés. Une fois ces étapes réalisées, le dispositif est encapsulé puis est découpé en puces individuelles. Pour encapsuler des composants électroniques directe- ment sur la tranche dans laquelle ils sont formés, les procédés connus prévoient des étapes intermédiaires de collage de tranches semiconductrices, encore appelées poignées, au moins d'un côté de la structure. Les poignées sont utilisées pour B9903 - 09-T0-377
2 rigidifier la structure lors des différentes étapes d'encapsulation et lors d'étapes d'amincissement de la tranche semi-conductrice dans laquelle sont formés les composants. Un inconvénient des procédés connus est que l'utilisa- tion de ces poignées est relativement coûteuse et contraignante. En effet, les poignées sont des tranches épaisses semiconductrices ou en verre qui se dégradent par suite des opérations de collage et de décollage. Un besoin existe donc d'un procédé d'encapsulation de composants électroniques, sur lesquels peuvent être fixées des puces rapportées, ne nécessitant pas l'utilisation de poignées semiconductrices tout en évitant les phénomènes de gauchisse-ment. Résumé Un objet d'un mode de réalisation de la présente invention est de prévoir un procédé d'encapsulation de composants électroniques formés dans et sur une tranche semi-conductrice, directement sur cette tranche. Un autre objet d'un mode de réalisation de la présente invention est de prévoir un procédé adapté à l'encapsulation de composants électroniques sur lesquels sont fixées des puces rapportées. Un autre objet d'un mode de réalisation de la présente invention est de prévoir un procédé évitant les problèmes de 25 gauchissement de la structure avant découpe. Ainsi, un mode de réalisation de la présente invention prévoit un procédé d'encapsulation de composants électroniques, comprenant les étapes suivantes : (a) former, dans et sur une première face d'une 30 tranche semiconductrice, des composants électroniques et des tranchées remplies de matériau conducteur ; (b) former, sur la première face de la tranche, un empilement d'interconnexion ; B9903 - 09-T0-377
3 (c) former des premiers plots d'accrochage sur l'empilement d'interconnexion et reporter au moins une puce sur lesdits premiers plots d'accrochage ; (d) déposer une première couche de résine épaisse sur 5 la structure ; (e) amincir la tranche semiconductrice jusqu'à laisser apparaître le fond des tranchées ; (f) former des seconds plots d'accrochage sur la face inférieure de la tranche, en regard des tranchées, et former des 10 billes de soudure sur les seconds plots d'accrochage ; (g) former une seconde couche de résine entre les billes de soudure, la seconde couche de résine ne recouvrant pas les billes ; (h) amincir la première couche de résine ; 15 (i) coller une première bande adhésive sur la première couche de résine ; et (j) découper la structure en puces individuelles. Selon un mode de réalisation de la présente invention, l'étape (g) est précédée d'une étape de collage d'une seconde 20 bande adhésive sur les billes de soudure et l'étape (i) est précédée d'une étape d'élimination de la seconde bande adhésive. Selon un mode de réalisation de la présente invention, la première couche de résine contient des charges d'un diamètre inférieur à 20 pm. 25 Selon un mode de réalisation de la présente invention, la première couche de résine est en un matériau présentant un module d'Young compris entre 3 et 10 GPa et un coefficient de dilatation thermique proche de celui du silicium. Selon un mode de réalisation de la présente invention, 30 la première couche de résine a une épaisseur comprise entre 400 et 800 pm. Selon un mode de réalisation de la présente invention, les premiers et seconds plots d'accrochage sont constitués d'un empilement conducteur.
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4 Selon un mode de réalisation de la présente invention, la première couche de résine est formée par moulage et par compression. Selon un mode de réalisation de la présente invention, 5 la première couche de résine est amincie par meulage. Selon un mode de réalisation de la présente invention, ladite au moins une puce est reportée sur les premiers plots d'accrochage par l'intermédiaire de billes de soudure. Brève description des dessins 10 Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles : les figures 1 à 8 sont des vues en coupe illustrant 15 des résultats d'étapes d'un procédé selon un mode de réalisation de la présente invention. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références aux différentes figures et, de plus, comme cela est habituel dans la représentation des 20 composants électroniques sur tranche, les diverses figures ne sont pas tracées à l'échelle. Description détaillée Pour éviter l'utilisation de poignées lors des étapes d'encapsulation de composants électroniques sur tranche et les 25 phénomènes de gauchissement de la structure, les inventeurs prévoient un procédé mettant en oeuvre des couches de résine rigide mises en place avant amincissement de la tranche. Les figures 1 à 8 sont des vues en coupe illustrant des résultats d'étapes d'un procédé d'encapsulation selon un 30 mode de réalisation permettant l'obtention de puces encapsulées destinées à être fixées par leurs faces arrière, c'est-à-dire du côté opposé à la face de la tranche sur laquelle sont formés les composants électroniques. Le procédé décrit ici est particulièrement adapté à la formation d'un empilement de puces électro- 35 niques encapsulées de type à montage en surface (SMT).
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A l'étape illustrée en figure 1, on part d'une structure comprenant une tranche semiconductrice épaisse 10, encore appelée substrat, par exemple en silicium, dans et sur laquelle sont formés des composants électroniques. La tranche 10 5 peut avoir une épaisseur comprise entre 500 et 900 }gym. Diverses régions dopées 12, 13, 14 sont formées en surface de la tranche semiconductrice 10. On notera que le choix des composants représentés dans et sur la tranche semiconductrice 10 est tout à fait arbitraire, et que tout composant électronique pourra être formé en surface de la tranche 10. En particulier, on pourra prévoir des composants de puissance ou de protection. De plus, contrairement à ce qui est représenté dans les figures, de nombreux composants électroniques sont formés les uns à côtés des autres dans la tranche semiconductrice 10. La partie de tranche représentée est légèrement supérieure à l'étendue d'un composant électronique. Au niveau de chaque composant électronique sont formées, dans la tranche semiconductrice 10, des tranchées 16 remplies d'un matériau conducteur. Les tranchées 16 sont destinées à constituer des vias au travers le substrat (TSV, de l'anglais "through silicon via"), une fois une étape d'amincissement de la tranche semiconductrice 10 réalisée. Pour cela, les tranchées 16 sont relativement profondes, par exemple de 100 à 200 }gym. Les structures de via TSV étant connues par ailleurs, leur formation ne sera pas décrite ici plus en détail. Une fine couche isolante est formée sur les parois des tranchées 16. En surface de la tranche semiconductrice 10 est formé un empilement d'interconnexion 18. Cet empilement comprend un ou plusieurs niveaux d'interconnexion, non représentés en détail, dans lesquels sont formées des pistes conductrices 20 connectées entre elles, et aux composants électroniques, par des vias conducteurs 21. Les pistes et les vias conducteurs sont schématisés par des traits horizontaux 20 et des traits verticaux 21 et sont entourés d'un matériau isolant. Des pistes et vias B9903 - 09-T0-377
6 conducteurs sont également prévus jusqu'au contact des tranchées conductrices 16. En surface de l'empilement d'interconnexion 18 est formée une couche isolante 22 comprenant des ouvertures de connexion avec des puces rapportées. Des régions conductrices d'accrochage ou plots 24, destinés à améliorer la connexion avec des éléments de connexion des puces rapportées, sont formés au niveau des ouvertures dans la couche 22. Les plots 24 sont par exemple constitués d'un empilement de régions métalliques d'accrochage de billes de soudure (UBM), un tel empilement comprenant au moins une couche inférieure permettant une bonne adhérence sur des pistes 20 de l'empilement d'interconnexion 18 et une couche supérieure permettant une bonne adhérence avec des éléments de connexion des puces rapportées, par exemple des billes de soudure. Les plots 24 peuvent par exemple être obtenus en formant un empilement d'accrochage sur l'ensemble de la structure puis en définissant les plots 24 par gravure au travers d'un masque. Dans l'empilement d'interconnexion 18, des pistes et nias conducteurs sont prévus pour atteindre et connecter les plots 24. On a représenté à titre d'exemple une connexion 20-21 entre une région diffusée 12 et un TSV 16, une connexion 20-21 entre une région diffusée 13 et un plot 24, et une connexion 20-21 entre une région diffusée 14 et un plot 24. A l'étape illustrée en figure 2, on a rapporté des puces sur la structure de la figure 1. Pour cela, des billes de soudure 26 sont formées sur les plots 24 et les puces électroniques 28 sont fixées par brasure sur les billes de soudure 26, ou inversement les billes de soudure peuvent avoir été liées aux puces rapportées. Les puces rapportées 28 peuvent inclure des composants électroniques actifs et/ou passifs. Les billes de soudure 26 peuvent avoir un diamètre compris entre 20 et 100 }gym et les puces rapportées 28 avoir une épaisseur comprise entre 75 et 125 }gym. On peut également reporter des puces 28 non pas par l'intermédiaire de billes de B9903 - 09-T0-377
7 soudure mais par des fils de connexion (wire bonding), ou encore par tout autre moyen de connexion connu. A l'étape illustrée en figure 3, on a déposé une couche de résine épaisse 30 sur la structure, par exemple ayant une épaisseur comprise entre 400 et 800 }gym. De préférence, la couche 30 est formée par un moulage par compression, ce qui permet d'obtenir une couche 30 présentant une surface supérieure bien plane. Pour que la résine 30 soit suffisamment rigide et résistante, on choisira de préférence une résine époxy chargée. De plus, pour que la résine pénètre convenablement dans l'espace situé entre les puces rapportées 28 et l'empilement d'inter-connexion 18, les charges de la résine ont de préférence un diamètre inférieur à 20 }gym. Pour assurer une bonne rigidité et une bonne évacuation de la chaleur produite par les composants électroniques, la résine 30 présente en outre de préférence un module d'Young compris entre 3 et 10 GPa et un coefficient de dilatation thermique proche de celui du silicium. A l'étape illustrée en figure 4, on a aminci la tranche semiconductrice 10 pour la transformer en une couche 32 sur la face inférieure de laquelle affleurent le matériau conducteur des tranchées 16. Cette étape peut être réalisée par meulage et/ou par polissage mécanique ou mécanochimique (CMP). L'amincissement de la tranche semiconductrice 10 est rendu possible par la présence de la résine 30 qui rigidifie le dispositif. A l'étape illustrée en figure 5, on a formé, sur la face inférieure de la couche semiconductrice 32, une couche de matériau isolant 34. A titre d'exemple, la couche isolante 34 peut être en oxyde de silicium, en nitrure de silicium ou en un empilement de ces matériaux. Dans la couche isolante 34 sont ménagées des ouvertures en regard des tranchées conductrices 16. Au niveau de ces ouvertures sont formées des régions conduc- trices d'accrochage ou plots 36. De la même façon que les plots 24, les plots 36 peuvent être constitués d'un empilement de B9903 - 09-T0-377
8 matériaux conducteurs permettant à la fois une bonne adhérence sur le matériau conducteur des tranchées 16 et un bon maintien de billes de soudure 38 formées ensuite sur leurs surfaces. A titre d'exemple, les billes de soudure 38 peuvent avoir un diamètre compris entre 150 et 300 pm. Dans l'intervalle entre les billes de soudure 38, une couche de résine 40 assure la protection de la face inférieure de la structure. La couche de résine 40 peut avoir une épaisseur comprise entre 75 et 125 pm. A l'étape illustrée en figure 6, la structure de la figure 5 a été fixée, par l'intermédiaire des billes de soudure 38, sur un papier ou bande adhésive 42. A l'étape illustrée en figure 7, la couche de résine 30 est amincie pour former une couche de résine 44 dont la surface supérieure est proche de la surface supérieure des puces rapportées 28. Ensuite, un second papier ou bande adhésive 46 est collé sur la face libre de la couche de résine 44. A l'étape illustrée en figure 8, le premier papier adhésif 42 a été enlevé, l'ensemble de la structure étant fixé sur le second papier adhésif 46. Ensuite, la structure est retournée (retournement non représenté) puis les puces électroniques individuelles sont séparées les unes des autres, par exemple par sciage, en des emplacements 48 sur l'ensemble de l'épaisseur du dispositif entre les puces individuelles. L'étape de la figure 8 pourra être suivie d'une étape de remplissage des ouvertures 48 par une résine puis de redécoupe de la tranche en puces électroniques individuelles, ceci permettant la protection des faces latérales des puces individuelles découpées et finalisant l'encapsulation. Les puces individuelles sont prêtes à être prises une par une pour montage sur une carte de circuit imprimé, ou autre. Le procédé présenté ici est particulièrement adapté à la formation de puces de composants électroniques encapsulées à montage en surface, destinées à être fixées du côté de la face arrière de la tranche semiconductrice sur laquelle sont formés les composants électroniques. Il est de plus particulièrement B9903 - 09-T0-377
9 adapté pour des puces encapsulées dans lesquelles des puces rapportées sont prévues sur la face avant de la tranche semi-conductrice. De plus, l'utilisation d'une couche de résine 30 épaisse pendant toutes les étapes d'encapsulation, dont l'épaisseur est réduite en fin de procédé, évite les phénomènes de gauchissement de la tranche semiconductrice. On notera que ce procédé est susceptible de nombreuses variantes. Notamment, les divers matériaux décrits dans les différentes étapes de ce procédé ne sont pas limités aux exemples donnés ici.
Claims (9)
- REVENDICATIONS1. Procédé d'encapsulation de composants électroniques, comprenant les étapes suivantes : (a) former, dans et sur une première face d'une tranche semiconductrice (10), des composants électroniques (12, 14) et des tranchées remplies de matériau conducteur (16) ; (b) former, sur la première face de la tranche, un empilement d'interconnexion (18) ; (c) former des premiers plots d'accrochage (24) sur l'empilement d'interconnexion et reporter au moins une puce (28) 10 sur lesdits premiers plots d'accrochage ; (d) déposer une première couche de résine épaisse (30) sur la structure ; (e) amincir la tranche semiconductrice (10) jusqu'à laisser apparaître le fond des tranchées (16) ; 15 (f) former des seconds plots d'accrochage (36) sur la face inférieure de la tranche, en regard des tranchées, et former des billes de soudure (38) sur lesdits seconds plots d'accrochage ; (g) former une seconde couche de résine (40) entre les 20 billes de soudure, la seconde couche de résine ne recouvrant pas les billes ; (h) amincir la première couche de résine (30) ; (i) coller une première bande adhésive (46) sur la première couche de résine ; et 25 (j) découper la structure en puces individuelles.
- 2. Procédé selon la revendication 1, dans lequel l'étape (g) est précédée d'une étape de collage d'une seconde bande adhésive (42) sur les billes de soudure et dans lequel l'étape (i) est précédée d'une étape d'élimination de la seconde 30 bande adhésive.
- 3. Procédé selon la revendication 1 ou 2, dans lequel la première couche de résine (30) contient des charges d'un diamètre inférieur à 20 }gym.B9903 - 09-T0-377 11
- 4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la première couche de résine (30) est en un matériau présentant un module d'Young compris entre 3 et 10 GPa et un coefficient de dilatation thermique proche de celui du silicium.
- 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel la première couche de résine (30) a une épaisseur comprise entre 400 et 800 }gym.
- 6. Procédé selon l'une quelconque des revendications 1 10 à 5, dans lequel les premiers et seconds plots d'accrochage (24, 36) sont constitués d'un empilement conducteur.
- 7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel la première couche de résine (30) est formée par moulage et par compression. 15
- 8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel la première couche de résine (30) est amincie par meulage.
- 9. Procédé selon l'une quelconque des revendications 1 à 8, dans lequel ladite au moins une puce (28) est reportée sur 20 les premiers plots d'accrochage par l'intermédiaire de billes de soudure (26).
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| FR3076659A1 (fr) * | 2018-01-05 | 2019-07-12 | Stmicroelectronics (Grenoble 2) Sas | Entretoise isolante de reprise de contacts |
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-
2009
- 2009-11-20 FR FR0958223A patent/FR2953063B1/fr not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| FR2953063B1 (fr) | 2012-08-24 |
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