FR3076659A1 - Entretoise isolante de reprise de contacts - Google Patents

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Abstract

L'invention concerne une entretoise (500) isolante de reprise de contacts entre un boitier (100) pour puce électronique (101) et une carte de raccordement (200), traversée par des vias conducteurs (503) d'axes rectilignes et parallèles en eux.

Description

ENTRETOISE ISOLANTE DE REPRISE DE CONTACTS
Domaine
La présente demande concerne les boîtiers de puces électroniques et plus particulièrement leur montage et raccordement à une carte de circuit imprimé.
Exposé de l'art antérieur
La figure 1 est une vue en coupe d'un boîtier 100, par exemple rectangulaire, monté sur une carte 200 de raccordement, par exemple de circuit imprimé, par l'intermédiaire de billes de soudure 300. Le boîtier 100 peut comprendre une ou plusieurs puces électroniques 101 (deux puces 101 sont représentées en figure 1). Chaque puce 101 comprend des contacts 101A en face inférieure (seul un contact 101A est représenté en figure 1).
Le boîtier 100 est constitué d'une plaque ou grille d'interconnexion 110 formant l'embase du boîtier 100, et par exemple de murs latéraux 120 formant les faces latérales du boîtier 100. L'ensemble est généralement encapsulé dans une résine époxy 130. La résine 130 permet de protéger les puces 101 contre les impuretés, les courts-circuits etc.
La grille d'interconnexion 110 comprend, en face supérieure, des plots lll et, en face inférieure, des contacts 113 (seuls un plot lll et un contact 113 sont représentés en figure 1). Chaque plot lll est connecté à un ou plusieurs contacts 113 par des vias et métallisations 115. A titre de variante, plusieurs plots lll peuvent être connectés à un même contact 113. Les plots lll sont destinés à être connectés aux contacts 101A des puces 101, par exemple par l'intermédiaire de billes de soudure 103.
Les contacts 113 sont destinés à être connectés à des plots d'une carte de circuit imprimé 200 comprenant, en face supérieure, des plots 201 (seul un plot 201 est représenté en figure 1). Chaque contact 113 du boitier est connecté à un plot 201 de la carte 200 par l'intermédiaire des billes de soudure 300.
Il serait souhaitable d'améliorer au moins en partie certains aspects des éléments de connexion de boîtiers sur des cartes de circuit imprimé. Résumé
Ainsi, un mode de réalisation prévoit une entretoise isolante de reprise de contacts entre un boitier pour puce électronique et une carte de raccordement, traversée par des vias conducteurs d'axes rectilignes et parallèles en eux.
Selon un mode de réalisation, l'entretoise a une épaisseur comprise entre 100 pm et 1 mm.
Selon un mode de réalisation, les vias ont une section qui s'inscrit dans un cercle de diamètre compris entre 100 pm et 1 mm.
Selon un mode de réalisation, les vias ont une forme cylindrique.
Selon un mode de réalisation, les vias ont une forme conique.
Selon un mode de réalisation, les vias sont en métal ou en alliage conducteur.
Selon un mode de réalisation, l'entretoise est formée d'une résine isolante.
Un autre mode de réalisation prévoit un dispositif électronique comprenant : un boitier pour puce électronique ; une entretoise ; et une carte de circuit imprimé.
Selon un mode de réalisation, le dispositif comprend un écran, et dans lequel le boîtier comprend au moins un module optique, l'entretoise étant positionnée pour rapprocher le module optique de l'écran.
Encore un autre mode de réalisation prévoit un procédé de fabrication d'une entretoise isolante de reprise de contacts.
Selon un mode de réalisation le procédé de fabrication est un procédé de fabrication d'une entretoise isolante de reprise de contacts entre un boîtier pour puce électronique et une carte de raccordement, comprenant les étapes successives suivantes : déposer un masque isolant, formant l'entretoise, comprenant des cavités, sur une face du boîtier comprenant des contacts à reporter sur la carte de raccordement ; et former des vias dans les cavités du masque.
Selon un mode de réalisation, le masque isolant est formé par gravure chimique ou par gravure laser d'une couche isolante.
Selon un mode de réalisation, le masque isolant est déposé à l'aide d'un outil injectant un matériau isolant dans un moule.
Selon un mode de réalisation, les vias sont formés en remplissant les cavités de pâte à braser.
Selon un mode de réalisation, les vias sont formés en remplissant les cavités de billes de soudure puis en faisant fondre lesdites billes.
Brève description des dessins
Ces caractéristiques et avantages, ainsi que d'autres, seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : la figure 1, précédemment décrite, est une vue en coupe illustrant des éléments de connexion d'un boîtier sur une carte de circuit imprimé ; la figure 2, est une vue en coupe d'un dispositif électronique ; la figure 3 est une vue en coupe illustrant d'autres éléments de connexion d'un boîtier sur une carte de circuit imprimé ; la figure 4 est une vue en coupe illustrant un mode de réalisation d'un moyen de connexion d'un boîtier sur une carte de circuit imprimé ; les figures 5A à 5F sont des vues en coupe illustrant des étapes d'un mode de réalisation d'un procédé de fabrication du moyen de connexion de la figure 4 ; la figure 6 est une vue en coupe illustrant une variante de réalisation du moyen de connexion de la figure 4 ; et la figure 7 est une vue en coupe d'un dispositif électronique.
Description détaillée
De mêmes éléments ont été désignés par de mêmes références dans les différentes figures. Par souci de clarté, seuls les éléments utiles à la compréhension des modes de réalisation décrits ont été représentés et sont détaillés. En particulier, la conception de la grille d'interconnexion 110 n'est pas développée.
Dans la description qui suit, lorsque l'on fait référence à des qualificatifs de position relative, "supérieur", "inférieur", etc., il est fait référence à l'orientation des figures. Sauf précision contraire, l'expression "de l'ordre de" signifie à 10 % près, de préférence à 5 % près.
La figure 2 est une vue en coupe d'une portion d'un dispositif électronique D, par exemple un téléphone portable, illustrant un exemple d'utilisation d'un ensemble tel que celui de la figure 1. Le dispositif D comprend en face supérieure un écran E. L'ensemble de la figure 1 est disposé dans le dispositif électronique D, la carte de raccordement 200 étant côté face inférieure, par l'intermédiaire de pieds P, et le boîtier 100 étant côté écran. Dans cette configuration, la face supérieure du boîtier 100 est disposée à une distance d de l'écran E.
Dans ce mode de réalisation, l'une des puces 101 est un module optique OP comprenant un capteur optique ou un émetteur optique en face supérieure. Ainsi, la face supérieure du module OP n'est pas recouverte de résine 130 afin de ne pas empêcher son fonctionnement. Un inconvénient de ce dispositif est que le module optique OP est éloigné de l'écran de la distance d, ce qui peut nuire à son bon fonctionnement.
Il serait donc souhaitable de pouvoir augmenter l'épaisseur de l'ensemble de la figure 1, afin par exemple de réduire la distance d dans l'exemple de réalisation de la figure 1. Les épaisseurs du boitier 100 et de la carte de circuit imprimé 200 étant généralement fixées par les procédés de fabrication de ces éléments, augmenter l'épaisseur du moyen de connexion est la solution la plus commode pour augmenter l'épaisseur d'un tel dispositif. Cependant, augmenter la taille des billes de soudure impliquerait, pour respecter le rapport hauteur/largeur et l'isolement entre deux billes voisines, d'augmenter les largeurs du boitier 100 et de la carte de circuit imprimé 200.
La figure 3 est une vue en coupe du boitier 100 de la figure 1 monté sur la carte de circuit imprimé 200 par l'intermédiaire d'un interposeur 400 et de billes de soudure 300A, 300B. Les billes 300A et 300B sont du type des billes de soudure 300 illustrées en relation avec la figure 1. L'interposeur 400 est une plaque du type de la grille d'interconnexion 110 du boitier 100. Ainsi, l'interposeur 400 comprend, en face supérieure, des plots 401, et, en face inférieure, des contacts 403. Chaque plot 401 est connecté à un ou plusieurs contacts 403 par l'intermédiaire de vias 405.
Le boitier 100 est monté sur l'interposeur par l'intermédiaire des billes de soudure 300A. Plus particulièrement, chaque contact 113 du boitier 100 est connecté à un plot 401 de l'interposeur 400 par une bille de soudure 300A. L'interposeur 400 est lui-même monté sur la carte de circuit imprimé 200 par l'intermédiaire des billes 300B. Plus particulièrement, chaque contact 403 de l'interposeur 400 est connecté à un plot 201 de la carte 200 par une bille 300B.
La figure 3 présente une solution permettant d'utiliser deux billes superposées (par l'intermédiaire d'un interposeur) de diamètre moindre que celles qui seraient nécessaires dans la configuration de la figure 1. Cependant, le diamètre des billes n'est que peu variable, de même pour l'épaisseur d'un interposeur qui dépend de son procédé de fabrication. De plus, l'ajout d'un interposeur implique un coût de conception supplémentaire.
La figure 4 est une vue en coupe d'un mode de réalisation du boîtier 100 de la figure 1 monté sur la carte de circuit imprimé 200 par l'intermédiaire d'un mode de réalisation d'une entretoise de reprise de contact 500. L'entretoise 500 est une couche isolante 501 traversée par des vias rectilignes 503. La couche isolante 501 est par exemple en une résine isolante électriquement, par exemple une résine époxy. Les vias 503 sont tous parallèles entre eux. Les vias 503 sont par exemple en métal ou en alliage conducteur, et ont une section qui s'inscrit dans un cercle de diamètre proche de celui du contact 113, par exemple compris entre 100 pm et 1 mm, par exemple de l'ordre de 300 pm. A titre d'exemple, les vias 503 sont des vias cylindriques. L'entretoise 500 est positionnée entre le boîtier 100 et la carte de circuit imprimé 200. De plus, chaque contact 113 du boîtier 100 est connecté à un ou plusieurs plots 201 de la carte 200 par l'intermédiaire d'un via 503.
Un avantage de ce mode de réalisation est que l'épaisseur de l'entretoise 500 est facilement modulable. L'épaisseur de l'entretoise 500 est par exemple comprise entre 100 pm et 1 mm.
Les figures 5A à 5F sont des vues en coupe illustrant la mise en oeuvre d'étapes d'un mode de réalisation d'un procédé de fabrication d'un boîtier 100 décrit en relation avec la figure 4. A l'étape de la figure 5A, des puces 101 sont montées sur la plaque d'interconnexion 110 du boîtier 100 comprenant des plots lll, des contacts 113 et des vias 115. Plus particulièrement, chaque contact 101A des puces 101 est connecté à un plot lll par une bille de soudure 103. L'ensemble formé par la grille d'interconnexion 110 et les puces 101 est retourné pour positionner les contacts 113 de la grille d'interconnexion 110 vers le haut. A l'étape de la figure 5B, une couche isolante 501 est déposée sur les contacts 113 de la grille d'interconnexion 110 et forme la couche isolante 501 de l'entretoise 500. La couche 501 a une épaisseur comprise entre 100 pm et 1 mm, par exemple de l'ordre de 600 pm. A l'étape de la figure 5C, des cavités 510 traversant la couche 501 sont formées. Chaque cavité 510 découvre un contact 113 de la grille d'interconnexion 110. La couche 501 forme alors un masque 501 découvrant les contacts 113. Les cavités 510 sont par exemple formées à l'aide d'un laser, par exemple par un procédé IMV (de l'anglais "Through Mold Via"), ou par gravure chimique. A titre de variante, les cavités 510 peuvent être formées directement pendant le dépôt de la couche 500. A titre d'exemple, l'étape de dépôt peut comprendre l'utilisation d'un outil injectant de la résine dans un moule. A l'étape de la figure 5D, les cavités 510 sont remplies de billes de soudure 520. Chaque cavité 510 peut accueillir une ou plusieurs billes de soudure 520 selon ses dimensions. Les billes de soudure 520 sont par exemple en métal ou en alliage conducteur. A l'étape de la figure 5E, les billes de soudure 520 sont fondues afin de remplir complètement les cavités 510 et de former les vias 503 présentés en relation avec la figure 4. Chaque via 503 a donc une de ses extrémités connectée à un contact 113. A titre de variante, les cavités 510 pourraient être remplies de pâte à braser.
Le volume des billes de soudure 520 est par exemple choisi pour correspondre à celui des cavités 510, sinon on prévoit une étape de planarisation de la surface de la couche 501 pour la ramener au niveau de la surface des vias 503. A l'étape de la figure 5F, le dispositif décrit en figure 5E est monté sur la carte de circuit intégré 200. Plus particulièrement, chaque via 503 est connecté à un plot 201 de la carte de circuit intégré. La figure 5E illustre le dispositif obtenu retourné pour positionner les puces 101 vers le haut.
Dans des étapes de fabrication postérieures, la fabrication du boitier 100 est terminée. Plus précisément, les murs latéraux 120 sont formés sur la grille d'interconnexion 110 et le boitier 100 est ensuite rempli de la résine 130 permettant de protéger les puces 101.
Un avantage de ce procédé est qu'il s'adapte à la fabrication de plusieurs boitiers en parallèle. Plus particulièrement, en positionnant plusieurs boitiers 100 sur une même plaque, une entretoise 500 peut être formée sur chaque boitier 100 en même temps.
La figure 6 est une vue en coupe d'une variante de réalisation 600 de l'entretoise 500 de la figure 4. L'entretoise 600 est formée d'une couche isolante 601 traversée par des vias 603. La couche isolante 601 est du type de la couche 501 décrite en relation avec la figure 4. Les vias 603 ont une forme conique, c'est-à-dire ayant une face supérieure d'aire inférieure que leur face inférieure.
Un avantage de ce mode de réalisation est qu'il permet de faciliter le remplissage des cavités formées dans la couche isolante pendant le procédé de fabrication de l'entretoise. Un autre avantage est qu'il permet de connecter des contacts et des plots de tailles différentes.
La figure 7 est une vue en coupe du dispositif D de la figure 3 dans lequel on a disposé un ensemble de la figure 4. En adaptant l'épaisseur de l'entretoise 500 au dispositif D, on positionne la face supérieure du module optique OP contre l'écran E du dispositif D.
Des modes de réalisation particuliers ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les murs latéraux 120 et la résine 130 peuvent être disposés dans une étape précédant l'étape décrite en relation avec la figure 5A.

Claims (15)

  1. REVENDICATIONS
    1. Entretoise (500, 600) isolante de reprise de contacts entre un boîtier (100) pour puce électronique (101) et une carte de raccordement (200), traversée par des vias conducteurs (503, 603) d'axes rectilignes et parallèles en eux.
  2. 2. Entretoise selon la revendication 1, ayant une épaisseur comprise entre 100 pm et 1 mm.
  3. 3. Entre toise selon la revendication 1 ou 2, dans laquelle les vias (503) ont une section qui s'inscrit dans un cercle de diamètre compris entre 100 pm et 1 mm.
  4. 4. Entretoise selon l'une quelconque des revendications 1 à 3, dans laquelle les vias (503) ont une forme cylindrique.
  5. 5. Entretoise selon l'une quelconque des revendications 1 à 3, dans laquelle les vias (603) ont une forme conique.
  6. 6. Entretoise selon l'une quelconque des revendications 1 à 5, dans lequel les vias (503, 603) sont en métal ou en alliage conducteur.
  7. 7. Entretoise selon l'une quelconque des revendications 1 à 6, formée d'une résine isolante.
  8. 8. Dispositif électronique (D) comprenant : un boîtier (100) pour puce électronique ; une entretoise (500, 600) selon l'une quelconque des revendications 1 à 7 ; et une carte de circuit imprimé (200) .
  9. 9. Dispositif électronique selon la revendication 8, comprenant un écran (E), et dans lequel le boîtier (100) comprend au moins un module optique (OP), l'entretoise (500, 600) étant positionnée pour coller le module optique (OP) à l'écran (E).
  10. 10. Procédé de fabrication d'une entretoise (500, 600) isolante de reprise de contacts selon l'une quelconque des revendications 1 à 7.
  11. 11. Procédé de fabrication selon la revendication 10, d'une entretoise (500, 600) isolante de reprise de contacts entre un boîtier (100) pour puce électronique et une carte de raccordement (200), comprenant les étapes successives suivantes : déposer un masque isolant (501), formant l'entretoise (500, 600), comprenant des cavités (510), sur une face du boîtier (100) comprenant des contacts (113) à reporter sur la carte de raccordement (200) ; et former des vias (503, 603) dans les cavités (510) du masque (501) .
  12. 12. Procédé selon la revendication 10 ou 11, dans lequel le masque (501, 601) isolant est formé par gravure chimique ou par gravure laser d'une couche isolante.
  13. 13. Procédé selon la revendication 10 ou 11, dans lequel le masque isolant (501, 601) est déposé à l'aide d'un outil injectant un matériau isolant dans un moule.
  14. 14. Procédé selon l'une quelconque des revendications 10 à 13, dans lequel les vias (503, 603) sont formés en remplissant les cavités de pâte à braser.
  15. 15. Procédé selon l'une quelconque des revendications 10 à 14, dans lequel les vias (503, 603) sont formés en remplissant les cavités de billes de soudure (520) puis en faisant fondre lesdites billes.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3076659B1 (fr) * 2018-01-05 2020-07-17 Stmicroelectronics (Grenoble 2) Sas Entretoise isolante de reprise de contacts
TWI711131B (zh) * 2019-12-31 2020-11-21 力成科技股份有限公司 晶片封裝結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6406939B1 (en) * 1998-05-02 2002-06-18 Charles W. C. Lin Flip chip assembly with via interconnection
US20100200279A1 (en) * 2008-12-29 2010-08-12 Ibiden Co., Ltd. Electronic component mounting substrate and method for manufacturing electronic component mounting substrate
FR2953063A1 (fr) * 2009-11-20 2011-05-27 St Microelectronics Tours Sas Procede d'encapsulation de composants electroniques sur tranche
US20140084455A1 (en) * 2012-09-26 2014-03-27 Siliconware Precision Industries Co., Ltd. Semiconductor package and fabrication method thereof
US20150270192A1 (en) * 2014-03-19 2015-09-24 Stmicroelectronics Sa Integrated circuit chip assembled on an interposer

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6075710A (en) * 1998-02-11 2000-06-13 Express Packaging Systems, Inc. Low-cost surface-mount compatible land-grid array (LGA) chip scale package (CSP) for packaging solder-bumped flip chips
JP2002076615A (ja) * 2000-08-31 2002-03-15 Asahi Chem Res Lab Ltd プリント配線基板及びそのスルーホールへの半田付け方法
US6791035B2 (en) * 2002-02-21 2004-09-14 Intel Corporation Interposer to couple a microelectronic device package to a circuit board
JP2004356618A (ja) * 2003-03-19 2004-12-16 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法
CN1792126A (zh) * 2003-05-19 2006-06-21 大日本印刷株式会社 双面布线基板和双面布线基板的制造方法以及多层布线基板
KR101199285B1 (ko) * 2004-02-04 2012-11-12 이비덴 가부시키가이샤 다층프린트배선판
JP2005236220A (ja) * 2004-02-23 2005-09-02 Dainippon Printing Co Ltd 配線基板と配線基板の製造方法、および半導パッケージ
KR100792352B1 (ko) * 2006-07-06 2008-01-08 삼성전기주식회사 패키지 온 패키지의 바텀기판 및 그 제조방법
US20080284037A1 (en) * 2007-05-15 2008-11-20 Andry Paul S Apparatus and Methods for Constructing Semiconductor Chip Packages with Silicon Space Transformer Carriers
JP5644242B2 (ja) * 2009-09-09 2014-12-24 大日本印刷株式会社 貫通電極基板及びその製造方法
US8405229B2 (en) * 2009-11-30 2013-03-26 Endicott Interconnect Technologies, Inc. Electronic package including high density interposer and circuitized substrate assembly utilizing same
US8053283B2 (en) * 2010-03-25 2011-11-08 International Business Machines Corporation Die level integrated interconnect decal manufacturing method and apparatus
US8584354B2 (en) * 2010-08-26 2013-11-19 Corning Incorporated Method for making glass interposer panels
US20130242493A1 (en) * 2012-03-13 2013-09-19 Qualcomm Mems Technologies, Inc. Low cost interposer fabricated with additive processes
JP2013206937A (ja) * 2012-03-27 2013-10-07 Kyocer Slc Technologies Corp 配線基板およびその製造方法
US9691693B2 (en) * 2013-12-04 2017-06-27 Invensas Corporation Carrier-less silicon interposer using photo patterned polymer as substrate
US9666559B2 (en) * 2014-09-05 2017-05-30 Invensas Corporation Multichip modules and methods of fabrication
CN104409364B (zh) * 2014-11-19 2017-12-01 清华大学 转接板及其制作方法、封装结构及用于转接板的键合方法
US20160343646A1 (en) * 2015-05-21 2016-11-24 Qualcomm Incorporated High aspect ratio interconnect for wafer level package (wlp) and integrated circuit (ic) package
CN106973495B (zh) * 2017-05-04 2019-12-13 奇酷互联网络科技（深圳）有限公司 一种印刷电路板的内层电路调试方法
FR3076659B1 (fr) * 2018-01-05 2020-07-17 Stmicroelectronics (Grenoble 2) Sas Entretoise isolante de reprise de contacts

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6406939B1 (en) * 1998-05-02 2002-06-18 Charles W. C. Lin Flip chip assembly with via interconnection
US20100200279A1 (en) * 2008-12-29 2010-08-12 Ibiden Co., Ltd. Electronic component mounting substrate and method for manufacturing electronic component mounting substrate
FR2953063A1 (fr) * 2009-11-20 2011-05-27 St Microelectronics Tours Sas Procede d'encapsulation de composants electroniques sur tranche
US20140084455A1 (en) * 2012-09-26 2014-03-27 Siliconware Precision Industries Co., Ltd. Semiconductor package and fabrication method thereof
US20150270192A1 (en) * 2014-03-19 2015-09-24 Stmicroelectronics Sa Integrated circuit chip assembled on an interposer

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