WO2018073517A1 - Procede de realisation d'une puce microelectronique destinee a etre hybridee a une deuxieme puce - Google Patents

Procede de realisation d'une puce microelectronique destinee a etre hybridee a une deuxieme puce Download PDF

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WO2018073517A1
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layer
chip
coefficient
thermal expansion
interest
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Adrien Gasse
David Henry
Bertrand Chambion
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Commissariat à l'énergie atomique et aux énergies alternatives
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Definitions

  • the field of the invention is that of the assembly or hybridization of two microelectronic chips to one another, comprising the application of a so-called hybridization temperature.
  • the invention relates more specifically to the production of a first microelectronic chip intended to be hybridized to a second microelectronic chip, as well as to a hybridization process of the two microelectronic chips.
  • the invention finds an application in the assembly of chips of different materials, such as an optoelectronic chip comprising a matrix of light-emitting diodes or GaN-based photodiodes on a chip comprising a silicon-based readout circuit. .
  • the microelectronic chips can be both electronic devices such as an integrated circuit for reading and / or processing electrical signals, as optoelectronic devices such as a matrix of light emitting diodes or photodiodes.
  • the microelectronic chips are assembled at their respective connection face, on which each chip comprises a matrix of N * M electrical interconnection pads.
  • the assembly method then comprises a step of aligning and contacting the interconnection pads, two by two, then a step of applying a so-called hybridization temperature, thereby achieving a mechanical link between the two. chips by fusion or inter-diffusion interconnection pads of one and / or the other microelectronic chip.
  • the microelectronic chips Pi, P2 are first brought into contact with each other, so that the respective interconnection pads 12, 22 are aligned and superimposed two by two, and put in contact.
  • the interconnection pads 12, 22 are here spaced from each other on a periodic basis following a step p.
  • the interconnection pads 22 of the second chip P2 comprise a fusible material, for example based on indium or another metal or alloy, such as a eutectic SnAg or SnAgCu alloy, and the dots interconnection 12 of the first chip Pi are made of a material wettable by the fuse material when the latter is in the liquid phase.
  • the chips Pi, P2 are then subjected to the hybridization temperature ⁇ greater than or equal to the melting temperature of the fusible material of the interconnection pads 22 of the second chip P2. for example at 220 ° C.
  • a relative misalignment AL of the interconnection pads 12, 22 may then appear due to the difference between the thermal expansion coefficients of the two chips Pi, P2.
  • the relative misalignment AL can reach half of the pitch p, here about 25 ⁇ or more.
  • the relative misalignment can lead, especially in the case of small steps and large interconnect matrices, to a loss of mechanical contact and therefore to a lack of electrical connection between the respective interconnection pads.
  • the invention aims to remedy at least in part the disadvantages of the prior art, and more particularly to provide a method for producing a first microelectronic chip to be hybridized to a second microelectronic chip so that that, during the subsequent hybridization phase, the relative misalignment between the respective interconnection pads is less than a predetermined threshold value.
  • the object of the invention is a method of producing a first microelectronic chip comprising a so-called layer of interest having a first face, said connection, on which are located electrical interconnect pads , and having a coefficient of thermal expansion a c i, and intended to be assembled at a so-called hybridization temperature Th, a second microelectronic chip, having a second face, called connection, on which are located pads electrical interconnection, and having a coefficient of thermal expansion o P2 , said apparent, at the second connecting face, lower than the coefficient of thermal expansion a c i.
  • the method comprises the following steps:
  • a layer of glue on one face of the layer of interest opposite to the first connection face, said glue layer having a thickness e cc less than or equal to a predetermined maximum value e TM ax , and a modulus d Young E cc between minimum values E TM in and maximum Ej3 ⁇ 4 ax predetermined;
  • a so-called handle layer on the adhesive layer said handle layer having a thickness e cp greater than or equal to a minimum value e3 ⁇ 4 in predetermined, and a coefficient of thermal expansion a cp less than or equal to the apparent coefficient of thermal expansion P2 ;
  • the method may comprise a step of determining a maximum value ap ax of the apparent thermal expansion coefficient P1 of the first chip at the first connection face, for which the relative misalignment AL is substantially equal to the predetermined threshold value AL max .
  • the interconnection pads may be distributed periodically with a pitch p, and the predetermined threshold value AL max may be less than or equal to p / 2.
  • the adhesive layer may have a coefficient of thermal expansion a cc greater than that a c i of the layer of interest and that a cp of the handle layer.
  • the method may comprise a prior step of growth of the layer of interest from a growth substrate made of a material having a coefficient of thermal expansion greater than the apparent thermal expansion coefficient ô P2 of the second chip.
  • the layer of interest of the first chip may comprise light emitting diodes or photodiodes.
  • the layer of interest of the first chip may be made based on a III-V semiconductor compound or a semiconductor compound II-VI.
  • the second chip may comprise a said support layer and an IC layer located between the second connection face and the support layer, the apparent thermal expansion coefficient OC P2 being substantially equal to the thermal expansion coefficient of the support layer.
  • the support layer may be made of silicon.
  • the adhesive layer may have a thickness e cc less than or equal to 4 times the thickness e c i of the layer of interest.
  • the adhesive layer may have a Young's modulus E cc between MPa and 40GPa.
  • the thickness e cp of the handle layer may be greater than or equal to 20 times the thickness e c i of the layer of interest.
  • the invention also relates to a hybridization method of a first microelectronic chip with a second microelectronic chip having a second face, said connection, on which are located electrical interconnect pads, and having a coefficient of thermal expansion ⁇ c P2 , said apparent, the method comprising the following steps:
  • hybridization T h Hybrid the first and second chips to each other at the temperature value called hybridization T h .
  • FIGS. 1A and 1B are schematic and partial sectional views of a step of contacting the microelectronic chips so that the interconnection pads are in pairs (fig.iA), and a step of temperature rise up to the hybridization value Th, illustrating the relative misalignment of the interconnection pads (fig.iB);
  • FIG. 2 is a flowchart of a method for producing a first microelectronic chip intended to be hybridized at the hybridization temperature Th to a second microelectronic chip;
  • FIG. 3 illustrates an example of a change in the value of the apparent thermal expansion coefficient F1 of the first chip at its connection face as a function of the number N ⁇ N of interconnection pads;
  • FIGS. 4A to 4C illustrate examples of changes in the value of the apparent thermal expansion coefficient F1 of the first chip at its connection face as a function of the thickness e cs of the support layer (FIG. , the thickness e cc of the adhesive layer (fig.4B), and the dYoung module E cc of the adhesive layer (fig.4C);
  • FIGS. 5A to 5I are schematic and partial sectional views of different steps of a preparation of a layer of interest, of making a first microelectronic chip comprising the layer of interest according to the method illustrated in FIG. fig.2, then hybridization of the first microelectronic chip to a second microelectronic chip.
  • the invention relates to a method for producing a first microelectronic chip intended to be hybridized to a second microelectronic chip at a temperature of hybridization Th greater than room temperature.
  • Hybridization means an assembly of two microelectronic chips so as to ensure a mechanical attachment of the chips to each other, as well as an electrical connection.
  • the microelectronic chips may include integrated circuits and / or optically active elements such as light emitting diodes or photodiodes.
  • the first chip is an optoelectronic chip comprising a matrix of light emitting diodes or photodiodes
  • the second microelectronic chip comprises an integrated circuit forming a read circuit for applying a control or reading signal to the light-emitting diodes or photodiodes.
  • a chip may be made from a semiconductor plate, or w afer, and have dimensions of width, length or diameter, substantially equal to those of the semiconductor plate. It may also have dimensions smaller than those of the semiconductor plate.
  • Each microelectronic chip may comprise one or more layers of different materials each having a coefficient of thermal expansion proper.
  • the coefficient of thermal expansion of a material expresses the relative elongation (l 2 -li) / li of the material for a given temperature difference T 2 -Ti.
  • a (1 2 - li) / (Li (T 2 - Ti)), where h is the length of the material at temperature ⁇ , and 1 2 is the length at temperature T 2 greater than T
  • the coefficient of apparent thermal expansion at the level of a given face of the chip is defined as being the relative elongation ( ⁇ 2 -i 1) / ù of the chip at the level of the face considered for the given temperature difference T 2 -T x .
  • at (I 2 - Ii) / (Ii - (T 2 - ⁇ )), where and I 2 are here the lengths measured at the level of the considered face.
  • the coefficient of apparent thermal expansion can therefore be measured simply at the level of the considered face of the chip.
  • the coefficient of apparent thermal expansion of a chip differs from the average thermal expansion coefficient of the chip, which essentially corresponds to a weighting of the coefficients of thermal expansion of each layer of the chip according to their volume fraction, thickness and / or elasticity coefficients (Young's modulus and Poisson's ratio).
  • a layer or a chip is said to be made based on a material when its average thermal expansion coefficient is substantially equal to the coefficient of thermal expansion of the material.
  • a layer comprising a plurality of light-emitting diodes made of GaN may comprise electrical insulation portions of the diodes between them made of a dielectric material, for example an oxide or a silicon nitride. Such a layer is then said to be made based on GaN when its average expansion coefficient is substantially equal to that of GaN.
  • the first and second microelectronic chips each comprise NxM electrical interconnection pads by which the mechanical assembly and the electrical connection between the chips are intended to be obtained.
  • N and M values may be the same or different.
  • the NxM interconnection pads are located on a connection face of the chip, and are spaced from each other, preferably periodically in a pitch p.
  • the pitch p is here considered identical along the axis of N pads and following that of the M pads, but it may be different. They are made of at least one electrically conductive material.
  • the interconnection pads of the first chip and / or the second chip, here of the second chip comprise a fusible material whose melting temperature is less than or equal to the hybridization temperature. For example, they may be indium balls or SnAgCu (SAC), or their alloys.
  • SAC SnAgCu
  • the invention relates primarily to a method of producing a first microelectronic chip so that, when hybridized to a second microelectronic chip, the interconnect pads have a relative misalignment less than or equal to a predetermined threshold value .
  • relative misalignment is meant the distance, in the plane parallel to the connection faces, between the center, or center of gravity, of an interconnection pad of the first chip with respect to the center, or barycenter of the pad of interconnection of the second chip with which it was initially aligned.
  • FIG. 2 is a flowchart of a method for producing a first microelectronic chip Pi intended to be hybridized to a second microelectronic chip P2 at a hybridization temperature Th, such as that described with reference to FIGS. 5A to 5I. .
  • the first chip Pi comprises a layer 13, said to be of interest, having a coefficient of thermal expansion a c i, a thickness denoted e c i, and a dYoung module E c ;.
  • the layer of interest 13 is made based on a material of interest, here a crystalline semiconductor material.
  • the coefficient a c i of the layer of interest 13 is substantially equal to the coefficient of thermal expansion of the material of interest.
  • the material of interest may be a III-V semiconductor compound, that is to say comprising elements III and elements of the elements V of the periodic table, for example GaN, or a compound semiconductor II-VI, or even an IV semiconductor compound such as germanium. It may extend continuously in the plane of the layer and over all or part of the thickness of the layer, or alternatively may extend to form portions or areas distinct from each other.
  • the first chip Pi is an optoelectronic chip whose layer of interest 13 comprises a matrix of light-emitting diodes made of GaN (not shown).
  • the light emitting diodes may have a structure identical or similar to that described in the patent application FR3023061, or that described in the publication of Fan et al entitled III-n itride m icro-itter arrays developm ent and applications, J. Phys . D: Appl. Phys. 41 (2008) 094001.
  • the first chip Pi comprises a so-called connection face 11 at which is located a matrix of NxM pads 12 of electrical interconnection.
  • the interconnection pads 12 are spaced from one another, preferably periodically in a p-spacing.
  • the second microelectronic chip P2 has a second face 21 said connection on which is located a matrix of NxM pads 22 of electrical interconnection.
  • the interconnection pads 22 here comprise a fusible material at the hybridization temperature ⁇ , and are spaced from each other in a manner identical to the pads 12 of the chip P1.
  • the chip P2 has a coefficient of thermal expansion, said apparent, noted ôc P2 , defined at the connection face 21.
  • the chip P2 comprises a so-called support layer 24 having a thickness e cs and made of a material having a coefficient of thermal expansion a cs .
  • the support layer 24 may be a substrate, or w afer, with a thickness of 725 ⁇ .
  • the coefficient of thermal expansion a cs is then approximately 2.6.1 ⁇ 6 K 1 .
  • the chip P2 may comprise other layers than the support layer 24, in particular a so-called integrated circuit layer 23 formed of an electrically insulating material, for example a dielectric material such as S102, in which electrical connection lines (not shown) of an electrically conductive material, for example a metallic material.
  • This integrated circuit layer 23 is located between the connection face 21 and the support layer 24.
  • the second chip P2 is made based on the material of the support layer 24, so that it has an apparent coefficient of thermal expansion ⁇ c P2 , at the level of the connecting face 21, substantially equal to the coefficient of thermal expansion a cs of the support layer 24, in other words: öc P2 ⁇ a cs .
  • the apparent coefficient of thermal expansion ⁇ c P2 of the chip P2 is smaller than the coefficient of thermal expansion a c i of the layer of interest 13 of the chip Pi.
  • the coefficient a c i is of the order of 5.6.1 ° 6 K 1 for a GaN-based layer of interest 13
  • the apparent coefficient ⁇ c P2 is of the order of 2.6 ⁇ 6 K 1 for a P2 chip based on silicon.
  • it is sought to mechanically constrain the layer of interest 13 of the chip Pi to control and limit the relative misalignment AL of the interconnection pads 12 vis-à-vis those 22 of the chip P2.
  • thermomechanical properties of the layer of interest 13 of the chip Pi on the one hand and those of the second chip P2 on the other hand.
  • a second step consists in determining a maximum threshold value AL max of relative misalignment AL between the interconnection pads 12 of the chip Pi and the interconnection pads 22 of the chip P2, so as to limit or even eliminate the risks. loss of mechanical contact and therefore electrical between the interconnection pads.
  • This maximum threshold value AL max depends in particular on the spacing between the interconnection pads 12, 22 adjacent to the same connection face 11, 21.
  • the maximum threshold value AL max of relative misalignment AL may be less than or equal to p / 2, and preferably be less than or equal to p / 4.
  • the pads may have an average dimension, in the XY plane, substantially equal to p / 2.
  • the maximum threshold value AL max of relative misalignment AL may be less than or equal to the average dimension of the pads, for example equal to p / 2, and preferably be less than or equal to half the average dimension of the pads, for example equal to p / 4.
  • dimension of a pad is meant the dimension of width or length of the stud, or diameter, along an axis passing through the N or M interconnect pads.
  • the maximum threshold value AL max may be expressed in terms of the thermal expansion coefficient apparent to Fl of the chip Pi at its connection face 11.
  • the maximum threshold value AL max of relative misalignment is reached for a maximum value ⁇ ? ⁇ the apparent coefficient of expansion ⁇ ⁇ ⁇ of the chip Pi at its connection face 11, according to the relationship: ⁇ ** ⁇ 2.AL max /(L.AT) + a P2 .
  • FIG. 3 illustrates an example of a relationship between the coefficient of thermal expansion apparent at F1 of the chip Pi at its connection face 11 as a function of the number N ⁇ N of interconnect pads, for a maximum threshold value AL max. substantially equal to p / 4, and for a temperature difference of ⁇ of about 200 ° C.
  • the dashed line represents the coefficient of thermal expansion apparent P2 of the chip P2, here substantially equal to 2.6.1 6 K 1 for a chip P2 made of silicon.
  • the maximum value at x is about 3.10 6 K 1 .
  • a third step is to determine threshold values of dimensional and thermomechanical characteristics of the chip Pi, which is then formed of the layer of interest 13 to which is attached a layer 15, said handle, by means of an intermediate adhesive layer 14, so that, during the hybridization of the chips Pi and P2, the relative misalignment AL is substantially equal to the maximum threshold value AL max .
  • the apparent expansion coefficient Pl of the chip Pi is then substantially equal to the maximum value at x .
  • the handle layer 15 is made of a material, preferably identical to that of the support layer 24 of the chip P2, so that:
  • a cp is less than or substantially equal to, and preferably substantially equal to, the coefficient of thermal expansion apparent P2 of the chip P2;
  • the adhesive layer 14 has the following characteristics:
  • the coefficient of thermal expansion a cc has a value which may be greater, at least 10 times or even twenty times, than that of the layer of interest 13 and of the handle layer 15.
  • Determining the minimum thickness e TM in of the handle layer 15 on the one hand, and the maximum value ej3 ⁇ 4 ax and the minimum values E TM in and maximum E TM ax of the adhesive layer 14 of on the other hand, can be realized by a parametric study carried out by numerical simulation, in particular by means of the software ANSYS® simulating the thermomechanical behavior of the Pi chip modelized by finite elements.
  • FIGS. 4A to 4C are examples illustrating the influence of said variables on the apparent expansion coefficient P1 of the chip Pi.
  • the chip P2 is made of silicon, and has a coefficient of expansion.
  • thermal apparent P2 of 2.6.1 ⁇ 6 K 1 .
  • the chip Pi comprises a layer of interest 13 made of GaN, and has a coefficient of thermal expansion a c i equal to 5.6.1 ⁇ 6 K 1 approximately, a thickness e c i of approximately 5 ⁇ , a dYoung module E c ; equal to about 3 oGPa and a Poisson's ratio v c i equal to about 0.33.
  • the adhesive layer 14 has a coefficient of thermal expansion a cc equal to 86.10 6 K 1 approximately, a thickness e cc whose maximum value is to be determined, a dyoung Ecc module whose minimum and maximum values are to be determined, and a coefficient approximately 0.35 Poisson, here in the case of an epoxy glue, for example an EPO-TEK adhesive E360.
  • the handle layer 15 is made of silicon. It has a coefficient of thermal expansion a cp equal to 2.6.1 ⁇ 6 K 1 approximately, a thickness e cp whose minimum value is to be determined, a Young modulus E cp equal to approximately i30GPa, and a Poisson's ratio of About 0.28.
  • the hybridization of a chip Pi to a chip P2 by 4000 ⁇ 4000 interconnection pads at a hybridization temperature of 200 ° C., ie a ⁇ about 200 ° C, with a relative misalignment less than or equal to the pitch p / 4, implies that the chip Pi has an apparent coefficient of expansion ⁇ ⁇ ⁇ less than or equal to a maximum value at ⁇ x equal to 3.1er 6 K 1 about.
  • FIG. 4A illustrates the influence of the thickness e cp of the handle layer 15 on the value of the apparent expansion coefficient ⁇ ⁇ ⁇ of the chip Pi at the connection face 11, in the case where the adhesive layer 14 has a thickness of 2.5 ⁇ and a Young's modulus of 2.8GPa at room temperature.
  • the maximum value at x x of 3.1 6 6 K 1 of the apparent coefficient of thermal expansion at P1 of the chip Pi is reached for a minimum value e n of the handle layer 15 of approx.
  • the relative misalignment AL will be less than or equal to the predetermined threshold value, namely here p / 4.
  • FIG. 4B illustrates the influence of the thickness e cc of the adhesive layer 14 on the value of the apparent expansion coefficient ⁇ ⁇ ⁇ of the chip Pi at the face 11, in the case where the layer handle 15 has a thickness of 3 ⁇ and where the adhesive layer 14 has a Young's modulus of 2.8GPa.
  • the maximum value 3.1er 6 K 1 of the apparent thermal expansion coefficient Pi of the chip Pi is reached for a maximum value e3 ⁇ 4 ax of the adhesive layer 14 of ⁇ approximately.
  • the relative misalignment AL will be less than or equal to the predetermined threshold value, namely here p / 4.
  • FIG. 4C illustrates the influence of the Young's modulus E cc of the adhesive layer 14 on the value of the apparent expansion coefficient 3 ⁇ 4 i of the chip Pi at the face 11.
  • the handle layer 15 has a thickness of approximately 3 ⁇ and the adhesive layer 14 has a thickness of approximately 2.5 ⁇ .
  • the inventors have shown that, in general, the value of the apparent coefficient of thermal expansion Pi of the chip Pi at the connection face 11 is less than or equal to the maximum value at x when the value of the Young modulus Ecc of the adhesive layer 14 belongs to an interval delimited by minimum values E TM in and maximum E TM ax , the terminals being included.
  • a fourth step consists in depositing the adhesive layer 14 on the face 13a of the layer of interest 13 opposite to the connection face 11, and then fixing the handle layer 15 on the adhesive layer 14.
  • the adhesive layer 14 is chosen so that on the one hand its thickness e cc is less than or equal to the maximum value ej3 ⁇ 4 ax previously determined, and on the other hand that its dYoung module E cc is between the values minimum E TM n and maximum Ej3 ⁇ 4 ax previously determined.
  • the handle layer 15 is chosen so that on the one hand its thickness e cp is greater than or equal to the minimum value e TM n previously determined, and secondly that its coefficient of thermal expansion a cp is lower or equal to the apparent coefficient ⁇ c P2 of the chip P2.
  • the adhesive layer 14 may have a coefficient of thermal expansion a cc greater than the coefficient a c i of the layer of interest 13 and the coefficient a cp of the handle layer 15.
  • a cc coefficient of thermal expansion
  • the adhesive layer 14 may have a coefficient of thermal expansion a cc greater than the coefficient a c i of the layer of interest 13 and the coefficient a cp of the handle layer 15.
  • the adhesive layer 14 has a thickness e cc less than or equal to 4 times the thickness e c i of the layer of interest 13, and preferably less than or equal to 2 times this thickness e c i. It is also advantageous for the adhesive layer 14 to have a Young's modulus E cc of between PMa and 4oGPa. In addition, it is advantageous for the thickness e cp of the handle layer 15 to be at least 20 times greater than the thickness e c i of the layer of interest 13. A relative misalignment of less than or equal to p / 2 is then obtained between the chips Pi and P2 each having NxM interconnection pads, the maximum value between N and M being less than or equal to about 4000.
  • FIGS. 5A to 5I are schematic and partial sectional views of an exemplary hybridization method of a first microelectronic chip Pi with a second microelectronic chip P2, comprising steps of preparation and realization of the first Pi chip.
  • a three-dimensional direct reference ( ⁇ , ⁇ , ⁇ ) is defined here, where the X and Y axes form a plane parallel to the main plane of the layer of interest 13, and where the Z axis is oriented substantially orthogonal to the main plane of the layer of interest 13.
  • the terms “vertical” and “vertically” extend as being relative to an orientation substantially parallel to the axis.
  • Z and the terms “horizontal” and “horizontally” as being relative to an orientation substantially parallel to the plane (X, Y).
  • growth of the layer of interest 13 is carried out from a growth substrate 16.
  • the growth can be carried out by epitaxy, for example by the organometallic vapor phase (MOCVD, for MetalOrgan ic Chem ical Vapou r Deposition, in English).
  • MOCVD MetalOrgan ic Chem ical Vapou r Deposition
  • the growth substrate 16 may have a coefficient of thermal expansion greater than that of the layer of interest 13.
  • the growth substrate 16 may be sapphire (Al2O3), whose coefficient of thermal expansion is equal to 7.5.1 ⁇ 6 K 1 .
  • a matrix of light-emitting diodes (not shown) is produced, for example according to the method described in the application FR3023061.
  • the NxN or NxM interconnection pads 12 are then made on the connection face 11 of the layer of interest 13.
  • the interconnection pads 12 are here portions of an electrically conductive and transparent material, such as ⁇ , electrically connected to the light emitting diodes.
  • a temporary adhesive layer 17 is deposited, for example an epoxy adhesive, so as to cover the connection face 11 of the layer of interest 13, and then a temporary handle layer 18 is fixed, for example a substrate or w afer, silicon or a material whose coefficient of thermal expansion is close to that of the Si (FIG 5B).
  • the growth substrate 16 is removed, for example by laser (LLO, for Laser Lift-Off, in English) or by abrasion and chemical mechanical polishing (CMP, for Chem ical Mechan ical Polishing, in English) (fig. BSc).
  • LLO Laser Lift-Off
  • CMP chemical mechanical polishing
  • the adhesive layer 14 may be a thick epoxy adhesive. About 2.5 ⁇ and a dYoung module of 2.8GPa.
  • the handle layer 15 is made of silicon and has a thickness of 3 ⁇ , or even 725 ⁇ in the case of a w afer of silicon.
  • connection face 11 of the Pi chip and the interconnection pads 12 (fig.sF).
  • the two chips Pi and P2 are brought into contact so that the interconnection pads 12, 22 of each chip are two by two, aligned and superimposed, and in mutual contact.
  • the chip P2 is made of silicon. It comprises a layer 23 of integrated circuit at its connection face 21 forming a read circuit, which rests on a support layer 24 of silicon with a thickness here of 725 ⁇ . It further comprises interconnection pads 22 formed in particular of a fusible material at the temperature of hybridization Th. A rise in temperature is then applied, from the ambient temperature T a to the temperature of hybridization Th. thus merging the interconnection pads 22 of the chip P2. The hybridization of the two chips Pi, P2 at the interconnection pads 12, 22 is then obtained during the cooling of the chips.
  • a suppression of the support layer 24 may be envisaged if the integrated circuit layer 23, associated with the chip Pi, has a thickness sufficient to ensure good mechanical strength of the stack. Thinning facilitates heat dissipation. We can also remove the handle layer 15 and the adhesive layer 14 of the chip Pi (fig.51). A stack of an optoelectronic chip Pi and an electronic chip P2 with a read circuit are thus obtained, whose relative misalignment AL between the interconnection pads 12, 22 is less than or equal to a predetermined threshold AL max , thus limiting the mechanical and therefore electrical contact faults. In addition, in this example, the stack has a relatively low overall thickness, which makes it possible to improve the thermal evacuation of the heat produced by the optoelectronic chip.

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Abstract

L'invention porte sur un procédé de réalisation d'une première puce microélectronique (P1) comportant une couche (13) d'intérêt ayant une face (11) de connexion, destinée à être hybridée à une deuxième puce microélectronique (P2), comportant les étapes suivantes : - dépôt d'une couche de colle (14) sur une face (13a) de la couche d'intérêt (13) opposée à la première face (11) de connexion; - fixation d'une couche dite poignée (15) sur la couche de colle (14); - préalablement aux étapes de dépôt de la colle et de fixation de la couche poignée (15), détermination d'une épaisseur maximale (F1) et des valeurs minimale (F2) et maximale (F3) du module d'Young de la couche de colle (14) d'une part, et de l'épaisseur minimale (F4) de la couche poignée (15) d'autre part.

Description

PROCEDE DE REALISATION D 'UNE PUCE MICROELECTRONIQUE DESTINEE A ETRE HYBRIDEE A UNE DEUXIEME PUCE
DOMAINE TECHNIQUE
[001] Le domaine de l'invention est celui de l'assemblage, ou hybridation, de deux puces microélectroniques l'une à l'autre, comportant l'application d'une température dite d'hybridation.
[002] L'invention porte plus précisément sur la réalisation d'une première puce microélectronique destinée à être hybridée à une deuxième puce microélectronique, ainsi que sur un procédé d'hybridation des deux puces microélectroniques.
[003] L'invention trouve une application dans l'assemblage de puces en matériaux différents, comme par exemple une puce optoélectronique comportant une matrice de diodes électroluminescentes ou de photodiodes à base de GaN sur une puce comportant un circuit de lecture à base de silicium.
ÉTAT DE LA TECHNIQUE ANTÉRIEURE
[004] Il est souvent nécessaire d'hybrider deux puces microélectroniques l'une à l'autre, c'est-à-dire de les assembler mécaniquement par l'application d'une température dite d'hybridation, tout en assurant une connexion électrique et mécanique entre elles.
[005] Les puces microélectroniques peuvent être aussi bien des dispositifs électroniques tels qu'un circuit intégré assurant la lecture et/ou le traitement de signaux électriques, que des dispositifs optoélectroniques tels qu'une matrice de diodes électroluminescentes ou de photodiodes.
[006] Les puces microélectroniques sont assemblées au niveau de leur face de connexion respective, sur lesquelles chaque puce comporte une matrice de N*M plots d'interconnexion électrique. Le procédé d'assemblage comporte alors une étape d'alignement et de mise en contact des plots d'interconnexion, deux à deux, puis une étape d'application d'une température dite d'hybridation, réalisant ainsi un lien mécanique entre les deux puces par fusion ou inter-diffusion des plots d'interconnexion de l'une et/ou de l'autre puce microélectronique.
[007] Comme l'illustre schématiquement la figure îA, les puces microélectroniques Pi, P2 sont dans un premier temps mises au contact l'une de l'autre, de telle sorte que les plots d'interconnexion respectifs 12, 22 sont alignés et superposés deux à deux, et mis en contact. Les plots d'interconnexion 12, 22 sont ici espacés les uns des autres de manière périodique suivant un pas p. Dans cet exemple, les plots d'interconnexion 22 de la deuxième puce P2 comportent un matériau fusible, par exemple à base d'indium ou d'un autre métal ou alliage, tel qu'un alliage eutectique SnAg ou SnAgCu, et les plots d'interconnexion 12 de la première puce Pi sont réalisés en un matériau mouillable par le matériau fusible lorsque ce dernier est en phase liquide.
[008] Comme l'illustre la figure îB, les puces Pi, P2 sont ensuite soumises à la température d'hybridation Ί , supérieure ou égale à la température de fusion du matériau fusible des plots d'interconnexion 22 de la deuxième puce P2, par exemple à 220°C environ. Un désalignement relatif AL des plots d'interconnexion 12, 22 peut ensuite apparaître du fait de la différence entre les coefficients de dilatation thermique des deux puces Pi, P2. Ce désalignement relatif, qui peut s'exprimer par la relation AL=L/2.Aa.AT, où L est la longueur ou le diamètre des puces Pi, P2, qui peut être approximé à N.p environ, où Δα est la différence de coefficient de dilatation thermique des puces Pi, P2 au niveau des faces de connexion 11, 21, et où ΔΤ est la différence de température entre la température ambiante et la température d'hybridation.
[009] A titre illustratif, pour ΔΤ égal à 200°C environ et Δα égal à 4.1er6 K 1 environ, et pour des puces Pi, P2 ayant chacune une matrice de 1280 x 1024 plots d'interconnexion 12, 22 espacés d'un pas de 5θμηι, le désalignement relatif AL peut atteindre la moitié du pas p, soit ici 25 μηι environ, voire davantage. Le désalignement relatif peut conduire, notamment dans le cas des petits pas et des grandes matrices d'interconnexion, à une perte de contact mécanique et donc à un défaut de connexion électrique entre les plots d'interconnexion respectifs.
EXPOSÉ DE L'INVENTION
[0010] L'invention a pour objectif de remédier au moins en partie aux inconvénients de l'art antérieur, et plus particulièrement de proposer un procédé de réalisation d'une première puce microélectronique destinée à être hybridée à une deuxième puce microélectronique de telle sorte que, lors de la phase ultérieure d'hybridation, le désalignement relatif entre les plots d'interconnexion respectifs est inférieur à une valeur seuil prédéterminée.
[0011] Pour cela, l'objet de l'invention est un procédé de réalisation d'une première puce microélectronique comportant une couche dite d'intérêt ayant une première face, dite de connexion, sur laquelle sont situés des plots d'interconnexion électrique, et présentant un coefficient de dilatation thermique aci, et destinée à être assemblée, à une température dite d'hybridation Th, à une deuxième puce microélectronique, ayant une deuxième face, dite de connexion, sur laquelle sont situés des plots d'interconnexion électrique, et présentant un coefficient de dilatation thermique o P2, dit apparent, au niveau de la deuxième face de connexion, inférieur au coefficient de dilatation thermique aci.
[0012] Selon l'invention, le procédé comporte les étapes suivantes :
- dépôt d'une couche de colle sur une face de la couche d'intérêt opposée à la première face de connexion, ladite couche de colle présentant une épaisseur ecc inférieure ou égale à une valeur maximale e™ax prédéterminée, et un module d'Young Ecc compris entre des valeurs minimale E™in et maximale Ej¾ax prédéterminées ;
- fixation d'une couche dite poignée sur la couche de colle, ladite couche poignée présentant une épaisseur ecp supérieure ou égale à une valeur minimale e¾in prédéterminée, et un coefficient de dilatation thermique acp inférieur ou égal au coefficient de dilatation thermique apparent ôcP2 ;
- préalablement aux étapes de dépôt de la colle et de fixation de la couche poignée, détermination de la valeur maximale ej¾ax et des valeurs minimale E™in et maximale Ej¾ax de la couche de colle d'une part, et de la valeur minimale e™n de la couche poignée d'autre part, de sorte que, lors de l'hybridation, les plots d'interconnexion de la première puce présentent, vis-à-vis des plots d'interconnexion de la deuxième puce, un désalignement relatif AL inférieur ou égal à une valeur seuil ALmax prédéterminée.
[0013] Certains aspects préférés mais non limitatifs de ce procédé sont les suivants.
[0014] Le procédé peut comporter une étape de détermination d'une valeur maximale ap ax du coefficient de dilatation thermique dit apparent 5Pl de la première puce au niveau de la première face de connexion, pour laquelle le désalignement relatif AL est sensiblement égal à la valeur seuil ALmax prédéterminée.
[0015] Les plots d'interconnexion peuvent être répartis de manière périodique avec un pas p, et la valeur seuil ALmax prédéterminée peut être inférieure ou égale à p/2.
[0016] La couche de colle peut présenter un coefficient de dilatation thermique acc supérieur à celui aci de la couche d'intérêt et à celui acp de la couche poignée.
[0017] Le procédé peut comporter une étape préalable de croissance de la couche d'intérêt à partir d'un substrat de croissance réalisé en un matériau présentant un coefficient de dilatation thermique supérieur au coefficient de dilatation thermique apparent ô P2 de la deuxième puce.
[0018] La couche d'intérêt de la première puce peut comporter des diodes électroluminescentes ou des photodiodes. [0019] La couche d'intérêt de la première puce peut être réalisée à base d'un composé semiconducteur III-V ou un composé semiconducteur II-VI.
[0020] La deuxième puce peut comporter une couche dite support et une couche de circuit d'intégré située entre la deuxième face de connexion et la couche support, le coefficient de dilatation thermique apparent ôcP2 étant sensiblement égal au coefficient de dilatation thermique de la couche support.
[0021] La couche support peut être réalisée en silicium.
[0022] La couche de colle peut présenter une épaisseur ecc inférieure ou égale à 4 fois l'épaisseur eci de la couche d'intérêt.
[0023] La couche de colle peut présenter un module d'Young Ecc compris entre oMPa et 40GPa.
[0024] L'épaisseur ecp de la couche poignée peut être supérieure ou égale à 20 fois l'épaisseur eci de la couche d'intérêt.
[0025] L'invention porte également sur un procédé d'hybridation d'une première puce microélectronique avec une deuxième puce microélectronique ayant une deuxième face, dite de connexion, sur laquelle sont situés des plots d'interconnexion électrique, et présentant un coefficient de dilatation thermique ôcP2, dit apparent, le procédé comportant les étapes suivantes :
fournir ladite deuxième puce microélectronique ;
- réaliser ladite première puce microélectronique selon l'une quelconque des caractéristiques précédentes ;
mettre en contact les première et deuxième puces l'une contre l'autre de sorte que les plots d'interconnexion soient alignés et en contact mutuel ;
- hybrider les première et deuxième puces l'une à l'autre, à la valeur de température dite d'hybridation Th.
BRÈVE D ES CRIPTION DES D ES SINS
[0026] D'autres aspects, buts, avantages et caractéristiques de l'invention apparaîtront mieux à la lecture de la description détaillée suivante de formes de réalisation préférées de celle-ci, donnée à titre d'exemple non limitatif, et faite en référence aux dessins annexés, sur lesquels :
les figures lA et îB, déjà décrites en référence à l'art antérieur, sont des vues en coupe, schématiques et partielles, d'une étape de mise en contact des puces microélectroniques de sorte que les plots d'interconnexion soient deux à deux alignés (fig.iA), et d'une étape de montée en température jusqu'à la valeur d'hybridation Th, illustrant le désalignement relatif des plots d'interconnexion (fig.iB) ;
la figure 2 est un organigramme d'un procédé de réalisation d'une première puce microélectronique destinée à être hybridée à la température d'hybridation Th à une deuxième puce microélectronique ;
la figure 3 illustre un exemple d'évolution de la valeur du coefficient de dilatation thermique apparent âFl de la première puce au niveau de sa face de connexion en fonction du nombre NxN de plots d'interconnexion ;
les figures 4A à 4C illustrent des exemples d'évolution de la valeur du coefficient de dilatation thermique apparent âFl de la première puce au niveau de sa face de connexion en fonction de l'épaisseur ecs de la couche support (fig.4A), de l'épaisseur ecc de la couche de colle (fig.4B), et du module dYoung Ecc de la couche de colle (fig.4C) ;
les figures 5A à 5I sont des vues en coupe, schématiques et partielles, de différentes étapes d'une préparation d'une couche d'intérêt, de réalisation d'une première puce microélectronique comportant la couche d'intérêt selon le procédé illustré sur la fig.2, puis d'hybridation de la première puce microélectronique à une deuxième puce microélectronique.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
[0027] Sur les figures et dans la suite de la description, les mêmes références représentent les éléments identiques ou similaires. De plus, les différents éléments ne sont pas représentés à l'échelle de manière à privilégier la clarté des figures. Par ailleurs, les différents modes de réalisation et variantes ne sont pas exclusifs les uns des autres et peuvent être combinés entre eux. Sauf indication contraire, les termes « sensiblement », « environ », « de l'ordre de » signifient à 10% près.
[0028] L'invention porte sur un procédé de réalisation d'une première puce microélectronique destinée à être hybridée à une deuxième puce microélectronique à une température d'hybridation Th supérieure à la température ambiante. Par hybridation, on entend un assemblage de deux puces microélectroniques de manière à assurer une fixation mécanique des puces l'une à l'autre, ainsi qu'une connexion électrique.
[0029] Les puces microélectroniques peuvent comporter des circuits intégrés et/ou des éléments optiquement actifs tels que des diodes électroluminescentes ou des photodiodes. D'une manière préférée, la première puce est une puce optoélectronique comportant une matrice de diodes électroluminescentes ou de photodiodes, et la deuxième puce microélectronique comporte un circuit intégré formant un circuit de lecture destiné à appliquer un signal de commande ou de lecture aux diodes électroluminescentes ou aux photodiodes. Une puce peut être réalisée à partir d'une plaque semiconductrice, ou w afer, et présenter des dimensions de largeur, longueur ou diamètre, sensiblement égales à celles de la plaque semiconductrice. Elle peut également présenter des dimensions inférieures à celles de la plaque semiconductrice.
[0030] Chaque puce microélectronique peut comporter une ou plusieurs couches de matériaux différents ayant chacun un coefficient de dilatation thermique propre. Le coefficient de dilatation thermique d'un matériau exprime l'allongement relatif (l2-li)/li du matériau pour une différence de température donnée T2-Ti. Autrement dit : a = (12 - li)/ (li. (T2 - Ti)), où h est la longueur du matériau à la température ΊΊ, et 12 est la longueur à la température T2 supérieure à T
[0031] Dans le cas d'une puce comportant plusieurs couches de matériaux différents, on définit le coefficient de dilatation thermique apparent à, au niveau d'une face donnée de la puce, comme étant l'allongement relatif (î2-îi)/ ù de la puce au niveau de la face considérée pour la différence de température donnée T2-Tx. Autrement dit : à = (î2 - îi)/(îi- (T2 - ΤΊ)), où et î2 sont ici les longueurs mesurées au niveau de la face considérée. Le coefficient de dilatation thermique apparent peut donc être mesuré simplement au niveau de la face considérée de la puce.
[0032] Le coefficient de dilatation thermique apparent d'une puce, celle-ci étant formée de plusieurs couches de matériaux différents, se distingue du coefficient de dilatation thermique moyen de la puce, lequel correspondant essentiellement à une pondération des coefficients de dilatation thermique de chaque couche de la puce en fonction de leurs fraction volumique, épaisseur et/ou coefficients d'élasticité (module d'Young et coefficient de Poisson). Ainsi, le coefficient de dilatation thermique moyen d'une couche comportant plusieurs matériaux différents peut s'exprimer comme : < α >=∑ί α; ί, où a; est le coefficient de dilatation thermique du matériau i et v; est la fraction volumique du matériau i dans la couche. De plus, le coefficient de dilatation thermique moyen d'une puce comportant plusieurs couches de matériaux différents peut s'exprimer comme : < a >= (∑i aieiEi/[(l - vi). (l - aiAT)])/(∑i eiEi/[(l - vi). (l - aiAT)]), où % est le coefficient de dilatation thermique du matériau de la couche i, e; est l'épaisseur de la couche i, et E; et vi sont les modules d'Young et coefficient de Poisson du matériau de la couche i.
[0033] Par ailleurs, une couche ou une puce est dite réalisée à base d'un matériau lorsque son coefficient de dilatation thermique moyen est sensiblement égal au coefficient de dilatation thermique du matériau. A titre d'exemple, une couche comportant une pluralité de diodes électroluminescentes réalisées en GaN peut comporter des portions d'isolation électrique des diodes entre elles réalisées en un matériau diélectrique, par exemple un oxyde ou un nitrure de silicium. Une telle couche est dite alors réalisée à base de GaN lorsque son coefficient de dilatation moyen est sensiblement égal à celui du GaN.
[0034] Les première et deuxième puces microélectroniques comportent chacune NxM plots d'interconnexion électrique par lesquels l'assemblage mécanique et la connexion électrique entre les puces sont destinés à être obtenus. Les valeurs N et M peuvent être identiques ou différentes. Les NxM plots d'interconnexion sont situés sur une face de connexion de la puce, et sont espacés les uns des autres, de préférence de manière périodique suivant un pas p. Le pas p est ici considéré comme identique suivant l'axe des N plots et suivant celui des M plots, mais il peut être différent. Ils sont réalisés en au moins un matériau électriquement conducteur. Les plots d'interconnexion de la première puce et/ou de la deuxième puce, ici de la deuxième puce, comportent un matériau fusible dont la température de fusion est inférieure ou égale à la température d'hybridation. A titre d'exemple, il peut s'agir de billes d'indium ou de SnAgCu (SAC), ou de leurs alliages. L'assemblage des puces microélectroniques correspond alors à une hybridation par fusion.
[0035] L'invention porte principalement sur un procédé de réalisation d'une première puce microélectronique de sorte que, lors de son hybridation à une deuxième puce microélectronique, les plots d'interconnexion présentent un désalignement relatif inférieur ou égal à une valeur seuil prédéterminée. Par désalignement relatif, on entend la distance, dans le plan parallèle aux faces de connexion, entre le centre, ou barycentre, d'un plot d'interconnexion de la première puce vis-à-vis du centre, ou barycentre du plot d'interconnexion de la deuxième puce avec lequel il était initialement aligné.
[0036] La figure 2 est un organigramme d'un procédé de réalisation d'une première puce microélectronique Pi destinée à être hybridée à une deuxième puce microélectronique P2 à une température d'hybridation Th, comme celui décrit en référence aux figures 5A à 5I.
[0037] La première puce Pi comporte une couche 13, dite d'intérêt, présentant un coefficient de dilatation thermique aci, une épaisseur notée eci, et un module dYoung Ec;. La couche d'intérêt 13 est réalisée à base d'un matériau d'intérêt, ici un matériau semiconducteur cristallin. Ainsi, le coefficient aci de la couche d'intérêt 13 est sensiblement égal au coefficient de dilatation thermique du matériau d'intérêt. Le matériau d'intérêt peut être un composé semiconducteur III-V, c'est-à-dire comportant des éléments III et des éléments des éléments V du tableau périodique, par exemple du GaN, ou un composé semiconducteur II-VI, voire un composé semiconducteur IV tel que le germanium. Il peut s'étendre de manière continue dans le plan de la couche et sur toute ou partie de l'épaisseur de la couche, ou en variante, peut s'étendre de manière à former de portions ou zones distinctes les unes des autres.
[0038] Dans cet exemple, la première puce Pi est une puce optoélectronique dont la couche d'intérêt 13 comporte une matrice de diodes électroluminescentes réalisées à base de GaN (non représentée). Les diodes électroluminescentes peuvent présenter une structure identique ou similaire à celle décrite dans la demande de brevet FR3023061, ou à celle décrite dans la publication de Fan et al intitulée III-n itride m icro-em itter arrays developm ent and applications, J. Phys. D: Appl. Phys. 41 (2008) 094001.
[0039] La première puce Pi comporte une face 11 dite de connexion au niveau de laquelle est située une matrice de NxM plots 12 d'interconnexion électrique. Les plots d'interconnexion 12, réalisés en un matériau électriquement conducteur, et éventuellement transparent au rayonnement lumineux émis par les diodes, sont électriquement en contact avec les diodes électroluminescentes. Les plots d'interconnexion 12 sont espacés les uns des autres, de préférence de manière périodique selon un pas p.
[0040] La deuxième puce microélectronique P2 présente une deuxième face 21 dite de connexion sur laquelle est située une matrice de NxM plots 22 d'interconnexion électrique. Les plots d'interconnexion 22 comportent ici un matériau fusible à la température d'hybridation Ί , et sont espacés les uns des autres d'une manière identique aux plots 12 de la puce Pl. La puce P2 présente un coefficient de dilatation thermique, dit apparent, noté ôcP2, défini au niveau de la face de connexion 21.
[0041] La puce P2 comporte une couche dite support 24 présentant une épaisseur ecs et réalisée en un matériau présentant un coefficient de dilatation thermique acs. A titre d'exemple, la couche support 24 peut être un substrat, ou w afer, de silicium d'une épaisseur de 725μηι. Le coefficient de dilatation thermique acs est alors de 2,6.1ο 6 K 1 environ.
[0042] La puce P2 peut comporter d'autres couches que la couche support 24, notamment une couche 23 dite de circuit intégré formée d'un matériau électriquement isolant, par exemple un matériau diélectrique tel que du S102, dans lequel s'étendent des lignes de connexion électrique (non représentées) en un matériau électriquement conducteur, par exemple un matériau métallique. Cette couche 23 de circuit intégré est située entre la face de connexion 21 et la couche support 24.
[0043] La deuxième puce P2 est réalisée à base du matériau de la couche support 24, de sorte qu'elle présente un coefficient de dilatation thermique apparent ôcP2, au niveau de la face de connexion 21, sensiblement égal au coefficient de dilatation thermique acs de la couche support 24, autrement dit : ôcP2 ~ acs.
[0044] Cependant, le coefficient de dilatation thermique apparent ôcP2 de la puce P2 est inférieur au coefficient de dilatation thermique aci de la couche d'intérêt 13 de la puce Pi. A titre d'exemple, le coefficient aci est de l'ordre de 5,6.1ο 6 K 1 pour une couche d'intérêt 13 à base de GaN et le coefficient apparent ôcP2 est de l'ordre de 2,6.1ο 6 K 1 pour une puce P2 à base de silicium. Selon l'invention, on cherche à contraindre mécaniquement la couche d'intérêt 13 de la puce Pi pour contrôler et limiter le désalignement relatif AL des plots d'interconnexion 12 vis-à-vis de ceux 22 de la puce P2.
[0045] Pour cela, une première étape consiste à considérer les propriétés thermomécaniques de la couche d'intérêt 13 de la puce Pi d'une part, et celles de la deuxième puce P2 d'autre part. On obtient ainsi un ensemble de données d'entrée, à savoir :
- pour la couche d'intérêt 13 de la puce Pi : le coefficient de dilatation thermique aci, l'épaisseur eci, le module d'Young Eci ;
- pour la puce P2 : le coefficient de dilatation thermique apparent 5P2 au niveau de la face de connexion 21.
[0046] Une deuxième étape consiste à déterminer une valeur seuil maximale ALmax de désalignement relatif AL entre les plots d'interconnexion 12 de la puce Pi et les plots d'interconnexion 22 de la puce P2, de manière à limiter voire écarter les risques de perte de contact mécanique et donc électrique entre les plots d'interconnexion.
[0047] Cette valeur seuil maximale ALmax dépend notamment de l'espacement entre les plots d'interconnexion 12, 22 adjacents d'une même face de connexion 11, 21. Ainsi, dans le cas où les N*M plots d'interconnexion sont espacés les uns des autres de manière périodique avec un pas p, la valeur seuil maximale ALmax de désalignement relatif AL peut être inférieure ou égale à p/2, et de préférence être inférieure ou égale à p/4. Les plots peuvent présenter une dimension moyenne, dans le plan XY, sensiblement égale à p/2. De préférence, la valeur seuil maximale ALmax de désalignement relatif AL peut être inférieure ou égale à la dimension moyenne des plots, par exemple égale à p/2, et de préférence être inférieure ou égale à la moitié de la dimension moyenne des plots, par exemple égale à p/4. Par dimension moyenne d'un plot, on entend la dimension de largeur ou de longueur du plot, voire de diamètre, suivant un axe passant par les N ou M plots d'interconnexion.
[0048] De manière avantageuse, la valeur seuil maximale ALmax peut être exprimée en termes de coefficient de dilatation thermique apparent àFl de la puce Pi au niveau de sa face de connexion 11. Ainsi, la valeur seuil maximale ALmax de désalignement relatif est atteinte pour une valeur maximale ψ?χ du coefficient de dilatation apparent αΡι de la puce Pi au niveau de sa face de connexion 11, selon la relation : α ** ~ 2.ALmax/(L.AT) + aP2. Par exemple, dans le cas d'une matrice NxN de plots d'interconnexion espacés périodiquement d'un pas p, et pour un désalignement relatif maximal ALmax sensiblement égal à p/2, la longueur L pouvant être estimée à N.p, on obtient une valeur maximale à™x sensiblement égale à ι/(Ν.ΔΤ) + αΡ2.
[0049] Ainsi, pour une matrice NxN de plots d'interconnexion à hybrider et une montée en température ΔΤ donnée, on a déterminé la valeur maximale a^3 du coefficient de dilatation thermique apparent de la puce Pi au niveau de la face de connexion n.
[0050] La figure 3 illustre un exemple de relation entre le coefficient de dilatation thermique apparent àFl de la puce Pi au niveau de sa face de connexion 11 en fonction du nombre NxN de plots d'interconnexion, pour une valeur seuil maximal ALmax sensiblement égale à p/4, et pour une différence de température de ΔΤ de 200°C environ. Le trait pointillé représente le coefficient de dilatation thermique apparent aP2 de la puce P2, ici sensiblement égal à 2,6.1er6 K 1 pour une puce P2 réalisée à base de silicium.
[0051] Ainsi, si l'on souhaite être en mesure d'hybrider les puces Pi et P2 ayant une matrice de NxN = 4000x4000 plots d'interconnexion, la valeur maximale à™x est de 3.10 6 K 1 environ.
[0052] Une troisième étape consiste à déterminer des valeurs seuils de caractéristiques dimensionnelles et thermomécaniques de la puce Pi, celle-ci étant alors formée de la couche d'intérêt 13 à laquelle est fixée une couche 15, dite poignée, au moyen d'une couche de colle 14 intermédiaire, de telle sorte que, lors de l'hybridation des puces Pi et P2, le désalignement relatif AL soit sensiblement égal à la valeur seuil maximale ALmax. Cela se traduit par le fait que le coefficient de dilatation apparent aPl de la puce Pi est alors sensiblement égal à la valeur maximale à™x.
[0053] La couche poignée 15 est réalisée à base d'un matériau, de préférence identique à celui de la couche support 24 de la puce P2, de sorte que :
son coefficient de dilatation thermique acp est inférieur ou sensiblement égal, et de préférence sensiblement égal, au coefficient de dilatation thermique apparent aP2 de la puce P2 ;
son épaisseur ecp présente une valeur seuil minimale e™n à déterminer ;
avantageusement, son module dYoung Ecp et son coefficient de Poisson vcp sont sensiblement égaux à ceux de la couche support 24 de la puce P2. [0054] La couche de colle 14 présente les caractéristiques suivantes :
son épaisseur ecc présente une valeur seuil maximale e¾ax à déterminer ;
son module dYoung Ecc, à température ambiante, est compris entre une valeur seuil minimale E™in et une valeur seuil maximale E™ax à déterminer ;
- le coefficient de dilatation thermique acc présente une valeur qui peut être supérieure, au moins 10 fois voire vingt fois, à celle de la couche d'intérêt 13 et de la couche poignée 15.
[0055] La détermination de l'épaisseur minimale e™in de la couche poignée 15 d'une part, et de la valeur maximale ej¾ax et des valeurs minimale E™in et maximale E™ax de la couche de colle 14 d'autre part, peut être réalisée par une étude paramétrique effectuée par simulation numérique, notamment au moyen du logiciel ANSYS® simulant le comportement thermomécanique de la puce Pi modélisée par éléments finis.
[0056] Dans cet exemple, on fait varier les variables que sont l'épaisseur ecp de la couche poignée 15, ainsi que l'épaisseur ecc et le module dYoung Ecc de la couche de colle 14, de sorte que le coefficient de dilatation apparent àFl de la puce Pi au niveau de sa face de connexion 11 ait une valeur égale à la valeur maximale 5p ax.
[0057] Les figures 4A à 4C sont des exemples illustrant l'influence desdites variables sur le coefficient de dilatation apparent 5Pl de la puce Pi. Dans ces exemples, la puce P2 est réalisée à base de silicium, et présente un coefficient de dilatation thermique apparent aP2 de 2,6.1ο 6 K 1.
[0058] La puce Pi comporte une couche d'intérêt 13 réalisée à base de GaN, et présente un coefficient de dilatation thermique aci égal à 5,6.1ο 6 K 1 environ, une épaisseur eci de 5μηι environ, un module dYoung Ec; égal à 3 oGPa environ et un coefficient de Poisson vci égal à 0,33 environ. La couche de colle 14 présente un coefficient de dilatation thermique acc égal à 86.10 6 K 1 environ, une épaisseur ecc dont la valeur maximale est à déterminer, un module dYoung Ecc dont les valeurs minimale et maximale sont à déterminer, et un coefficient de Poisson de 0,35 environ, ici dans le cas d'une colle époxy, par exemple une colle EPO-TEK E360. La couche poignée 15 est réalisée à base de silicium. Elle présente un coefficient de dilatation thermique acp égal à 2,6.1ο 6 K 1 environ, une épaisseur ecp dont la valeur minimale est à déterminer, un module d'Young Ecp égal à i30GPa environ, et un coefficient de Poisson de 0,28 environ.
[0059] Comme l'illustre la figure 3, l'hybridation d'une puce Pi à une puce P2 par 4000x4000 plots d'interconnexion à une température d'hybridation de 200°C, soit un ΔΤ de 200°C environ, avec un désalignement relatif inférieur ou égal au pas p/4, implique que la puce Pi ait un coefficient de dilatation apparent αΡι inférieur ou égal à une valeur maximale à™x égale à 3.1er6 K 1 environ.
[0060] La figure 4A illustre l'influence de l'épaisseur ecp de la couche poignée 15 sur la valeur du coefficient de dilatation apparent αΡι de la puce Pi au niveau de la face de connexion 11, dans le cas où la couche de colle 14 présente une épaisseur de 2,5 μηι et un module d'Young de 2,8GPa à température ambiante. La valeur maximale à™x de 3.1er6 K 1 du coefficient de dilatation thermique apparent aPl de la puce Pi est atteinte pour une valeur minimale e™n de la couche poignée 15 de ιοομηι environ. Dans le cas où la couche poignée 15 présente une valeur supérieure ou égale à cette valeur minimale, le désalignement relatif AL sera inférieur ou égal à la valeur seuil prédéterminée, à savoir ici p/4.
[0061] La figure 4B illustre l'influence de l'épaisseur ecc de la couche de colle 14 sur la valeur du coefficient de dilatation apparent αΡι de la puce Pi au niveau de la face 11, dans le cas où la couche poignée 15 présente une épaisseur de 3θθμηι et où la couche de colle 14 présente un module d'Young de 2,8GPa. La valeur maximale
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de 3.1er6 K 1 du coefficient de dilatation thermique apparent aPi de la puce Pi est atteinte pour une valeur maximale e¾ax de la couche de colle 14 de ιδμηι environ. Dans le cas où la couche de colle 14 présente une valeur inférieure ou égale à cette valeur maximale, le désalignement relatif AL sera inférieur ou égal à la valeur seuil prédéterminée, à savoir ici p/4.
[0062] La figure 4C illustre l'influence du module d'Young Ecc de la couche de colle 14 sur la valeur du coefficient de dilatation apparent <¾>i de la puce Pi au niveau de la face 11. Dans cet exemple, la couche poignée 15 a une épaisseur de 3θθμηι environ et la couche de colle 14 présente une épaisseur de 2,5μηι environ.
[0063] Les inventeurs ont mis en évidence que, d'une manière générale, la valeur du coefficient de dilatation thermique apparent aPi de la puce Pi au niveau de la face de connexion 11 est inférieure ou égale à la valeur maximale à x lorsque la valeur du module d'Young Ecc de la couche de colle 14 appartient à un intervalle délimité par des valeurs minimale E™in et maximale E™ax, les bornes étant incluses.
[0064] Il apparaît en effet que, lorsque le module d'Young Ecc a une valeur inférieure à la valeur minimale E™n, le coefficient de dilatation thermique apparent aPi est supérieur à la valeur maximale à™x. En effet, il y a alors un découplage mécanique, en termes de transmission des contraintes mécaniques, entre la couche d'intérêt 13 à fort coefficient de dilatation thermique et la couche poignée 15 à faible coefficient de dilatation thermique. En d'autres termes, lors de l'application de la température d'hybridation Th, il y a un défaut de transmission des contraintes mécaniques entre la couche poignée 15 et la couche d'intérêt 13 au niveau de la couche de colle 14, de sorte que la couche d'intérêt 13 n'est alors pas ou peu contrainte par la couche poignée 15.
[0065] Il apparaît en outre que, lorsque le module dYoung a une valeur supérieure à la valeur maximale Ej¾ax, le coefficient de dilatation thermique apparent aPi devient également supérieur à la valeur maximale ap ax. Dans ce cas, il y a également un découplage des contraintes mécaniques entre la couche poignée 15 et la couche d'intérêt 13. Cependant, lors de l'application de la température d'hybridation Th, la couche d'intérêt 13 est essentiellement couplée à la couche de colle 14, qui présente un très fort coefficient de dilatation thermique, et non pas à la couche poignée 15.
[0066] Il apparaît donc qu'un bon couplage des contraintes mécaniques entre la couche poignée 15 et la couche d'intérêt 13 est possible lorsque la colle présente une valeur de module dYoung Ecc comprise entre les valeurs minimale E™in et maximale Ej¾ax. Ceci est particulièrement surprenant, dans la mesure où la colle présente un fort coefficient de dilatation thermique, ici de 85.1er6 K 1, bien supérieur à celui de la couche poignée 15 et à celui de la couche d'intérêt 13. Or, le document WO2013/068891 enseigne qu'une colle à fort coefficient de dilatation thermique empêche la bonne transmission des contraintes mécaniques entre deux substrats. L'homme du métier aurait donc considéré que le collage de la couche d'intérêt 13 à une couche poignée 15 de faible coefficient de dilatation thermique n'aurait pas permis d'atteindre la valeur maximale à™x du coefficient de dilatation apparent aPi, dans la mesure où les colles ont généralement des valeurs très élevées de coefficient de dilatation thermique.
[0067] Une quatrième étape consiste à déposer la couche de colle 14 sur la face 13a de la couche d'intérêt 13 opposée à la face de connexion 11, puis à fixer la couche poignée 15 sur la couche de colle 14.
[0068] La couche de colle 14 est choisie de sorte que d'une part son épaisseur ecc est inférieure ou égale à la valeur maximale ej¾ax préalablement déterminée, et d'autre part que son module dYoung Ecc est compris entre les valeurs minimale E™n et maximale Ej¾ax préalablement déterminées.
[0069] La couche poignée 15 est choisie de sorte que d'une part son épaisseur ecp est supérieure ou égale à la valeur minimale e™n préalablement déterminée, et d'autre part que son coefficient de dilatation thermique acp est inférieur ou égal au coefficient apparent ôcP2 de la puce P2.
[0070] La couche de colle 14 peut présenter un coefficient de dilatation thermique acc supérieur au coefficient aci de la couche d'intérêt 13 et au coefficient acp de la couche poignée 15. Comme mentionné précédemment, les inventeurs ont mis en évidence la bonne transmission des contraintes mécaniques entre la couche poignée 15 et la couche d'intérêt 13 lors de l'hybridation à la température Ί , permettant ainsi de limiter la dilatation de la couche d'intérêt 13 dans le but de contrôler le désalignement relatif entre les plots d'interconnexion.
[0071] D'une manière générale, mais en particulier dans le cas d'une puce Pi, comportant une couche d'intérêt 13 à base de GaN collée à une couche poignée 15 en silicium, hybridée à une puce P2 à base de silicium, il est avantageux que la couche de colle 14 présente une épaisseur ecc inférieure ou égale à 4 fois l'épaisseur eci de la couche d'intérêt 13, et de préférence inférieure ou égale à 2 fois cette épaisseur eci. Il est également avantageux que la couche de colle 14 présente un module d'Young Ecc compris entre oMPa et 4oGPa. De plus, il est avantageux que l'épaisseur ecp de la couche poignée 15 soit au moins 20 fois supérieure à l'épaisseur eci de la couche d'intérêt 13. Un désalignement relatif inférieur ou égal à p/2 est alors obtenu entre les puces Pi et P2 ayant chacune NxM plots d'interconnexion, la valeur maximale entre N et M étant inférieure ou égale à 4000 environ.
[0072] Les figures 5A à 5I sont des vues en coupe, schématiques et partielles, d'un exemple de procédé d'hybridation d'une première puce microélectronique Pi à une deuxième puce microélectronique P2, comportant des étapes de préparation et de réalisation de la première puce Pi.
[0073] On définit ici et pour la suite de la description un repère direct tridimensionnel (Χ,Υ,Ζ), où les axes X et Y forment un plan parallèle au plan principal de la couche d'intérêt 13, et où l'axe Z est orienté de manière sensiblement orthogonale au plan principal de la couche d'intérêt 13. Dans la suite de la description, les termes « vertical » et « verticalement » s'étendent comme étant relatifs à une orientation sensiblement parallèle à l'axe Z, et les termes « horizontal » et « horizontalement » comme étant relatifs à une orientation sensiblement parallèle au plan (X,Y).
[0074] En référence à la figure 5A, on réalise la croissance de la couche d'intérêt 13 à partir d'un substrat de croissance 16. La croissance peut être effectuée par épitaxie, par exemple par en phase vapeur aux organométalliques (MOCVD, pour MetalOrgan ic Chem ical Vapou r Déposition , en anglais). Le substrat de croissance 16 peut présenter un coefficient de dilatation thermique supérieur à celui de la couche d'intérêt 13. Dans le cas d'une couche d'intérêt 13 à base de GaN d'une épaisseur de 5μηι, le substrat de croissance 16 peut être du saphir (AI2O3), dont le coefficient de dilatation thermique est égal à 7,5.1ο 6 K 1 environ. [0075] On réalise ici une matrice de diodes électroluminescentes (non représentée), par exemple suivant le procédé décrit dans la demande FR3023061. On réalise ensuite les NxN ou NxM plots d'interconnexion 12 sur la face de connexion 11 de la couche d'intérêt 13. Les plots d'interconnexion 12 sont ici des portions d'un matériau électriquement conducteur et transparent, tel que de ΓΙΤΟ, électriquement connectées aux diodes électroluminescentes.
[0076] On dépose une couche de colle temporaire 17, par exemple une colle epoxy, de manière à recouvrir la face de connexion 11 de la couche d'intérêt 13, puis on fixe une couche poignée temporaire 18, par exemple un substrat ou w afer, de silicium ou d'un matériau dont le coefficient de dilatation thermique est proche de celui du Si (fig. 5B). On réalise ensuite la suppression du substrat de croissance 16, par exemple par laser (LLO, pour Laser Lift- Off, en anglais) ou par abrasion et polissage mécano-chimique (CMP, pour Chem ical Mechan ical Polishing, en anglais) (fig.sC). L'empilement ainsi obtenu est ensuite retourné (fig-5D).
[0077] En référence à la figure 5E, on met en œuvre le procédé de réalisation de la première puce Pi selon l'exemple décrit précédemment en référence à la figure 2. La couche de colle 14 peut être une colle epoxy d'une épaisseur 2,5μηι environ et d'un module dYoung de 2,8GPa. La couche poignée 15 est réalisée en silicium et présente une épaisseur de 3θθμηι, voire de 725μηι dans le cas d'un w afer de silicium.
[0078] On supprime ensuite la couche de colle 17 et la couche poignée 18 temporaire, de manière à rendre libre, c'est-à-dire non recouverts, la face de connexion 11 de la puce Pi et les plots d'interconnexion 12 (fig.sF).
[0079] En référence à la figure 5G, on met en contact les deux puces Pi et P2 de manière à ce que les plots d'interconnexion 12, 22 de chaque puce soient deux à deux, alignés et superposés, et en contact mutuel. La puce P2 est réalisée à base de silicium. Elle comporte une couche 23 de circuit intégré au niveau de sa face de connexion 21 formant un circuit de lecture, qui repose sur une couche support 24 en silicium d'une épaisseur ici de 725μηι. Elle comporte en outre des plots d'interconnexion 22 formés notamment d'un matériau fusible à la température d'hybridation Th. On applique ensuite une montée en température, de la température ambiante Ta jusqu'à la température d'hybridation Th. On réalise ainsi la fusion des plots d'interconnexion 22 de la puce P2. L'hybridation des deux puces Pi, P2 au niveau des plots d'interconnexion 12, 22 est ensuite obtenue lors du refroidissement des puces.
[0080] On peut ensuite amincir la couche support 24 de la puce P2 (fig.sH). Une suppression de la couche support 24 peut être envisagée si la couche 23 de circuit intégré, associée à la puce Pi, présente une épaisseur suffisante pour assurer une bonne tenue mécanique de l'empilement. L'amincissement permet de faciliter la dissipation thermique. [0081] On peut également supprimer la couche poignée 15 ainsi que la couche de colle 14 de la puce Pi (fig.51). On obtient ainsi un empilement d'une puce optoélectronique Pi et d'une puce électronique P2 à circuit de lecture, dont le désalignement relatif AL entre les plots d'interconnexion 12, 22 est inférieur ou égal à un seuil prédéterminé ALmax, limitant ainsi les défauts de contact mécanique et donc électrique. De plus, dans cet exemple, l'empilement présente une épaisseur globale relativement faible, ce qui permet d'améliorer l'évacuation thermique de la chaleur produite par la puce optoélectronique.
[0082] Des modes de réalisation particuliers viennent d'être décrits. Différentes variantes et modifications apparaîtront à l'homme du métier.

Claims

REVENDICATIONS
1. Procédé de réalisation d'une première puce microélectronique (Pi)
o comportant une couche (13) dite d'intérêt ayant une première face (11), dite de connexion, sur laquelle sont situés des plots (12) d'interconnexion électrique, et présentant un coefficient de dilatation thermique aci, et
o destinée à être assemblée, à une température dite d'hybridation Ί , à une deuxième puce microélectronique (P2), ayant une deuxième face (21), dite de connexion, sur laquelle sont situés des plots (22) d'interconnexion électrique, et présentant un coefficient de dilatation thermique ôcP2, dit apparent, au niveau de la deuxième face (21) de connexion, inférieur au coefficient de dilatation thermique aci ;
le procédé comportant les étapes suivantes :
i) dépôt d'une couche de colle (14) sur une face (13a) de la couche d'intérêt (13) opposée à la première face (11) de connexion, ladite couche de colle (14) présentant une épaisseur ecc inférieure ou égale à une valeur maximale e™ax prédéterminée, et un module dYoung Ecc compris entre des valeurs minimale E™in et maximale E™ax prédéterminées ;
ii) fixation d'une couche dite poignée (15) sur la couche de colle (14), ladite couche poignée
(15) présentant une épaisseur ecp supérieure ou égale à une valeur minimale e™n prédéterminée, et un coefficient de dilatation thermique acp inférieur ou égal au coefficient de dilatation thermique apparent ôcP2 ;
iii) préalablement aux étapes de dépôt de la colle et de fixation de la couche poignée (15), détermination de la valeur maximale ej¾ax et des valeurs minimale E™in et maximale E™ax de la couche de colle (14) d'une part, et de la valeur minimale e™n de la couche poignée (15) d'autre part, de sorte que, lors de l'hybridation, les plots d'interconnexion (12) de la première puce (Pi) présentent, vis-à-vis des plots d'interconnexion (22) de la deuxième puce (P2), un désalignement relatif AL inférieur ou égal à une valeur seuil ALmax prédéterminée.
2. Procédé selon la revendication 1, comportant une étape de détermination d'une valeur maximale ap ax du coefficient de dilatation thermique dit apparent àFl de la première puce (Pi) au niveau de la première face (11) de connexion, pour laquelle le désalignement relatif AL est sensiblement égal à la valeur seuil ALmax prédéterminée.
3. Procédé selon la revendication 2, dans lequel les plots d'interconnexion (22) sont répartis de manière périodique avec un pas p, et dans lequel la valeur seuil ALmax prédéterminée est inférieure ou égale à p/2.
4. Procédé selon l'une quelconque des revendications 1 à 3, dans lequel la couche de colle (14) présente un coefficient de dilatation thermique acc supérieur à celui aci de la couche d'intérêt (13) et à celui acp de la couche poignée (15).
5. Procédé selon l'une quelconque des revendications 1 à 4, comportant une étape préalable de croissance de la couche d'intérêt (13) à partir d'un substrat de croissance (16) réalisé en un matériau présentant un coefficient de dilatation thermique supérieur au coefficient de dilatation thermique apparent ôcP2 de la deuxième puce (P2).
6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel la couche d'intérêt (13) de la première puce (Pi) comporte des diodes électroluminescentes ou des photodiodes.
7. Procédé selon l'une quelconque des revendications 1 à 6, dans lequel la couche d'intérêt (13) de la première puce (Pi) est réalisée à base d'un composé semiconducteur III-
V ou un composé semiconducteur II- VI.
8. Procédé selon l'une quelconque des revendications 1 à 7, dans lequel la deuxième puce (P2) comporte une couche dite support (24) et une couche (23) de circuit d'intégré située entre la deuxième face (21) de connexion et la couche support (24), le coefficient de dilatation thermique apparent ôcP2 étant sensiblement égal au coefficient de dilatation thermique de la couche support (24).
9. Procédé selon la revendication 8, dans lequel la couche support (24) est réalisée en silicium.
10. Procédé selon l'une quelconque des revendications 1 à 9, dans lequel la couche de colle (14) présente une épaisseur ecc inférieure ou égale à 4 fois l'épaisseur eci de la couche d'intérêt (13).
11. Procédé selon l'une quelconque des revendications 1 à 10, dans lequel la couche de colle (14) présente un module dYoung Ecc compris entre 90MPa et 4oGPa.
12. Procédé selon l'une quelconque des revendications 1 à 11, dans lequel l'épaisseur ecp de la couche poignée (15) est supérieure ou égale à 20 fois l'épaisseur eci de la couche d'intérêt (13).
13. Procédé d'hybridation d'une première puce microélectronique (Pi) avec une deuxième puce microélectronique (P2) ayant une deuxième face (21), dite de connexion, sur laquelle sont situés des plots (22) d'interconnexion électrique, et présentant un coefficient de dilatation thermique ôcP2, dit apparent, le procédé comportant les étapes suivantes : o fournir ladite deuxième puce microélectronique (P2) ;
o réaliser ladite première puce microélectronique (Pi) selon l'une quelconque des revendications précédentes ;
o mettre en contact les première et deuxième puces (Pi, P2) l'une contre l'autre de sorte que les plots d'interconnexion (12, 22) soient alignés et en contact mutuel ;
o hybrider les première et deuxième puces (Pi, P2) l'une à l'autre, à la valeur de température dite d'hybridation Th.
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