JP5296567B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に係り、特に、特に、多層再配線構造を有するＷＣＳＰ型の半導体装置の製造方法に関する。
従来、半導体集積回路などの半導体チップをパッケージングした集積回路パッケージでは、小型化及び薄型化に対する要求が高まっている。近年、特に薄型化を要求される分野の集積回路パッケージを中心に、半導体チップの表面にバンプと呼ばれる球状の外部接続端子を格子状に配置したＣＳＰ（チップ・サイズ・パッケージ）の開発が進められている。また、ウェハプロセスにより、半導体ウェハに複数個形成された半導体装置を含む構造体に対して、個片化工程を行うことにより得られるＣＳＰは、ＷＣＳＰ（ウェハレベル・チップ・サイズ・パッケージ）と称されている。
近年、ＷＣＳＰにおいても、高集積化のために多層再配線構造が導入されている。この多層再配線構造のＷＣＳＰにあっては、さらなる高集積化のために、各層に対応するビア部が電極パッド上に重なって形成される「スタックド構造」が提案されている（特許文献１）。いわゆるスタックドビアである。例えば、特許文献１の図２には、半導体ウェハ２上に、信号電極パッド４ａに接続されるように第１絶縁パターン層を介して第１金属層（再配線層）が形成され、さらにその上に第２絶縁層を介して第２金属層（再配線層）が形成された構造のＷＣＳＰが図示されている。
特開２００２−２５２３１０号公報
しかしながら、従来の多層再配線構造のＷＣＳＰでは、ウェハ面内で再配線層の厚みがばらつき、Ｑ値（Quality Factor）等で表される電気的特性にばらつきを生じる、という問題があった。特に、スタックド構造のＷＣＳＰでは、電気的特性のばらつきは顕著である。例えば、特許文献１の図２に示す構造では、信号電極パッド４ａ部分の開口部付近の段差等によって、その上に形成される第１金属層（再配線層）の厚みが局所ごとにばらつく。また、第１金属層の上に形成される第２絶縁層の厚みもばらつき、第２絶縁層を介して形成される第２金属層（再配線層）の厚みもばらつく。これらの結果として、ＷＣＳＰ全体として、再配線層の厚みがばらついてしまう。
従来は、再配線層を「めっき法」で成長させる工程において、電流密度、めっき流速などの各種パラメータを制御することで、再配線層の厚みのばらつきを抑制していた。しかしながら、近時、Ｑ値等、電気的特性向上への要求が高まっており、再配線層の厚みのばらつきを更に低減する必要がある。従来のパラメータ制御による対応だけでは、ばらつきを所望の範囲に収めることが困難になってきている。
本発明は、上記問題を解決すべく成されたものであり、本発明の目的は、ウェハ面内の再配線層の厚みのばらつきを低減し、所望の電気的特性を得ることのできる多層再配線構造を有するＷＣＳＰ型の半導体装置を製造する半導体装置の製造方法を提供することにある。
請求項１の発明は、主面側に電極パッドが形成された半導体基板を準備する工程と、前記電極パッド及び前記半導体基板の主面を覆うように、絶縁材料からなる第１の絶縁層を形成する工程と、前記電極パッドの一部を露出するように、前記第１の絶縁層に第１の開口部を形成する工程と、前記電極パッド及び前記第１の絶縁層を覆うように、第１の導電材料を含む第１の導電層を形成する工程と、前記第１の導電層上に、フォトリソグラフィにより第１の再配線層が形成される領域を除いてパターニングされた第１のレジスト膜を形成する工程と、前記第１の導電層上に、前記第１の導電層に含まれる前記第１の導電材料をめっき法により成長させた後に、前記第１のレジスト膜を除去して、前記第１の導電材料からなる第１の再配線層を形成する工程と、前記第１の再配線層及び前記第１の絶縁層を覆うように、絶縁材料からなる第２の絶縁層を形成する工程と、前記第１の再配線層の一部を露出するように、前記第２の絶縁層に第２の開口部を形成する工程と、前記第１の再配線層及び前記第２の絶縁層を覆うように、第２の導電材料を含む第２の導電層を形成する工程と、前記第２の導電層上に、フォトリソグラフィにより第２の再配線層が形成される領域を除いてパターニングされた第２のレジスト膜を形成する工程と、前記第２の導電層上に、前記第２の導電層に含まれる前記第２の導電材料をめっき法により成長させた後に、前記第２のレジスト膜を除去して、前記第２の導電材料からなる第２の再配線層を形成する工程と、を含み、
前記第１の再配線層を形成する工程において、前記第１の導電材料をめっき法により成長させて前記第１の導電材料層を形成し、前記第１のレジスト膜及び前記第１の導電材料層を主面側から研磨して表面を平坦化した後に前記第１のレジスト膜を除去して、前記第１の再配線層を形成する処理、及び、前記第２の再配線層を形成する工程において、前記第２の導電材料をめっき法により成長させて前記第２の導電材料層を形成し、前記第２のレジスト膜及び前記第２の導電材料層を主面側から研磨して表面を平坦化した後に前記第２のレジスト膜を除去して、前記第２の再配線層を形成する処理、の少なくとも一方の処理を行う半導体装置の製造方法である。
請求項２の発明は、前記電極パッド上に形成された第１の再配線層のビア部に、前記第１の再配線層上に形成された第２の再配線層のビア部が積層方向に重なり合い、スタックド構造を形成するように、前記第１の開口部及び前記第２の開口部が形成された請求項１に記載の半導体装置の製造方法である。
請求項３の発明は、前記研磨により表面が平坦化された再配線層のウェハ面内の厚みのばらつきを±１０％以内とする、請求項１または請求項２に記載の半導体装置の製造方法である。
請求項４の発明は、前記研磨がグラインダーで行われる請求項１から請求項３までのいずれか１項に記載の半導体装置の製造方法である。
請求項５の発明は、前記研磨が前記半導体基板の主面の全面に亘って行われる請求項１から請求項４までのいずれか１項に記載の半導体装置の製造方法である。
請求項６の発明は、前記第１の再配線層を形成する工程において、前記第１のレジスト膜及び前記第１の導電材料層を主面側から研磨して表面を平坦化する場合には、前記第１のレジスト膜の高さを超えないように前記第１の導電材料をめっき法により成長させて前記第１の導電材料層を形成し、前記第１のレジスト膜及び前記第１の導電材料層を主面側から研磨して表面を平坦化した後に前記第１のレジスト膜を除去して、前記第１の再配線層を形成する処理を行い、前記第２の再配線層を形成する工程において、前記第２のレジスト膜及び前記第２の導電材料層を主面側から研磨して表面を平坦化する場合には、前記第２のレジスト膜の高さを超えないように前記第２の導電材料をめっき法により成長させて前記第２の導電材料層を形成し、前記第２のレジスト膜及び前記第２の導電材料層を主面側から研磨して表面を平坦化した後に前記第２のレジスト膜を除去して、前記第２の再配線層を形成する処理を行う、請求項１から請求項５までのいずれか１項に記載の半導体装置の製造方法である。
請求項７の発明は、主面側に、第１の再配線層、及び前記第１の再配線層の一部を露出する第１の開口部を備えた第１の絶縁層が形成された半導体基板を準備する工程と、前記第１の再配線層及び前記第１の絶縁層を覆うように、第１の導電材料を含む第１の導電層を形成する工程と、前記第１の導電層上に、フォトリソグラフィにより第２の再配線層が形成される領域を除いてパターニングされた第１のレジスト膜を形成する工程と、前記第１の導電層上に、前記第１の導電層に含まれる前記第１の導電材料をめっき法により成長させた後に、前記第１のレジスト膜を除去して、前記第１の導電材料からなる第２の再配線層を形成する工程と、前記第２の再配線層及び前記第１の絶縁層を覆うように、絶縁材料からなる第２の絶縁層を形成する工程と、前記第２の再配線層の一部を露出するように、前記第２の絶縁層に第２の開口部を形成する工程と、前記第２の再配線層及び前記第２の絶縁層を覆うように、第２の導電材料を含む第２の導電層を形成する工程と、前記第２の導電層上に、フォトリソグラフィにより第３の再配線層が形成される領域を除いてパターニングされた第２のレジスト膜を形成する工程と、前記第２の導電層上に、前記第２の導電層に含まれる前記第２の導電材料をめっき法により成長させた後に、前記第２のレジスト膜を除去して、前記第２の導電材料からなる第３の再配線層を形成する工程と、を含み、
前記第２の再配線層を形成する工程において、前記第１の導電材料をめっき法により成長させて前記第１の導電材料層を形成し、前記第１のレジスト膜及び前記第１の導電材料層を主面側から研磨して表面を平坦化した後に前記第１のレジスト膜を除去して、前記第２の再配線層を形成する処理、及び、前記第３の再配線層を形成する工程において、前記第２の導電材料をめっき法により成長させて前記第２の導電材料層を形成し、前記第２のレジスト膜及び前記第２の導電材料層を主面側から研磨して表面を平坦化した後に前記第２のレジスト膜を除去して、前記第３の再配線層を形成する処理、の少なくとも一方の処理を行う半導体装置の製造方法である。
各請求項に係る発明によれば、以下の効果がある。
請求項１に係る発明によれば、ウェハ面内の再配線層の厚みのばらつきが低減され、所望の電気的特性を得ることのできる多層再配線構造を有するＷＣＳＰ型の半導体装置の製造方法が提供される、という効果がある。また、研磨工程においてレジスト膜が保護膜としての役割を果す。
請求項２に係る発明によれば、下地パターンの影響が大きいスタックド構造を有する半導体装置では、スタックド構造を有さない半導体装置に比べて、再配線層を平坦化した効果がより顕著に現れる、という効果がある。
請求項３に係る発明によれば、平坦化処理により再配線層の厚みのばらつきが顕著に低減されて、Ｑ値に代表される半導体装置の電気的特性が向上する、という効果がある。
請求項４に係る発明によれば、ＷＣＳＰの製造工程に対し研磨工程の導入が容易である、という効果がある。
請求項５に係る発明によれば、ウェハ全体において、ウェハ面内の再配線層の厚みのばらつきが低減される、という効果がある。
請求項６に係る発明によれば、研磨工程において研磨機の引っ掛かり等の不具合を低減できる、という効果がある。
請求項７に係る発明によれば、何層に亘る多層再配線構造であっても、ウェハ面内の再配線層の厚みのばらつきが低減され、所望の電気的特性を得ることのできる多層再配線構造を有するＷＣＳＰ型の半導体装置の製造方法が提供される、という効果がある。
本発明の第１の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 本発明の第２の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 本発明の第３の実施の形態に係る半導体装置の積層構造の一例を示す部分断面 第３の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第３の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第３の実施の形態に係る半導体装置の製造工程を表す部分断面図である。 第３の実施の形態に係る半導体装置の製造工程を表す部分断面図である。
以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。
＜第１の実施の形態＞
図１は本発明の第１の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第１の実施の形態に係る半導体装置１００は、多層再配線構造のＷＣＳＰであり、半導体ウェハ１０、電極パッド１２、パッシベーション膜１４、第１の絶縁層１６、第１の開口部１６ａ、第１のアンダバンプメタル（ＵＢＭ）層１８、第１の再配線層２０、第２の絶縁層２２、第２の開口部２２ａ、第２のＵＢＭ層２４、第２の再配線層２６、及びポスト電極２８を備えている。
この半導体装置１００では、第１の再配線層２０の表面が平坦化されて、全体として再配線層の厚みのばらつきが低減されている。また、第１の再配線層２０及び第２の再配線層２６のビア部の各々が、電極パッド１２上に重なるスタックド構造３０が形成されている。なお、図示はしていないが、半導体装置１００の表面は、ポスト電極２８の端部を除いて保護膜で覆われている。保護膜から露出したポスト電極２８の端部には、半田ボール等の外部接続端子が接続されている。
以下、製造工程に従って第１の実施の形態に係る半導体装置１００の構造を説明する。図２〜図１０は第１の実施の形態に係る半導体装置の製造工程を表す部分断面図である。ＷＣＳＰは、ウェハプロセスにより、半導体ウェハに複数個形成された半導体装置を含む構造体に対して、個片化工程を行うことにより得られるＣＳＰであるが、ここでは電極パッド１個分の部分構造（１個の半導体装置）を図示して説明する。
（第１の絶縁層の形成工程）
図２は第１の絶縁層１６の形成工程を表す部分断面図である。まず、図２に示すように、半導体ウェハ１０の表面（主面側）に、電極パッド１２が形成される。また、半導体ウェハ１０及び電極パッド１２上に、電極パッド１２の一部が露出するように、パッシベーション膜１４が形成される。次に、半導体ウェハ１０の表面に、ＰＢＯ（ポリベンゾオキサゾール）等の感光性樹脂により第１の絶縁層１６が形成される。第１の絶縁層１６を露光現像処理することによって、電極パッド１２の一部を露出させるための第１の開口部１６ａが形成される。
（第１の再配線層の形成工程）
図２に示すように、第１の絶縁層１６を形成した後、第１の絶縁層１６上に、表面の凹凸に沿って第１のＵＢＭ層１８が略一定の厚さで薄膜形成される。第１のＵＢＭ層１８には、第１の再配線層２０を形成する第１の導電性材料が含まれる。ＵＢＭ層はシード層とも称され、上層に形成される再配線層のめっき成長を促進する金属薄膜層である。例えば、導電性材料がＣｕである銅再配線の場合には、スパッタリングによりＴｉ（チタン）／Ｃｕ（銅）が順次堆積されたＵＢＭ層が形成される。
ＵＢＭ層の最上層には、再配線層と同じ導電性材料が用いられる。ＵＢＭ層の他の層には、再配線層の導電性材料に応じて、例えば、Ｔｉ、Ｗ（タングステン）、Ａｕ（金）、Ｐｄ（パラジウム）、Ｎｉ（ニッケル）、又はＴｉＷ（チタン・タングステン）等の合金が用いられる。銅めっきの場合は、硫酸銅やスルホン酸銅等を用いて、めっき成長を行うことができる。
次に、第１のＵＢＭ層１８上に、フォトレジスト材料によりレジスト膜３２が形成される。図３に示すように、フォトリソグラフィによってレジスト膜３２が所望の再配線パターンにパターニングされる。即ち、第１の再配線層２０が形成される領域では、レジスト膜３２が除去されて、第１のＵＢＭ層１８の表面が露出する。
次に、図４に示すように、露出した第１のＵＢＭ層１８の表面から第１の導電性材料をメッキにより成長させて、第１の導電性材料層２０Ａを形成する。第１の導電性材料層２０Ａは、予め規定した第１の再配線層２０の厚さより厚く形成される。例えば、第１の導電性材料層２０Ａを最も低い部分まで研磨したときに、第１の再配線層２０が予め規定した厚さ（例えば、８μｍ程度の厚さ）になるように形成する。
次に、図５に示すように、半導体ウェハ１０を主面側からグラインダーで研磨する平坦化処理により、レジスト膜３２及び第１の導電性材料層２０Ａが形成された表面が平坦化されて、第１の再配線層２０が形成される。グラインダーによる研磨は、半導体ウェハ１０の主面全面に亘って行われる。ここで、レジスト膜３２は、下地パターン（レジスト膜３２より下層に形成された構造）に対する保護膜の役割を果す。また、レジスト膜３２が在ることで、グラインダーの刃が第１の再配線層２０に引っ掛かり難くなり、製造信頼性が向上する。第１の導電性材料層２０Ａをレジスト膜３２の高さを超えないように形成することで、更に、グラインダーの刃が第１の再配線層２０に引っ掛かり難くなる。また、レジスト膜３２は、削り取られた異物が、構造内に入り込むのを防止する。
次に、図６に示すように、残りのレジスト膜３２が除去され、続いて第１の再配線層２０が積層されていない部分の第１のＵＢＭ層１８が除去される。例えば、Ｔｉ／ＣｕからなるＵＢＭ層の場合は、めっき成長しなかったＣｕ層がエッチングにより除去された後に、Ｔｉ層がエッチングにより除去される。第１のＵＢＭ層１８が除去された部分では、第１の絶縁層１６の表面が露出する。これにより、電極パッド１２とコンタクトする第１の再配線層２０が完成する。
上記の平坦化処理により、第１の再配線層２０の表面２０ａと半導体ウェハ１０の表面との距離は一定となる。また、第１の再配線層２０の第１の開口部１６ａ内に形成された部分は、第１の再配線層２０の他の部分より厚くなる。本実施の形態では、この部分が第１の再配線層２０のビア部に相当する。
（第２の絶縁層の形成工程）
図７は第２の絶縁層２２の形成工程を表す部分断面図である。図７に示すように、第１の再配線層２０が形成された半導体ウェハ１０の主面に、ＰＢＯ等の感光性樹脂により第２の絶縁層２２が形成される。第２の絶縁層２２を露光現像処理することによって、第１の再配線層２０の一部を露出させるための第２の開口部２２ａが形成される。第２の開口部２２ａの径は、第１の開口部１６ａの径より大きく、第１の開口部１６ａに対向する部分の第２の絶縁層２２は除去されている。
（第２の再配線層の形成工程）
第２の絶縁層２２を形成した後、第２の絶縁層２２上に、表面の凹凸に沿って第２のＵＢＭ層２４が略一定の厚さで薄膜形成される。第２のＵＢＭ層２４には、第２の再配線層２６を形成する第２の導電性材料が含まれる。例えば、銅再配線の場合には、Ｔｉ／ＣｕからなるＵＢＭ層が形成される。次に、第２のＵＢＭ層２４上に、フォトレジスト材料によりレジスト膜３４が形成される。図８に示すように、フォトリソグラフィによってレジスト膜３４が所望の再配線パターンにパターニングされる。即ち、第２の再配線層２６が形成される領域では、レジスト膜３４が除去されて、第２のＵＢＭ層２４の表面が露出する。
次に、図９に示すように、露出した第２のＵＢＭ層２４の表面から第２の導電性材料をメッキにより成長させて、第２の再配線層２６が形成される。次に、図１０に示すように、残りのレジスト膜３４が除去される。これにより、第１の再配線層２０とコンタクトする第２の再配線層２６が完成する。第２の再配線層２６は、表面の凹凸に沿って略一定の厚さで形成され、第２の開口部２２ａが形成された部分で落ち込んだ構造となっている。本実施の形態では、この部分が第２の再配線層２６のビア部に相当する。第２の再配線層２６のビア部は、第１の再配線層２０のビア部に重ねられて、スタックド構造を構成する。
第２の再配線層２６は、第１の再配線層２０と略同じ厚さ（例えば、８μｍ程度の厚さ）で形成される。本実施の形態に係る半導体装置１００は、第１の再配線層２０及び第２の再配線層２６の２層の再配線層を有している。第１の再配線層２０が平坦化されたことにより、ウェハ面内の再配線層の厚みのばらつきが±１０％以内に低減される。再配線層の平坦化処理を行わない場合には、ウェハ面内の再配線層の厚みのばらつきは±３０％を超える。例えば、厚さ８μｍの再配線層を作製しようとすると、５．６μｍ〜１０．４μｍの範囲で厚みがばらついていた。これに対し、平坦化処理により再配線層の厚みのばらつきは顕著に低減され、７．２μｍ〜８．８μｍの範囲に落ち着くのである。これにより、Ｑ値に代表される半導体装置の電気的特性が向上する。
（ポスト電極の形成工程）
次に、図１１に示すように、第２の再配線層２６が形成された半導体ウェハ１０の主面に、ドライフィルムレジストＤＦ３６を貼り付ける。ドライフィルムレジストＤＦ３６は、フォトリソグラフィによって所望のパターンにパターニングされる。即ち、ポスト電極２８が形成される領域では、ドライフィルムレジストＤＦ３６が除去されて、第２の再配線層２６の表面が露出する。図１に示すように、次に、露出した第２の再配線層２６の表面から第２の導電性材料をメッキにより成長させて、ポスト電極２８が形成される。
最後に、残りのレジスト膜３６が除去され、続いて第２の再配線層２６が積層されていない部分の第２のＵＢＭ層２４が除去される。上述した通り、例えば、Ｔｉ／ＣｕからなるＵＢＭ層の場合は、Ｃｕ層がエッチングにより除去された後に、Ｔｉ層がエッチングにより除去される。第２のＵＢＭ層２４が除去された部分では、第２の絶縁層２２の表面が露出する。これにより、第１の実施の形態に係る半導体装置１００が完成する。
なお、半導体装置１００の表面を保護膜で覆い、ポスト電極２８の端部に外部接続端子を接続する場合には、更に以下の工程を行う。即ち、ポスト電極２８を形成した後に、ポスト電極２８が形成された半導体ウェハ１０の主面を、樹脂モールド等により保護膜で覆う。その後、保護膜を切削加工して、ポスト電極２８の表面を露出させる。ポスト電極２８の表面に半田ボール等の外部接続端子を接続して、多層再配線構造のＷＣＳＰを得る。また、更に何層かの再配線層を有する積層構造の場合には、第１の再配線層２０又は第２の再配線層２６と同様にして、多層再配線を順次形成した後に、ポスト電極２８を形成する。他の再配線層について平坦化処理を実施することもできる。
以上説明した通り、第１の実施の形態では、平坦化処理により表面が平坦化された第１の再配線層が形成されるので、ウェハ面内の再配線層の厚みのばらつきが低減され、Ｑ値に代表される半導体装置の電気的特性が向上する。特に、下層の凹凸（下地パターン）の影響が大きいスタックド構造において、再配線層の中で最も下側に形成される第１の再配線層の厚みの変動が小さくなるので、電気的特性への影響を低減できる。
＜第２の実施の形態＞
図１２は本発明の第２の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第２の実施の形態に係る半導体装置１０２は、第１の実施の形態に係る半導体装置１００と同様に（図１参照）、半導体ウェハ１０、電極パッド１２、パッシベーション膜１４、第１の絶縁層１６、第１の開口部１６ａ、第１のＵＢＭ層１８、第１の再配線層２０、第２の絶縁層２２、第２の開口部２２ａ、第２のＵＢＭ層２４、第２の再配線層２６、及びポスト電極２８を備えている。
この半導体装置１０２では、第２の再配線層２６の表面が平坦化されて、全体として再配線層の厚みのばらつきが低減されている。また、第１の再配線層２０及び第２の再配線層２６のビア部の各々が、電極パッド１２上に重なるスタックド構造３０が形成されている。なお、保護膜及び外部接続端子を備える点は、第１の実施の形態に係る半導体装置１００と同様である。
以下、製造工程に従って第２の実施の形態に係る半導体装置１０２の構造を説明する。図１３〜図２０は第２の実施の形態に係る半導体装置の製造工程を表す部分断面図である。各々、電極パッド１個分の部分構造を図示している。
（第１の絶縁層の形成工程）
第１の絶縁層１６の形成工程（図２及び図３を参照）は、第１の実施の形態に係る半導体装置１００と同様であるため、同じ符号を付して説明を省略する。
（第１の再配線層の形成工程）
図３に示すように、第１の絶縁層１６上には、表面の凹凸に沿って第１のＵＢＭ層１８が略一定の厚さで薄膜形成されている。第１のＵＢＭ層１８上には、所望の再配線パターンにパターニングされたレジスト膜３２が形成されている。第１の再配線層２０が形成される領域では、レジスト膜３２が除去されて、第１のＵＢＭ層１８の表面が露出している。
次に、図１３に示すように、露出した第１のＵＢＭ層１８の表面から第１の導電性材料をメッキにより成長させて、第１の再配線層２０が形成される。次に、図１４に示すように、残りのレジスト膜３２が除去され、続いて第１の再配線層２０が積層されていない部分の第１のＵＢＭ層１８が除去される。第１のＵＢＭ層１８が除去された部分では、第１の絶縁層１６の表面が露出する。これにより、電極パッド１２とコンタクトする第１の再配線層２０が完成する。
第１の再配線層２０は、表面の凹凸に沿って略一定の厚さで形成され、第１の開口部１６ａが形成された部分で落ち込んだ構造となっている。本実施の形態では、この部分が第１の再配線層２０のビア部に相当する。
（第２の絶縁層の形成工程）
図１５は第２の絶縁層２２の形成工程を表す部分断面図である。図１５に示すように、第１の再配線層２０が形成された半導体ウェハ１０の主面に、ＰＢＯ等の感光性樹脂により第２の絶縁層２２が形成される。第２の絶縁層２２を露光現像処理することによって、第１の再配線層２０の一部を露出させるための第２の開口部２２ａが形成される。第２の開口部２２ａの径は、第１の開口部１６ａの径より大きく、第１の開口部１６ａに対向する部分の第２の絶縁層２２は除去されている。
（第２の再配線層の形成工程）
第２の絶縁層２２を形成した後、第２の絶縁層２２上に、第２のＵＢＭ層２４が薄膜形成される。第２のＵＢＭ層２４は、表面の凹凸に沿って略一定の厚さで形成され、第１の再配線層２０のビア部で落ち込んだ構造となっている。次に、第２のＵＢＭ層２４上に、フォトレジスト材料によりレジスト膜３４が形成される。図１６に示すように、フォトリソグラフィによってレジスト膜３４が所望の再配線パターンにパターニングされる。即ち、第２の再配線層２６が形成される領域では、レジスト膜３４が除去されて、第２のＵＢＭ層２４の表面が露出する。
次に、図１７に示すように、露出した第２のＵＢＭ層２４の表面から第２の導電性材料をメッキにより成長させて、第２の導電性材料層２６Ａを形成する。第２の導電性材料層２６Ａは、予め規定した第２の再配線層２６の厚さより厚く形成される。例えば、第２の導電性材料層２６Ａを最も低い部分まで研磨したときに、第２の再配線層２６が予め規定した厚さになるように形成する。第２の導電性材料層２６Ａは、レジスト膜３４の高さを超えないように形成することが好ましい。
次に、図１８に示すように、半導体ウェハ１０を主面側からグラインダーで研磨する平坦化処理により、レジスト膜３４及び第２の導電性材料層２６Ａが形成された表面が平坦化されて、第２の再配線層２６が形成される。グラインダーによる研磨は、半導体ウェハ１０の主面全面に亘って行われる。ここでも、レジスト膜３４は、下地パターンに対する保護膜の役割を果す。
次に、図１９に示すように、残りのレジスト膜３４が除去される。これにより、第１の再配線層２０とコンタクトする第２の再配線層２６が完成する。上記の平坦化処理により、第２の再配線層２６の表面２６ａと半導体ウェハ１０の表面との距離は一定となる。また、第２の再配線層２６の第２の開口部２２ａ内に形成された部分は、第２の再配線層２６の他の部分より厚くなる。特に、第１の再配線層２０のビア部に対応する部分は、第２の再配線層２６の他の部分より厚くなる。本実施の形態では、この部分が第２の再配線層２６のビア部に相当する。第２の再配線層２６のビア部は、第１の再配線層２０のビア部に重ねられて、スタックド構造を構成する。
本実施の形態に係る半導体装置１０２は、第１の再配線層２０及び第２の再配線層２６の２層の再配線層を有している。第２の再配線層２６が平坦化されたことにより、ウェハ面内の再配線層の厚みのばらつきが±１０％以内に低減される。これにより、Ｑ値に代表される半導体装置の電気的特性が向上する。
（ポスト電極の形成工程）
次に、図２０に示すように、第２の再配線層２６が形成された半導体ウェハ１０の主面に、ドライフィルムレジストＤＦ３６を貼り付け、所望のパターンにパターニングする。即ち、ポスト電極２８が形成される領域では、ドライフィルムレジストＤＦ３６が除去されて、第２の再配線層２６の表面が露出する。図１２に示すように、次に、露出した第２の再配線層２６の表面から第２の導電性材料をメッキにより成長させて、ポスト電極２８が形成される。
最後に、残りのレジスト膜３６が除去され、続いて第２の再配線層２６が積層されていない部分の第２のＵＢＭ層２４が除去される。第２のＵＢＭ層２４が除去された部分では、第２の絶縁層２２の表面が露出する。これにより、第２の実施の形態に係る半導体装置１０２が完成する。
以上説明した通り、第２の実施の形態では、平坦化処理により表面が平坦化された第２の再配線層が形成されるので、ウェハ面内の再配線層の厚みのばらつきが低減され、Ｑ値に代表される半導体装置の電気的特性が向上する。特に、再配線層の中で最も上側に形成される第２の再配線層の厚みの変動が小さくなるので、装置全体として見た場合には、第１の再配線層を平坦化した第１の実施の形態と比べて再配線層の厚みのばらつきが低減され、電気的特性がより向上する。
＜第３の実施の形態＞
図２１は本発明の第３の実施の形態に係る半導体装置の積層構造の一例を示す部分断面図である。第３の実施の形態に係る半導体装置１０４は、第１の実施の形態に係る半導体装置１００と同様に（図１参照）、半導体ウェハ１０、電極パッド１２、パッシベーション膜１４、第１の絶縁層１６、第１の開口部１６ａ、第１のＵＢＭ層１８、第１の再配線層２０、第２の絶縁層２２、第２の開口部２２ａ、第２のＵＢＭ層２４、第２の再配線層２６、及びポスト電極２８を備えている。
この半導体装置１０４では、第１の再配線層２０及び第２の再配線層２６の表面が平坦化されて、全体として再配線層の厚みのばらつきが低減されている。また、第１の再配線層２０及び第２の再配線層２６のビア部の各々が、電極パッド１２上に重なるスタックド構造３０が形成されている。なお、保護膜及び外部接続端子を備える点は、第１の実施の形態に係る半導体装置１００と同様である。
以下、製造工程に従って第３の実施の形態に係る半導体装置１０４の構造を説明する。図２２〜図２４は第３の実施の形態に係る半導体装置の製造工程を表す部分断面図である。各々、電極パッド１個分の部分構造を図示している。
（第１の絶縁層、第１の再配線層、第２の絶縁層の形成工程）
第２の再配線層２６の形成工程より前の工程（図２〜図８を参照）は、第１の実施の形態に係る半導体装置１００と同様であるため、同じ符号を付して説明を省略する。第１の実施の形態と同様に、上記の平坦化処理により第１の再配線層２０の表面が平坦化されて、第１の再配線層２０の表面２０ａと半導体ウェハ１０の表面との距離は一定となる。また、第１の再配線層２０の第１の開口部１６ａ内に形成された部分は、第１の再配線層２０の他の部分より厚くなる。本実施の形態では、この部分が第１の再配線層２０のビア部に相当する。
（第２の再配線層の形成工程）
図８に示すように、第２のＵＢＭ層２４上には、フォトレジスト材料によりレジスト膜３４が形成されている。そして、フォトリソグラフィによってレジスト膜３４が所望の再配線パターンにパターニングされている。即ち、第２の再配線層２６が形成される領域では、レジスト膜３４が除去されて、第２のＵＢＭ層２４の表面が露出している。
次に、図２２に示すように、露出した第２のＵＢＭ層２４の表面から第２の導電性材料をメッキにより成長させて、第２の導電性材料層２６Ａを形成する。第２の導電性材料層２６Ａは、予め規定した第２の再配線層２６の厚さより厚く形成される。次に、図２３に示すように、上記の平坦化処理により、レジスト膜３４及び第２の導電性材料層２６Ａが形成された表面が平坦化されて、第２の再配線層２６が形成される。ここでも、レジスト膜３４は、下地パターンに対する保護膜の役割を果す。
次に、図２４に示すように、残りのレジスト膜３４が除去される。これにより、第１の再配線層２０とコンタクトする第２の再配線層２６が完成する。上記の平坦化処理により、第２の再配線層２６の表面２６ａと半導体ウェハ１０の表面との距離は一定となる。また、第２の再配線層２６の第２の開口部２２ａ内に形成された部分は、第２の再配線層２６の他の部分より厚くなる。本実施の形態では、この部分が第２の再配線層２６のビア部に相当する。第２の再配線層２６のビア部は、第１の再配線層２０のビア部に重ねられて、スタックド構造を構成する。
本実施の形態に係る半導体装置１０４は、第１の再配線層２０及び第２の再配線層２６の２層の再配線層を有している。第１の再配線層２０及び第２の再配線層２６が平坦化されたことにより、ウェハ面内の再配線層の厚みのばらつきが±１０％以内に低減される。これにより、Ｑ値に代表される半導体装置の電気的特性が向上する。
（ポスト電極の形成工程）
次に、図２５に示すように、第２の再配線層２６が形成された半導体ウェハ１０の主面に、ドライフィルムレジストＤＦ３６を貼り付け、所望のパターンにパターニングする。即ち、ポスト電極２８が形成される領域では、ドライフィルムレジストＤＦ３６が除去されて、第２の再配線層２６の表面が露出する。図２１に示すように、次に、露出した第２の再配線層２６の表面から第２の導電性材料をメッキにより成長させて、ポスト電極２８が形成される。
最後に、残りのレジスト膜３６が除去され、続いて第２の再配線層２６が積層されていない部分の第２のＵＢＭ層２４が除去される。第２のＵＢＭ層２４が除去された部分では、第２の絶縁層２２の表面が露出する。これにより、第３の実施の形態に係る半導体装置１０４が完成する。
以上説明した通り、第３の実施の形態では、平坦化処理により表面が平坦化された第１の再配線層２０及び第２の再配線層が形成されるので、装置全体として見た場合にウェハ面内の再配線層の厚みのばらつきが顕著に低減され、Ｑ値に代表される半導体装置の電気的特性が向上する。また、第１の実施の形態と同様に、下地パターンの影響が大きいスタックド構造において、再配線層の中で最も下側に形成される第１の再配線層の厚みの変動が小さくなるので、電気的特性への影響を低減できる。
なお、上記の実施の形態では、スタックド構造を備えた多層再配線構造のＷＣＳＰについて説明したが、他の多層再配線構造のＷＣＳＰについて本発明を適用してもよい。下地パターンの影響が大きいスタックド構造においては、再配線層を平坦化した効果がより顕著に現れるが、他の多層再配線構造のＷＣＳＰについても、再配線層を平坦化した効果を得ることができる。
また、上記の実施の形態では、グラインダー研磨はＷＣＳＰの製造工程に適用し易いため、グラインダーで研磨して再配線層の表面を平坦化処理する例について説明したが、平坦化処理の方法はこれに限定される訳ではない。化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）やエッチバックによる平坦化処理等を用いることもできる。
また、上記の実施の形態では、製造工程の一例を示したものであり、製造工程はこれに限定される訳ではない。同じ構造物を製造できる限り、細かい工程の順序を適宜入れ替えて実施できることは言うまでもない。
また、上記の実施の形態では、再配線層の表面を平坦化する例について説明したが、平坦化の対象は再配線層に限定される訳ではない。下層の凹凸（下地パターン）が上層の再配線層の厚みを変動させることから、再配線層の平坦化に加えて、再配線層以外の層を平坦化することが好ましい。
１０ 半導体ウェハ
１２ 電極パッド
１４ パッシベーション膜
１６ 第１の絶縁層
１６ａ 第１の開口部
１８ 第１のＵＢＭ層
２０Ａ 第１の導電性材料層
２０ 第１の再配線層
２０ａ 表面
２２ 第２の絶縁層
２２ａ 第２の開口部
２４ 第２のＵＢＭ層
２６ 第２の再配線層
２６Ａ 第２の導電性材料層
２６ａ 表面
２８ ポスト電極
３０ スタックド構造
３２ レジスト膜
３４ レジスト膜
３６ レジスト膜（ドライフィルムレジストＤＦ）
１００ 半導体装置
１０２ 半導体装置
１０４ 半導体装置

Claims (7)

  1. 主面側に電極パッドが形成された半導体基板を準備する工程と、
    前記電極パッド及び前記半導体基板の主面を覆うように、絶縁材料からなる第１の絶縁層を形成する工程と、
    前記電極パッドの一部を露出するように、前記第１の絶縁層に第１の開口部を形成する工程と、
    前記電極パッド及び前記第１の絶縁層を覆うように、第１の導電材料を含む第１の導電層を形成する工程と、
    前記第１の導電層上に、フォトリソグラフィにより第１の再配線層が形成される領域を除いてパターニングされた第１のレジスト膜を形成する工程と、
    前記第１の導電層上に、前記第１の導電層に含まれる前記第１の導電材料をめっき法により成長させた後に、前記第１のレジスト膜を除去して、前記第１の導電材料からなる第１の再配線層を形成する工程と、
    前記第１の再配線層及び前記第１の絶縁層を覆うように、絶縁材料からなる第２の絶縁層を形成する工程と、
    前記第１の再配線層の一部を露出するように、前記第２の絶縁層に第２の開口部を形成する工程と、
    前記第１の再配線層及び前記第２の絶縁層を覆うように、第２の導電材料を含む第２の導電層を形成する工程と、
    前記第２の導電層上に、フォトリソグラフィにより第２の再配線層が形成される領域を除いてパターニングされた第２のレジスト膜を形成する工程と、
    前記第２の導電層上に、前記第２の導電層に含まれる前記第２の導電材料をめっき法により成長させた後に、前記第２のレジスト膜を除去して、前記第２の導電材料からなる第２の再配線層を形成する工程と、
    を含み、
    前記第１の再配線層を形成する工程において、前記第１の導電材料をめっき法により成長させて前記第１の導電材料層を形成し、前記第１のレジスト膜及び前記第１の導電材料層を主面側から研磨して表面を平坦化した後に前記第１のレジスト膜を除去して、前記第１の再配線層を形成する処理、
    及び、
    前記第２の再配線層を形成する工程において、前記第２の導電材料をめっき法により成長させて前記第２の導電材料層を形成し、前記第２のレジスト膜及び前記第２の導電材料層を主面側から研磨して表面を平坦化した後に前記第２のレジスト膜を除去して、前記第２の再配線層を形成する処理、
    の少なくとも一方の処理を行う半導体装置の製造方法。
  2. 前記電極パッド上に形成された第１の再配線層のビア部に、前記第１の再配線層上に形成された第２の再配線層のビア部が積層方向に重なり合い、スタックド構造を形成するように、前記第１の開口部及び前記第２の開口部が形成された請求項１に記載の半導体装置の製造方法。
  3. 前記研磨により表面が平坦化された再配線層のウェハ面内の厚みのばらつきを±１０％以内とする、請求項１または請求項２に記載の半導体装置の製造方法。
  4. 前記研磨がグラインダーで行われる請求項１から請求項３までのいずれか１項に記載の半導体装置の製造方法。
  5. 前記研磨が前記半導体基板の主面の全面に亘って行われる請求項１から請求項４までのいずれか１項に記載の半導体装置の製造方法。
  6. 前記第１の再配線層を形成する工程において、前記第１のレジスト膜及び前記第１の導電材料層を主面側から研磨して表面を平坦化する場合には、前記第１のレジスト膜の高さを超えないように前記第１の導電材料をめっき法により成長させて前記第１の導電材料層を形成し、前記第１のレジスト膜及び前記第１の導電材料層を主面側から研磨して表面を平坦化した後に前記第１のレジスト膜を除去して、前記第１の再配線層を形成する処理を行い、
    前記第２の再配線層を形成する工程において、前記第２のレジスト膜及び前記第２の導電材料層を主面側から研磨して表面を平坦化する場合には、前記第２のレジスト膜の高さを超えないように前記第２の導電材料をめっき法により成長させて前記第２の導電材料層を形成し、前記第２のレジスト膜及び前記第２の導電材料層を主面側から研磨して表面を平坦化した後に前記第２のレジスト膜を除去して、前記第２の再配線層を形成する処理を行う、
    請求項１から請求項５までのいずれか１項に記載の半導体装置の製造方法。
  7. 主面側に、第１の再配線層、及び前記第１の再配線層の一部を露出する第１の開口部を備えた第１の絶縁層が形成された半導体基板を準備する工程と、
    前記第１の再配線層及び前記第１の絶縁層を覆うように、第１の導電材料を含む第１の導電層を形成する工程と、
    前記第１の導電層上に、フォトリソグラフィにより第２の再配線層が形成される領域を除いてパターニングされた第１のレジスト膜を形成する工程と、
    前記第１の導電層上に、前記第１の導電層に含まれる前記第１の導電材料をめっき法により成長させた後に、前記第１のレジスト膜を除去して、前記第１の導電材料からなる第２の再配線層を形成する工程と、
    前記第２の再配線層及び前記第１の絶縁層を覆うように、絶縁材料からなる第２の絶縁層を形成する工程と、
    前記第２の再配線層の一部を露出するように、前記第２の絶縁層に第２の開口部を形成する工程と、
    前記第２の再配線層及び前記第２の絶縁層を覆うように、第２の導電材料を含む第２の導電層を形成する工程と、
    前記第２の導電層上に、フォトリソグラフィにより第３の再配線層が形成される領域を除いてパターニングされた第２のレジスト膜を形成する工程と、
    前記第２の導電層上に、前記第２の導電層に含まれる前記第２の導電材料をめっき法により成長させた後に、前記第２のレジスト膜を除去して、前記第２の導電材料からなる第３の再配線層を形成する工程と、
    を含み、
    前記第２の再配線層を形成する工程において、前記第１の導電材料をめっき法により成長させて前記第１の導電材料層を形成し、前記第１のレジスト膜及び前記第１の導電材料層を主面側から研磨して表面を平坦化した後に前記第１のレジスト膜を除去して、前記第２の再配線層を形成する処理、
    及び、
    前記第３の再配線層を形成する工程において、前記第２の導電材料をめっき法により成長させて前記第２の導電材料層を形成し、前記第２のレジスト膜及び前記第２の導電材料層を主面側から研磨して表面を平坦化した後に前記第２のレジスト膜を除去して、前記第３の再配線層を形成する処理、
    の少なくとも一方の処理を行う半導体装置の製造方法。
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