CN102709200B - 半导体器件和形成设置在半导体管芯上的绝缘层的方法 - Google Patents

半导体器件和形成设置在半导体管芯上的绝缘层的方法 Download PDF

Info

Publication number
CN102709200B
CN102709200B CN201210076452.9A CN201210076452A CN102709200B CN 102709200 B CN102709200 B CN 102709200B CN 201210076452 A CN201210076452 A CN 201210076452A CN 102709200 B CN102709200 B CN 102709200B
Authority
CN
China
Prior art keywords
insulating barrier
conductive layer
semiconductor element
sealant
interconnection structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210076452.9A
Other languages
English (en)
Other versions
CN102709200A (zh
Inventor
林耀剑
P·C·马里穆图
陈康
H·H·高
Y·顾
沈权
沈一权
R·黄
邹胜源
方建敏
冯霞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changdian Integrated Circuit Shaoxing Co ltd
Stats Chippac Pte Ltd
Original Assignee
Stats Chippac Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US13/333,739 external-priority patent/US8456002B2/en
Application filed by Stats Chippac Pte Ltd filed Critical Stats Chippac Pte Ltd
Publication of CN102709200A publication Critical patent/CN102709200A/zh
Application granted granted Critical
Publication of CN102709200B publication Critical patent/CN102709200B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明涉及半导体器件和形成设置在半导体管芯上的绝缘层的方法。一种具有半导体管芯和形成在半导体管芯的表面上的导电层的半导体器件。第一通道可以形成在半导体管芯中。密封剂沉积在半导体管芯上。第二通道可以形成在密封剂中。第一绝缘层形成在半导体管芯和第一导电层上以及第一通道中。第一绝缘层延伸进第二通道中。第一绝缘层具有如下特性：大于150MPa的拉伸强度、在35-150％间的伸长率、以及2-30微米的厚度。在形成第一绝缘层之前，第二绝缘层可以形成在半导体管芯上。互连结构形成在半导体管芯和密封剂上。互连结构电连接至第一导电层。第一绝缘层在互连结构的形成期间提供应力消除。

Description

半导体器件和形成设置在半导体管芯上的绝缘层的方法
要求国内优先权
本申请依据35U.S.C.§120要求于2011年1月21日提交的临时申请No.61/435,223和2011年2月15日提交的临时申请No.61/443,157的优先权。本申请是2010年3月15日提交的美国申请No.12/724,367的部分连续案且要求其优先权。本申请进一步是于2011日8月11日提交的美国申请No.13/207,633的部分连续案且要求其优先权。依据35U.S.C.§120，本申请进一步是2011年2月17日提交的美国申请No.13/029,936的部分连续案且要求其优先权。
技术领域
本申请通常涉及半导体器件，且更具体地涉及一种半导体器件和形成具有设置在半导体管芯上用来消除应力的绝缘层的WLCSP的方法。
背景技术
在现代电子产品中通常会发现有半导体器件。半导体器件在电部件的数量和密度上有变化。分立的半导体器件一般包括一种电部件，例如发光二极管(LED)、小信号晶体管、电阻器、电容器、电感器、以及功率金属氧化物半导体场效应晶体管(MOSFET)。集成半导体器件通常包括数百到数百万的电部件。集成半导体器件的实例包括微控制器、微处理器、电荷耦合器件(CCD)、太阳能电池、以及数字微镜器件(DMD)。
半导体器件执行多种功能，例如信号处理、高速计算、发射和接收电磁信号、控制电子器件、将日光转换成电、以及为电视显示器生成可视投影。在娱乐、通信、功率转换、网络、计算机、以及消费品领域中有半导体器件的存在。在军事应用、航空、汽车、工业控制器、以及办公设备中也有半导体器件的存在。
半导体器件利用半导体材料的电特性。半导体材料的原子结构允许通过施加电场或基极电流(basecurrent)或者通过掺杂工艺来操纵(manipulated)它的导电性。掺杂把杂质引入半导体材料中以操纵和控制半导体器件的导电性。
半导体器件包括有源和无源电结构。有源结构(包括双极和场效应晶体管)控制电流的流动。通过改变掺杂水平并且施加电场或基极电流，晶体管促进或限制电流的流动。无源结构(包括电阻器、电容器、和电感器)产生执行多种电功能所必需的电压和电流之间的关系。无源和有源结构被电连接以形成电路，所述电路能够使半导体器件执行高速计算和其它有用的功能。
通常利用两个复杂的制造工艺来制造半导体器件，即前端制造和后端制造，每个可能包括数百个步骤。前端制造包括在半导体晶片的表面上形成多个管芯。每个半导体管芯通常相同并且包括通过电连接有源和无源部件形成的电路。后端制造包括从已完成的晶片单体化(singulating)单个半导体管芯并且封装管芯以提供结构支撑和环境隔离。在此使用的术语“半导体管芯”不仅指词的单数形式而且指词的复数形式，并且因此不仅可以指单个半导体器件而且可以指多个半导体器件。
半导体制造的一个目标是制造更小的半导体器件。更小的半导体器件通常消耗更少功率、具有更高的性能、并且能够被更有效地制造。另外，更小的半导体器件具有更小的占位空间(footprint)，其对于更小的最终产品而言是期望的。通过改善导致产生具有更小、更高密度的有源和无源部件的半导体管芯的前端工艺可以实现更小的半导体管芯尺寸。通过改善电互连和封装材料，后端工艺可以产生具有更小占位空间的半导体器件封装。
在传统的扇出型晶片级芯片规模封装(Fo-WLCSP)中，具有接触焊盘的半导体管芯被安装在载体上。密封剂沉积在半导体管芯和载体上。移除载体且在密封剂和半导体管芯上形成装配互连结构。在互连结构形成期间半导体管芯会经受破裂、翘曲、和其它损伤。装配互连结构的再分配层在应力下倾向破裂，尤其是在温度周期变化(TC)和板上温度周期变化(TCOB)期间，其可穿过绝缘层传播到半导体管芯和接触焊盘从而产生缺陷。破裂能够从半导体管芯的边缘和侧壁传播进半导体管芯。在具有超低介电常数(k)绝缘层的Fo-WLCSP中破裂问题是常见的。
发明内容
当在WLCSP中形成装配互连结构时需要消除应力以避免半导体管芯发生破裂、翘曲和其它损伤。因而，在一个实施例中，本发明是一种制造半导体器件的方法，包括以下步骤：提供具有多个半导体管芯的半导体晶片；在半导体管芯的表面上形成第一导电层；在半导体晶片和第一导电层上形成第一绝缘层；单体化半导体晶片以分离半导体管芯；提供载体；将半导体管芯安装到载体上；在半导体管芯和载体上沉积密封剂；移除载体；以及在半导体管芯和密封剂上形成互连结构。互连结构电连接到第一导电层且第一绝缘层在互连结构形成期间提供应力消除。
在另一实施例中，本发明是一种制造半导体器件的方法，包括以下步骤：提供半导体管芯；在半导体管芯的表面上形成第一导电层；在半导体管芯和第一导电层上形成第一绝缘层；在半导体管芯上沉积密封剂；以及在半导体管芯和密封剂上形成互连结构。互连结构电连接到第一导电层且第一绝缘层在互连结构形成期间提供应力消除。
在另一实施例中，本发明是一种制造半导体器件的方法，包括以下步骤：提供半导体管芯；在半导体管芯的表面上形成第一导电层；在半导体管芯上沉积密封剂；在半导体管芯和第一导电层上形成第一绝缘层；以及在半导体管芯和密封剂上形成互连结构。互连结构电连接到第一导电层且第一绝缘层在互连结构形成期间提供应力消除。
在另一实施例中，本发明是一种半导体器件，包括半导体管芯和形成在半导体管芯的表面上的第一导电层。密封剂沉积在半导体管芯上。第一绝缘层形成在半导体管芯和第一导电层上。互连结构形成在半导体管芯和密封剂上。互连结构电连接到第一导电层且第一绝缘层在互连结构形成期间提供应力消除。
附图说明
图1示出了具有安装到其表面的不同类型封装的印刷电路板(PCB)；
图2a-2c示出了安装到PCB的典型半导体封装的进一步细节；
图3a-3f示出了具有通过划片街区(sawstreet)分离的多个半导体管芯的半导体晶片；
图4a-4h示出了形成具有绝缘层的WLCSP的工艺，其中绝缘层设置在半导体管芯上以消除应力；
图5示出了根据图4a-4h的具有绝缘层的Fo-WLCSP，其中绝缘层设置在半导体管芯上以消除应力；
图6示出了根据图3e的具有绝缘层的Fo-WLCSP，其中绝缘层设置在半导体管芯上以消除应力；
图7a-7g示出了形成具有绝缘层的WLCSP的另一工艺，其中绝缘层设置在半导体管芯上以消除应力；
图8示出了根据图7a-7g的具有绝缘层的Fo-WLCSP，其中绝缘层设置在半导体管芯上以消除应力；
图9a-9g示出了一种形成具有多层绝缘层的WLCSP的工艺，其中绝缘层设置在半导体管芯上以消除应力；
图10示出了根据图9a-9g的具有绝缘层的Fo-WLCSP，其中绝缘层设置在半导体管芯上以消除应力；
图11示出了具有两个半导体管芯的Fo-WLCSP，其中每个半导体管芯都具有设置在半导体管芯上用来消除应力的绝缘层；
图12a-12l示出了一种用来形成具有绝缘层的WLCSP的工艺，其中绝缘层设置在半导体管芯上以及设置在形成于管芯中的通道内以消除应力；
图13示出了根据图12a-12l的具有绝缘层的Fo-WLCSP，其中绝缘层设置在半导体管芯上以及设置在形成于管芯中的通道内以消除应力；
图14a-14k示出了用于形成具有绝缘层的WLCSP的另一工艺，其中绝缘层设置在半导体管芯和密封剂上以及设置在形成于管芯中的通道内；
图15示出了根据图14a-14k的具有绝缘层的Fo-WLCSP，其中绝缘层设置在半导体管芯和密封剂上以及设置在形成于管芯中的通道内；
图16a-16d示出了一种形成具有绝缘层的WLCSP的工艺，其中绝缘层设置在管芯和密封剂上以及设置在形成于管芯和密封剂中的通道内；
图17示出了根据图16a-16d的具有绝缘层的Fo-WLCSP，其中绝缘层设置在半导体管芯和密封剂上以及设置在形成于管芯中的通道内；
图18a-18j示出了一种形成具有绝缘层的WLCSP的工艺，其中绝缘层设置在管芯和密封剂上以及设置在形成于密封剂中的通道内；以及
图19示出了根据图18a-18j的具有绝缘层的Fo-WLCSP，其中绝缘层设置在管芯和密封剂上以及设置在形成于密封剂中的通道内。
具体实施方式
参考附图在下列描述中的一个或多个实施例中描述本发明，在附图中相似的数字表示相同或类似的元件。虽然根据用来实现本发明的目的的最佳方式描述本发明，但是本领域技术人员将理解的是，它旨在覆盖可以被包含在由被下列公开和各图所支持的所附权利要求及其等效物限定的本发明的精神和范围内的替代物、变型、和等效物。
一般利用两个复杂的制造工艺制造半导体器件：前端制造和后端制造。前端制造包括在半导体晶片的表面上形成多个管芯。晶片上的每个管芯包括有源和无源电部件，所述有源和无源电部件被电连接以形成功能电路。有源电部件，例如晶体管和二极管，具有控制电流的流动的能力。无源电部件，例如电容器、电感器、电阻器、和变压器，产生执行电路功能所必需的电压和电流之间的关系。
通过包括掺杂、沉积、光刻、刻蚀、和平面化的一系列工艺步骤在半导体晶片的表面上形成无源和有源部件。掺杂通过例如离子注入或热扩散的技术将杂质引入到半导体材料中。所述掺杂工艺改变有源器件中的半导体材料的导电性，将半导体材料转变成绝缘体、导体，或响应于电场或基极电流动态改变半导体材料导电性。晶体管包括有变化的掺杂类型和程度的区域，所述区域根据需要被设置为使晶体管能够在施加电场或基极电流时促进或限制电流的流动。
通过具有不同电特性的材料的层形成有源和无源部件。所述层可以通过部分地由被沉积的材料的类型决定的多种沉积技术形成。例如，薄膜沉积可以包括化学汽相沉积(CVD)、物理汽相沉积(PVD)、电解电镀、以及无电极电镀(electrolessplating)工艺。每个层通常被图案化以形成有源部件、无源部件、或部件之间的电连接的各部分。
可以利用光刻图案化所述层，所述光刻包括在将被图案化的层上沉积光敏材料，例如光致抗蚀剂。利用光将图案从光掩模转移到光致抗蚀剂。在一个实施例中，利用溶剂将经受光的光致抗蚀剂图案部分除去，暴露将被图案化的下层的各部分。在另一个实施例中，利用溶剂将未经受光的光致抗蚀剂(负性光致抗蚀剂)图案部分除去，暴露将被图案化的下层的各部分。光致抗蚀剂的剩余物被除去，留下被图案化的层。可替换地，利用例如无电极电镀或电解电镀的技术通过直接将材料沉积到通过先前的沉积/刻蚀工艺形成的区域或空隙中来图案化一些类型的材料。
图案化是基础操作，由其移除了半导体晶片表面上的部分顶层。可以采用光刻、光掩模、掩模、氧化物或金属移除、摄影和模版、以及微光刻来移除部分半导体晶片。光刻包括在掩模版或光掩模中形成图案且将图案转移进半导体晶片的表面层中。光刻以两步工艺在半导体晶片的表面上形成有源和无源部件的水平尺寸。首先，将掩模版或掩模上的图案转移进光致抗蚀剂层。光致抗蚀剂是当被暴露于光时结构和性能都发生改变的光敏材料。改变光致抗蚀剂的结构和性能的工艺发生为负性作用光致抗蚀剂或正性作用光致抗蚀剂。其次，将光致抗蚀剂层转移进晶片表面。当蚀刻工艺移除了没有被光致抗蚀剂覆盖的半导体晶片的部分顶层时实现转移。光致抗蚀剂的化学性质是这样的，当移除没有被光致抗蚀剂覆盖的半导体晶片的部分顶层时，光致抗蚀剂仍然基本保持原样且抵抗通过化学蚀刻溶液的移除。可以根据所使用的具体抗蚀剂和所需结果来改变形成、暴露、和移除光致抗蚀剂的工艺，以及移除部分半导体晶片的工艺。
在负性作用光致抗蚀剂中，光致抗蚀剂被暴露于光且以称为聚合作用的工艺将其从可溶状态转变成不可溶状态。在聚合作用中，将未聚合的材料暴露于光或能源且聚合体形成抗蚀的交联材料。在大部分负性光致抗蚀剂中，聚合体是聚异戊二烯(polyisopreme)。利用化学溶剂或显影剂移除可溶部分(也就是未被暴露于光的部分)，在抗蚀剂层中形成对应于掩模版上的不透明图案的孔。其图案存在于不透明场域中的掩模称为明场掩模。
在正性作用光致抗蚀剂中，光致抗蚀剂被暴露于光且以称为光溶解作用的工艺将其从相对不溶解状态转变成更易溶解状态。在光溶解作用中，将相对不溶解抗蚀剂暴露于合适的光能且转化成更易溶解状态。可以通过显影工艺中的溶剂来移除抗蚀剂的光溶解部分。基本的正性光致抗蚀剂聚合物是酚醛聚合物，也称为可溶酚醛树脂。利用化学溶剂或显影剂移除可溶部分(也就是暴露于光的部分)，在抗蚀剂层中形成对应于掩模版片上的透明图案的孔。其图案存在于透明场域中的掩模称为暗场掩模。
在移除半导体晶片未被光致抗蚀剂覆盖的顶部部分后，移除剩余光致抗蚀剂，留下图案化层。可替换地，通过采用例如无电极电镀和电解电镀的技术直接将一些类型的材料沉积进区域或空隙中来图案化所述材料，其中所述区域或空隙通过先前的沉积/蚀刻工艺形成。
在现有图案上沉积材料的薄膜可能会放大下面的图案并且引起不均匀的平面。需要均匀的平面来制造更小和更密集包装的有源和无源部件。可以利用平面化从晶片的表面除去材料和制造均匀平面。平面化包括利用抛光垫抛光晶片的表面。在抛光期间，磨料和腐蚀性化学品被添加到晶片的表面。组合的磨料机械作用和化学品腐蚀作用除去了任何不规则的表面形貌(topography)，产生均匀的平面。
后端制造指的是将已完成的晶片切割或单体化成单个半导体管芯，并且然后封装半导体管芯用于结构支撑和环境隔离。为单体化半导体管芯，沿被叫做划片街区或划线的晶片非功能区域刻划和断开所述晶片。利用激光切割工具或锯条来单体化晶片。在单体化之后，单个半导体管芯被安装到封装衬底，所述封装衬底包括用来与其它系统部件互连的引脚或接触焊盘。形成在半导体管芯上的接触焊盘然后被连接到封装内的接触焊盘。可以利用焊料凸块、柱形凸块(studbump)、导电胶、或线结合(wirebond)来制作电连接。密封剂或其它成型材料被沉积到封装上以提供物理支撑和电隔离。已完成的封装然后被插入电系统中并且半导体器件的功能可以用到其它系统部件。
图1示出具有芯片载体衬底或印刷电路板(PCB)52的电子器件50，所述芯片载体衬底或印刷电路板(PCB)52具有多个安装在它的表面上的半导体封装。电子器件50可以具有一种半导体封装、或多种半导体封装，这取决于应用。为了说明的目的，在图1中示出不同类型的半导体封装。
电子器件50可以是利用半导体封装来执行一个或多个电功能的独立系统。可替换地，电子器件50可以是更大系统的子部件。例如，电子器件50可以是蜂窝式电话、个人数字助理(PDA)、数码摄像机(DVC)或其它电子通信装置的一部分。可替换地，电子器件50可以是能被插入计算机中的图形卡、网络接口卡、或其它信号处理卡。半导体封装可以包括微处理器、存储器、专用集成电路(ASIC)、逻辑电路、模拟电路、RF电路、分立器件、或其它半导体管芯或电部件。对于将被市场接受的这些产品而言，小型化和减轻重量是必需的。半导体器件之间的距离必须被减小以实现更高的密度。
在图1中，PCB52提供普通的衬底用于安装在PCB上的半导体封装的结构支撑和电互连。利用蒸发、电解电镀、无电极电镀、丝网印刷、或其它合适的金属沉积工艺将导电信号迹线(trace)54形成在PCB52的表面上或各层内。信号迹线54提供半导体封装、安装的部件、以及其它外部系统部件中的每一个之间的电通信。迹线54也将电源和地连接提供给半导体封装中的每一个。
在一些实施例中，半导体器件可以具有两个封装级。第一级封装是用来将半导体管芯以机械和电的方式附着到中间载体的技术。第二级封装包括将所述中间载体以机械和电的方式附着到PCB。在其它实施例中，半导体器件可以仅具有第一级封装，其中管芯被以机械和电的方式直接安装到PCB。
为了说明的目的，几种第一级封装，包括接合线封装56和倒装芯片58，被示出在PCB52上。另外，几种第二级封装，包括球栅阵列(BGA)60、凸块芯片载体(BCC)62、双列直插式封装(DIP)64、岸面栅格阵列(landfridarray，LGA)66、多芯片模块(MCM)68、四侧无引脚扁平封装(quadflatnon-leadedpackage，QFN)70、以及四侧扁平封装72被示出安装在PCB52上。根据系统要求，利用第一和第二级封装形式的任何组合配置的半导体封装的任何组合、以及其它电子部件，可以被连接到PCB52。在一些实施例中，电子器件50包括单个附着的半导体封装，虽然其它实施例要求多互连封装。通过在单个衬底上组合一个或多个半导体封装，制造商可以将预先制作的部件并入电子器件和系统中。因为所述半导体封装包括复杂功能，所以可以利用不太贵的部件和流水线制造工艺来制造电子器件。所得到的器件较少可能失效并且制造起来花费较少，对用户而言导致更低的成本。
图2a-2c示出示范性半导体封装。图2a示出安装在PCB52上的DIP64的更多细节。半导体管芯74包括包含模拟或数字电路的有源区，所述模拟或数字电路被实现为根据管芯的电设计形成在管芯内并且被电互连的有源器件、无源器件、导电层、和介电层。例如，电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器、以及形成在半导体管芯74的有源区内的其它电路元件。接触焊盘76是一层或多层的导电材料，例如铝(AL)、铜(Cu)、锡(Sn)、镍(Ni)、金(Au)、或银(Ag)，并且电连接到形成在半导体管芯74内的电路元件。在DIP64的组装期间，利用金硅共晶层或粘附材料(例如热的环氧或环氧树脂)将半导体管芯74安装到中间载体78。封装体包括绝缘封装材料，例如聚合物或陶瓷。导体引线80和接合线82在半导体管芯74和PCB52之间提供电互连。密封剂84被沉积在封装上用于通过防止湿气与粒子进入所述封装以及污染半导体管芯74或接合线82来进行环境保护。
图2b示出安装在PCB52上的BCC62的更多细节。半导体管芯88利用底层填充材料或环氧树脂粘附材料92被安装到载体90上。接合线94在接触焊盘96和98之间提供第一级封装互连。模塑料或密封剂100被沉积在半导体管芯88和接合线94上以为所述器件提供物理支撑和电隔离。接触焊盘102利用电解电镀或无电极电镀这样合适的金属沉积形成在PCB52的表面上以防止氧化。接触焊盘102电连接到PCB52中的一个或多个导电信号迹线54。凸块104被形成在BCC62的接触焊盘98与PCB52的接触焊盘102之间。
在图2c中，利用倒装芯片型第一级封装将半导体管芯58面朝下地安装到中间载体106。半导体管芯58的有源区108包含模拟或数字电路，所述模拟或数字电路被实现为根据管芯的电设计形成的有源器件、无源器件、导电层、和介电层。例如，该电路可以包括一个或多个晶体管、二极管、电感器、电容器、电阻器、以及在有源区108内的其它电路元件。半导体管芯58通过凸块110被电连接和机械连接到载体106。
BGA60利用凸块112电连接和机械连接到具有BGA型第二级封装的PCB52。半导体管芯58通过凸块110、信号线114、以及凸块112电连接到导电信号迹线54。模塑料或密封剂116被沉积在半导体管芯58和载体106上以为所述器件提供物理支撑和电隔离。倒装芯片半导体器件提供从半导体管芯58上的有源器件到PCB52上的导电轨迹的短导电路径以便减小信号传播距离、降低电容、并且改善总的电路性能。在另一个实施例中，半导体管芯58可以在没有中间载体106的情况下利用倒装芯片型第一级封装被以机械和电的方式直接连接到PCB52。
图3a示出具有用于结构支撑的基底衬底材料122(例如硅、锗、砷化镓、磷化铟、或碳化硅)的半导体晶片120。多个半导体管芯或部件124形成在晶片120上，被非有源的管芯间的晶片区域或划片街区126分开，如上所述。划片街区126提供切割区域以将半导体晶片120单体化成单个半导体管芯124。
图3b示出半导体晶片120的一部分的截面图。每个半导体管芯124具有后表面128和有源表面130，所述有源表面130包含模拟或数字电路，所述模拟或数字电路被实现为根据管芯的电设计和功能形成在管芯内并且电互连的有源器件、无源器件、导电层、和介电层。例如，该电路可以包括一个或多个晶体管、二极管、和形成在有源130内的其它电路元件以实现模拟电路或数字电路，例如数字信号处理器(DSP)、ASIC、存储器、或其它信号处理电路。半导体管芯124也可以包括集成无源器件(IPD)，例如电感器、电容器、和电阻器，用于RF信号处理。
利用PVD、CVD、电解电镀、无电极电镀工艺、或其它合适的金属沉积工艺在有源表面130上形成导电层132。导电层132可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag、或其它合适的导电材料。导电层132用作电连接到有源表面130上的电路的接触焊盘。可以离半导体管芯124的边缘第一距离并排设置接触焊盘132，如图3b中所示。可替换地，接触焊盘132可以多行偏移使得第一行接触焊盘被设置得离管芯的边缘为第一距离，并且与第一行交替的第二行接触焊盘被设置得离管芯的边缘为第二距离。
在图3c中，使用旋涂、喷涂、印刷、层压、PVD、CVD、烧结或者热氧化，在有源表面130和导电层132上形成绝缘或者介电层134。绝缘层134包括一层或多层的二氧化硅(SiO2)、氮化硅(Si3N4)、氮氧化硅(SiON)、五氧化二钽(Ta2O5)、氧化铝(Al2O3)、苯并环丁烯(benzocyclobutene，BCB)、聚酰亚胺(PI)、聚苯并恶唑(polybenzoxazoles，PBO)、聚合物基质介电膜、有机聚合物膜、或者其它具有相似绝缘和结构特性的材料。在一个实施例中，绝缘层134是Si3N4或SiON。
在图3d中，使用旋涂、喷涂、印刷、层压、PVD、CVD、烧结或者热氧化，在绝缘层134上形成绝缘或者介电层136。在一个实施例中，绝缘层136作为覆盖层施加在绝缘层134上。绝缘层136包括一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、聚合物基质介电膜、有机聚合物膜、或者其它具有相似绝缘和结构特性的材料。固化绝缘层136。绝缘层136用作应力消除层以在装配互连结构的随后形成期间且为了可靠性目的减小半导体管芯124的有源表面130和导电层132的破裂、翘曲、或其它损伤。特别地，绝缘层136具有在室温下大于100MPa的高拉伸强度、在室温下在20-150％间的高伸长率、以及2-30微米(μm)的厚度的特性。
图3e示出了不具有形成在有源表面和130和导电层132上用于消除应力的绝缘层134也即绝缘层136的实施例。
在图3f中，使用例如为锯条、喷水、或激光的切割工具138经由划片街区126将半导体晶片120单体化成单个半导体管芯124。
相对于图1和图2a-2c，图4a-4h示出了一种形成具有设置在半导体管芯上用于消除应力的绝缘层的WLCSP的工艺。图4a示出了包含牺牲基底材料的临时衬底或者载体140，所述牺牲基底材料例如是硅、聚合物、氧化铍或者用于结构支撑的其它合适的低成本、刚性材料。界面层或者双面胶带142形成在载体140之上，作为临时粘性结合膜或者刻蚀停止层。利用拾取和放置操作以有源表面130面向载体来将来自图3a-3f的半导体管芯124定位并且安装在界面层142和载体140上。图4b示出了安装在载体140上的半导体管芯124以说明一部分的重构或重建晶片144。
在图4c中，利用浆料印刷(pasteprinting)、压缩模塑、传递模塑、液体密封剂模塑、真空层压、旋涂、或其它合适的施加器(applicator)，将密封剂或者模塑料146沉积在半导体管芯124和载体140之上。密封剂146可以是聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或具有合适填充物的聚合物。密封剂146不导电并且在环境上保护半导体器件免受外部元件和污染物的影响。
在图4d中，通过化学腐蚀、机械剥离、CMP、机械研磨、热烘焙、UV光、激光扫描、或湿法脱模来除去载体140和界面层142，以暴露绝缘层136和密封剂146。在移除载体140后密封剂146为半导体管芯124提供结构支撑。通过利用图案化光致抗蚀剂层(未示出)的蚀刻工艺来移除一部分绝缘层134和136以暴露导电层132。蚀刻工艺还将一部分密封剂146移除至位于绝缘层136的表面之下的水平，如图4d所示。可替换地，通过利用激光器148的激光直接烧蚀(LDA)移除一部分绝缘层134和136以暴露导电层132。在蚀刻或LDA后绝缘层134和136仍然覆盖导电层132。
在另一实施例中，在将密封剂146沉积在半导体管芯124上之后形成绝缘层134和136。在这种情况下，移除一部分密封剂146以暴露有源表面130和导电层132。绝缘层134和136然后形成在暴露的有源表面130和导电层132上。通过LDA或蚀刻移除一部分绝缘层134和136以暴露导电层132。
在图4e中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在密封剂146和绝缘层136上形成绝缘或者钝化层150。绝缘层150包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚合物介电膜、或者其它具有相似绝缘和结构特性的材料。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层150以暴露导电层132。可替换地，通过使用激光器148的LDA移除一部分绝缘层150、以及绝缘层134和136以暴露导电层132。
在图4f中，使用图案化利用PVD、CVD、溅射、电解电镀、无电极电镀工艺、或者其它合适的金属沉积工艺，在绝缘层150和导电层132上形成导电层152。导电层152可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料。一部分导电层152沿绝缘层150且平行于半导体管芯124的有源表面130水平地延伸，以横向再分配至导电层132的导电互连。导电层152用作半导体管芯124的电信号的扇出再分配层(RDL)。一部分导电层152电连接到导电层132。根据半导体管芯124的连通性，其它部分的导电层152共电或电隔离。
在图4g中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在绝缘层150和导电层152上形成绝缘或者钝化层154。绝缘层154可以是一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚合物介电膜、或者其它具有相似绝缘和结构特性的材料。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层154以暴露导电层152。可替换地，通过使用激光器148的LDA移除一部分绝缘层154以暴露导电层152。
在图4h中，使用蒸发、电解电镀、无电极电镀、球滴或丝网印刷工艺，在暴露的导电层152上沉积导电凸块材料。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料，及其组合，带有可选的焊剂溶液。例如，凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将凸块材料结合到导电层152。在一个实施例中，通过将凸块材料加热到它的熔点以上，所述凸块材料回流以形成球形球或凸块156。在一些应用中，凸块156被二次回流以改善到导电层152的电接触。凸块156也可以被压缩结合到导电层152。凸块156表示一种可以形成在导电层152上的互连结构。所述互连结构也可以使用柱形凸块、微凸块、或其它电互连。
绝缘层150和154、导电层152、和凸块156的组合构成形成在半导体管芯124和密封剂146上的装配互连结构158。可以在装配互连结构158中形成附加绝缘层和RDL以互连至半导体管芯124。使用锯条或激光切割工具159，通过密封剂146和装配互连结构158，将重构晶片144单体化成单个Fo-WLCSP160。
图5示出了单体化后的Fo-ECWLP封装160。半导体管芯124经由具有导电层152和凸块156的装配互连结构158电连接到外部器件。在一个实施例中，绝缘层136在单体化晶片120之前形成在半导体管芯124上。绝缘层136的特性，也就是在室温下大于100MPa的高拉伸强度、在室温下在20-150％之间的高伸长率、以及2-30μm的厚度，提供了应力消除以减小在包括绝缘层150和154以及导电层152的装配互连结构158的形成期间管芯的破裂、翘曲、和其它损伤。
图6示出了基于图3e的不具有绝缘层134的Fo-WLCSP162。半导体管芯124经由包含导电层152和凸块156的装配互连结构158电连接到外部器件。在一个实施例中，绝缘层136在单体化晶片120之前形成在半导体管芯124上。绝缘层136的特性，也就是在室温下大于100MPa的高拉伸强度、在室温下在20-150％之间的高伸长率、以及2-30μm的厚度，提供了应力消除以减小在包括绝缘层150和154以及导电层152的装配互连结构158的形成期间管芯的破裂、翘曲、和其它损伤。
相对于图1和图2a-2c，图7a-7g示出了另一种形成具有设置在半导体管芯上用于消除应力的绝缘层的WLCSP的工艺。从图3a继续，利用旋涂、喷涂、印刷、层压、PVD、CVD、烧结或热氧化在有源表面130上形成绝缘或介电层170，如图7a所示。绝缘层170包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、聚合物基质介电膜、有机聚合物膜、或者其它具有相似绝缘和结构特性的材料。在一个实施例中，绝缘层170是Si3N4、SiON。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层170以暴露有源表面130。
利用PVD、CVD、电解电镀、无电极电镀工艺、或其它合适的金属沉积工艺将导电层172形成在绝缘层170和有源表面130上。导电层172可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料。导电层172用作覆盖绝缘层170且电连接到有源表面130上的电路的接触焊盘。
在图7b中，使用旋涂、喷涂、印刷、层压、PVD、CVD、烧结或热氧化，在绝缘层170和导电层172上形成绝缘或者介电层176。在一个实施例中，绝缘层176被施加作为在绝缘层170和导电层172之上的覆盖层。绝缘层176包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、A12O3、BCB、PI、PBO、聚合物基质介电膜、有机聚合物膜、或者其它具有相似绝缘和结构特性的材料。固化绝缘层176。绝缘层176用作应力消除层以在装配互连结构的随后形成期间减小半导体管芯124的有源表面130和导电层132的破裂、翘曲、或其它损伤。特别地，绝缘层176具有在室温下大于100MPa的高拉伸强度、在室温下在20-150％间的高伸长率、以及2-30微米(μm)的厚度的特性。
使用例如为锯条、喷水、或激光的切割工具178经由划片街区126将半导体晶片120单体化成单个半导体管芯124。
图7c示出了包含牺牲基底材料的临时衬底或者载体180，所述牺牲基底材料例如是硅、聚合物、氧化铍或者用于结构支撑的其它合适的低成本、刚性材料。界面层或者双面胶带182形成在载体180之上，作为临时粘性结合膜或者刻蚀停止层。利用拾取和放置操作以有源表面130面向载体来将来自图7a-7b的半导体管芯124定位并且安装在界面层182和载体180上。半导体管芯124安装在载体180上构成重构晶片184。
在图7d中，使用浆料印刷、压缩模塑、传递模塑、液体密封剂模塑、真空层压、旋涂、或其它合适的施加器，将密封剂或者模塑料186沉积在半导体管芯124和载体180之上。密封剂186可以是聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或具有合适填充物的聚合物。密封剂186不导电并且在环境上保护半导体器件免受外部元件和污染物的影响。
在图7e中，通过化学腐蚀、机械剥离、CMP、机械研磨、热烘焙、UV光、激光扫描、或湿法脱模来除去载体180和界面层182，以暴露绝缘层176和密封剂186。在移除载体180后密封剂186为半导体管芯124提供结构支撑。通过利用图案化光致抗蚀剂层的蚀刻工艺来移除一部分绝缘层176以暴露导电层172。蚀刻工艺还将一部分密封剂186移除至位于绝缘层176的表面之下的水平。可替换地，通过利用激光器188的LDA移除一部分绝缘层176以暴露导电层172。在蚀刻或LDA后绝缘层176仍然覆盖导电层172。
在图7f中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在密封剂186、绝缘层176、和导电层172上形成绝缘或者钝化层190。绝缘层190包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚合物介电膜、或者其它具有相似绝缘和结构特性的材料。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层190以暴露导电层172。可替换地，通过LDA移除一部分绝缘层190以暴露导电层172。
使用图案化利用PVD、CVD、溅射、电解电镀、无电极电镀工艺、或者其它合适的金属沉积工艺，在绝缘层190和导电层172上形成导电层192。导电层192可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料。一部分导电层192沿绝缘层190且平行于半导体管芯124的有源表面130水平地延伸，以横向再分配导电层172的导电互连。导电层192用作半导体管芯124的电信号的扇出RDL。一部分导电层192电连接到导电层172。根据半导体管芯124的连通性，其它部分的导电层192共电或电隔离。
在图7g中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在绝缘层190和导电层192上形成绝缘或者钝化层194。绝缘层194可以是一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚合物介电膜、或者其它具有相似绝缘和结构特性的材料。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层194以暴露导电层192。可替换地，通过LDA移除一部分绝缘层194以暴露导电层192。
使用蒸发、电解电镀、无电极电镀、球滴或丝网印刷工艺，在暴露的导电层192上沉积导电凸块材料。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料，及其组合，带有可选的焊剂溶液。例如，凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将凸块材料结合到导电层192。在一个实施例中，通过将凸块材料加热到它的熔点以上，所述凸块材料回流以形成球形球或凸块196。在一些应用中，凸块196被二次回流以改善到导电层192的电接触。凸块196也可以被压缩结合到导电层192。凸块196表示一种可以形成在导电层192上的互连结构。所述互连结构也可以使用柱形凸块、微凸块、或其它电互连。
绝缘层190和194、导电层192、和凸块196的组合构成形成在半导体管芯124和密封剂186上的装配互连结构198。可以在装配互连结构198中形成附加绝缘层和RDL以互连至半导体管芯124。使用锯条或激光切割工具200，穿过密封剂186和装配互连结构198，将重建晶片184单体化为单个Fo-WLCSP202。
图8示出了单体化后的Fo-WLCSP202。半导体管芯124经由具有导电层192和凸块196的装配互连结构198电连接到外部器件。在一个实施例中，绝缘层176在单体化晶片120之前形成在半导体管芯124上。绝缘层176的特性，也就是在室温下大于100MPa的高拉伸强度、在室温下在20-150％之间的高伸长率、以及2-30μm的厚度，提供了应力消除以减小在包括绝缘层190和194以及导电层192的装配互连结构198的形成期间管芯的破裂、翘曲、或其它损伤。
相对于图1和图2a-2c，图9a-9g示出了一种形成具有设置在半导体管芯上用于消除应力的多个绝缘层的WLCSP的工艺。从图3a继续，利用旋涂、喷涂、印刷、层压、PVD、CVD、烧结或热氧化在有源表面130上形成绝缘或介电层210，如图9a所示。在一实施例中，绝缘层210被施加作为在有源表面130上的覆盖层。绝缘层210包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、聚合物基质介电膜、有机聚合物膜、或者其它具有相似绝缘和结构特性的材料。固化绝缘层210。绝缘层210用作第一应力消除层以在装配互连结构的随后形成期间减小半导体管芯124的有源表面130和导电层212的破裂、翘曲、或其它损伤。特别地，绝缘层210具有在室温下大于100MPa的高拉伸强度、在室温下在20-150％间的高伸长率、以及2-30微米(μm)的厚度的特性。
利用PVD、CVD、电解电镀、无电极电镀工艺、或其它合适的金属沉积工艺将导电层212形成在绝缘层210上。导电层212可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料。导电层212用作电连接到有源表面130上的电路的接触焊盘。
在图9b中，使用旋涂、喷涂、印刷、层压、PVD、CVD、烧结或热氧化，在绝缘层210和导电层212上形成绝缘或者介电层216。在一个实施例中，绝缘层216被施加作为在绝缘层210和导电层212之上的覆盖层。绝缘层216包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、聚合物基质介电膜、有机聚合物膜、或者其它具有相似绝缘和结构特性的材料。固化绝缘层216。绝缘层216用作第二应力消除层以在装配互连结构的随后形成期间减小半导体管芯124的有源表面130和导电层212的破裂、翘曲、或其它损伤。特别地，绝缘层216具有在室温下大于100MPa的高拉伸强度、在室温下在20-150％间的高伸长率、以及2-30μm的厚度的特性。
使用例如为锯条、喷水、或激光的切割工具218经由划片街区126将半导体晶片120单体化成单个半导体管芯124。
图9c示出了包含牺牲基底材料的临时衬底或者载体220，所述牺牲基底材料例如是硅、聚合物、氧化铍或者用于结构支撑的其它合适的低成本、刚性材料。界面层或者双面胶带222形成在载体220之上，作为临时粘性结合膜或者刻蚀停止层。利用拾取和放置操作以有源表面130面向载体来将来自图9a-9b的半导体管芯124定位并且安装在界面层222和载体220上。半导体管芯124安装在载体220上构成重构晶片224。
在图9d中，使用浆料印刷、压缩模塑、传递模塑、液体密封剂模塑、真空层压、旋涂、或其它合适的施加器，将密封剂或者模塑料226沉积在半导体管芯124和载体220之上。密封剂226可以是聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或具有合适填充物的聚合物。密封剂226不导电并且在环境上保护半导体器件免受外部元件和污染物的影响。
在图9e中，通过化学腐蚀、机械剥离、CMP、机械研磨、热烘焙、UV光、激光扫描、或湿法脱模来除去载体220和界面层222，以暴露绝缘层216和密封剂226。在移除载体220后密封剂226为半导体管芯124提供结构支撑。通过利用图案化光致抗蚀剂层的蚀刻工艺来移除一部分绝缘层216以暴露导电层212。蚀刻工艺还将一部分密封剂226移除至位于绝缘层216的表面之下的水平。可替换地，通过利用激光器228的LDA移除一部分绝缘层216以暴露导电层212。在蚀刻或LDA后绝缘层216仍然覆盖导电层212。
在图9f中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在密封剂226、绝缘层216、和导电层212上形成绝缘或者钝化层230。绝缘层230包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚合物介电膜、或者其它具有相似绝缘和结构特性的材料。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层230以暴露导电层212。可替换地，通过LDA移除一部分绝缘层230以暴露导电层212。
使用图案化利用PVD、CVD、溅射、电解电镀、无电极电镀工艺、或者其它合适的金属沉积工艺，在绝缘层230和导电层212上形成导电层232。导电层232可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料。一部分导电层232沿绝缘层230且平行于半导体管芯124的有源表面130水平地延伸，以横向再分配导电层212的导电互连。导电层232用作半导体管芯124的电信号的扇出RDL。一部分导电层232电连接到导电层212。根据半导体管芯124的连通性，其它部分的导电层232共电或电隔离。
在图9g中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在绝缘层230和导电层232上形成绝缘或者钝化层234。绝缘层234可以是一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚合物介电膜、或者其它具有相似绝缘和结构特性的材料。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层234以暴露导电层232。可替换地，通过LDA移除一部分绝缘层234以暴露导电层232。
使用蒸发、电解电镀、无电极电镀、球滴或丝网印刷工艺，在暴露的导电层232上沉积导电凸块材料。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料，及其组合，带有可选的焊剂溶液。例如，凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将凸块材料结合到导电层232。在一个实施例中，通过将凸块材料加热到它的熔点以上，所述凸块材料回流以形成球形球或凸块236。在一些应用中，凸块236被二次回流以改善到导电层232的电接触。凸块236也可以被压缩结合到导电层232。凸块236表示一种可以形成在导电层232上的互连结构。所述互连结构也可以使用柱形凸块、微凸块、或其它电互连。
绝缘层230和234、导电层232、和凸块236的组合构成形成在半导体管芯124和密封剂226上的装配互连结构238。可以在装配互连结构238中形成附加绝缘层和RDL以互连至半导体管芯124。使用锯条或激光切割工具240，穿过密封剂226和装配互连结构238，将重建晶片224单体化为单个Fo-WLCSP242。
图10示出了单体化后的Fo-WLCSP242。半导体管芯124经由具有导电层232和凸块236的装配互连结构238电连接到外部器件。在一个实施例中，绝缘层210和216在单体化晶片120之前形成在半导体管芯124上。绝缘层210和216的特性，也就是在室温下大于100MPa的高拉伸强度、在室温下在20-150％之间的高伸长率、以及2-30μm的厚度，提供了两个应力消除层以减小在包括绝缘层230和234以及导电层232的装配互连结构238的形成期间管芯的破裂、翘曲、或其它损伤。
图11示出了具有被设置在Fo-WLCSP250内的两个并排半导体管芯的实施例。一个半导体管芯124a以图3a-3f中描述的方式形成。另一个半导体管芯124b以图9a-9b描述的方式形成。类似于图4c和9d，两个并排半导体管芯124a-124b由密封剂252覆盖。类似于图4e-4h和9f-9g的方式，装配互连结构254形成在半导体管芯124a-124b、绝缘层136和216、以及密封剂252上。装配互连结构254包括绝缘层256、导电层258、绝缘层260、和凸块262。
相对于图1和图2a-2c，图12a-12l示出了一种形成具有设置在半导体管芯上以及设置在形成于管芯中的通道内的用于消除应力的绝缘层的WLCSP的工艺。从图3a继续，如图12a所示，多个通道或沟槽270通过使用激光器272的LDA形成在半导体晶片120内的划片街区126中且部分延伸进入有源表面130。通道270的宽度大于划片街区126的宽度。在一个实施例中，通道270具有5-20μm的深度且延一个或多个划片街区126或完全在半导体管芯124周边延伸。图12b示出了具有完全形成在半导体管芯124的周边的通道270的半导体晶片120的平面图。
在图12c中，利用旋涂、喷涂、印刷、层压、PVD、CVD、烧结或热氧化在有源表面130上形成绝缘或介电层274。绝缘层274包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、聚合物基质介电膜、有机聚合物膜、或者其它具有相似绝缘和结构特性的材料。在一个实施例中，绝缘层274是Si3N4或SiON。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层274以暴露有源表面130。
利用PVD、CVD、电解电镀、无电极电镀工艺、或其它合适的金属沉积工艺将导电层276形成在绝缘层274和有源表面130上。导电层276可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料。导电层276用作覆盖绝缘层274且电连接到有源表面130上的电路的接触焊盘。
在图12d中，使用旋涂、喷涂、印刷、层压、PVD、CVD、烧结或热氧化，在绝缘层274和导电层276上以及在通道270内形成绝缘或者介电层278。在一个实施例中，绝缘层278被施加作为在绝缘层274和导电层276之上的覆盖层。绝缘层278包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、聚合物基质介电膜、有机聚合物膜、或者其它具有相似绝缘和结构特性的材料。固化绝缘层278。绝缘层278用作应力消除层以在装配互连结构的随后形成期间减小半导体管芯124的有源表面130和导电层276的破裂、翘曲、或其它损伤。特别地，绝缘层278具有在室温下大于100MPa的高拉伸强度、在室温下在20-150％间的高伸长率、以及2-30μm的厚度的特性。绝缘层278延伸进入通道270中，以通过在装配互连结构随后形成期间减小破裂、翘曲、或其它损伤，来保护邻近有源表面130的半导体管芯124的侧壁的边缘。
使用例如为锯条、喷水、或激光的切割工具279经由划片街区126将半导体晶片120单体化成单个半导体管芯124。
图12e示出了包含牺牲基底材料的临时衬底或者载体280，所述牺牲基底材料例如是硅、聚合物、氧化铍或者用于结构支撑的其它合适的低成本、刚性材料。界面层或者双面胶带282形成在载体280之上，作为临时粘性结合膜或者刻蚀停止层。利用拾取和放置操作以有源表面130面向载体来将来自图12a-12d的半导体管芯124定位并且安装在界面层282和载体280上。图12f示出了半导体管芯124安装在载体280上以说明重构或重建晶片284的一部分。
在图12g中，使用浆料印刷、压缩模塑、传递模塑、液体密封剂模塑、真空层压、旋涂、或其它合适的施加器，将密封剂或者模塑料286沉积在半导体管芯124和载体280之上。密封剂286可以是聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或具有合适填充物的聚合物。密封剂286不导电并且在环境上保护半导体器件免受外部元件和污染物的影响。
在图12h中，通过化学腐蚀、机械剥离、CMP、机械研磨、热烘焙、UV光、激光扫描、或湿法脱模来除去载体280和界面层282，以暴露绝缘层278和密封剂286。在移除载体280后密封剂286为半导体管芯124提供结构支撑。通过利用图案化光致抗蚀剂层的蚀刻工艺来移除一部分绝缘层278以暴露导电层276。蚀刻工艺还将一部分密封剂286移除至位于绝缘层278的表面之下的水平。可替换地，通过利用激光器288的LDA移除一部分绝缘层278以暴露导电层276。在蚀刻或LDA后绝缘层278仍然覆盖导电层276。
在图12i中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在密封剂286、绝缘层278、和导电层276上形成绝缘或者钝化层290。绝缘层290包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚合物介电膜、或者其它具有相似绝缘和结构特性的材料。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层290以暴露导电层276。可替换地，通过利用激光器288的LDA移除一部分绝缘层290以暴露导电层276。
在图12j中，使用图案化利用PVD、CVD、溅射、电解电镀、无电极电镀工艺、或者其它合适的金属沉积工艺，在绝缘层290和导电层276上形成导电层292。导电层292可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料。一部分导电层292沿绝缘层290且平行于半导体管芯124的有源表面130水平地延伸，以横向再分配导电层276的导电互连。导电层292用作半导体管芯124的电信号的扇出RDL。一部分导电层292电连接到导电层276。根据半导体管芯124的连通性，其它部分的导电层292共电或电隔离。
在图12k中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在绝缘层290和导电层292上形成绝缘或者钝化层294。绝缘层294可以是一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚合物介电膜、或者其它具有相似绝缘和结构特性的材料。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层294以暴露导电层292。可替换地，通过LDA移除一部分绝缘层294以暴露导电层292。
在图12l中，使用蒸发、电解电镀、无电极电镀、球滴或丝网印刷工艺，在暴露的导电层292上沉积导电凸块材料。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料，及其组合，带有可选的焊剂溶液。例如，凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将凸块材料结合到导电层292。在一个实施例中，通过将凸块材料加热到它的熔点以上，所述凸块材料回流以形成球形球或凸块296。在一些应用中，凸块296被二次回流以改善到导电层292的电接触。凸块296也可以被压缩结合到导电层292。凸块296表示一种可以形成在导电层292上的互连结构。所述互连结构也可以使用柱形凸块、微凸块、或其它电互连。
绝缘层290和294、导电层292、和凸块296的组合构成形成在半导体管芯124和密封剂286上的装配互连结构298。可以在装配互连结构298中形成附加绝缘层和RDL以互连至半导体管芯124。使用锯条或激光切割工具300，穿过密封剂286和装配互连结构298，将重建晶片284单体化为单个Fo-WLCSP302。
图13示出了单体化后的Fo-WLCSP302。半导体管芯124经由具有导电层292和凸块296的装配互连结构298电连接到外部器件。在一个实施例中，绝缘层278在单体化晶片120之前形成在半导体管芯124上。绝缘层278的特性，也就是在室温下大于100MPa的高拉伸强度、在室温下在20-150％之间的高伸长率、以及2-30μm的厚度，提供了应力消除以减小在包括绝缘层290和294以及导电层292的装配互连结构298的形成期间管芯的破裂、翘曲、或其它损伤。此外，延伸进入到通道270中的绝缘层278通过在装配互连结构298随后形成期间减小破裂、翘曲、或其它损伤，来保护邻近有源表面130的半导体管芯124的侧壁的边缘。
相对于图1和图2a-2c，图14a-14k示出了另一种形成具有设置在半导体管芯和密封剂上以及设置在形成于管芯中的通道内的绝缘层的WLCSP的工艺。从图3a继续，如图14a所示，利用PVD、CVD、电解电镀、无电极电镀工艺、或其它合适的金属沉积工艺将导电层310形成在有源表面130上。导电层310可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料。导电层310用作电连接到有源表面130上的电路的接触焊盘。在此实施例中，导电层310具有高拓扑，例如大于0.6μm。
多个通道或沟槽312通过使用激光器314的LDA形成在半导体晶片120内的划片街区126中且部分延伸进入有源表面130。通道312的宽度大于划片街区126的宽度。在一个实施例中，通道312具有5-20μm的深度且延一个或多个划片街区126或完全在半导体管芯124周边延伸。图14b示出了具有完全形成在半导体管芯124的周边的通道312的半导体晶片120的平面图。
在图14c中，利用旋涂、喷涂、印刷、层压、PVD、CVD、烧结或热氧化在有源表面130和导电层312上形成绝缘或介电层316。绝缘层316包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、聚合物基质介电膜、有机聚合物膜、或者其它具有相似绝缘和结构特性的材料。绝缘层316遵循有源表面130和导电层312的轮廓。绝缘层316具有高拓扑以覆盖导电层310。
在图14d中，使用旋涂、喷涂、印刷、层压、PVD、CVD、烧结或热氧化，在绝缘层316和导电层310上并且在通道312中形成临时平坦化层318。在一个实施例中，平坦化层318被施加作为在整个半导体晶片120之上的覆盖层，而无需图案化。平坦化层318包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、聚合物基质介电膜、有机聚合物膜、或者其它具有相似绝缘和结构特性的材料。临时平坦化层318延伸进入通道312。
使用例如为锯条、喷水、或激光的切割工具319经由划片街区126将半导体晶片120单体化成单个半导体管芯124。
图14e示出了包含牺牲基底材料的临时衬底或者载体320，所述牺牲基底材料例如是硅、聚合物、氧化铍或者用于结构支撑的其它合适的低成本、刚性材料。界面层或者双面胶带322形成在载体320之上，作为临时粘性结合膜或者刻蚀停止层。利用拾取和放置操作以有源表面130面向载体来将来自图14a-14d的半导体管芯124定位并且安装在界面层322和载体320上。半导体管芯124安装在载体320上构成重构晶片324。
在图14f中，使用浆料印刷、压缩模塑、传递模塑、液体密封剂模塑、真空层压、旋涂、或其它合适的施加器，将密封剂或者模塑料326沉积在半导体管芯124和载体320之上。密封剂326可以是聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或具有合适填充物的聚合物。密封剂326不导电并且在环境上保护半导体器件免受外部元件和污染物的影响。
在图14g中，通过化学腐蚀、机械剥离、CMP、机械研磨、热烘焙、UV光、激光扫描、或湿法脱模来除去载体320和界面层322，以暴露平坦化层318和密封剂326。在移除载体320后密封剂326为半导体管芯124提供结构支撑。
在图14h中，通过利用图案化光致抗蚀剂层的湿化学脱模工艺或蚀刻工艺来完全移除临时平坦化层318以暴露绝缘层316、导电层310、和通道312。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层316以暴露导电层310。可替换地，通过利用激光器328的LDA移除一部分绝缘层316以暴露导电层310。在蚀刻或LDA后绝缘层316仍然覆盖导电层310。
在图14i中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在密封剂326和绝缘层316上和通道312中形成绝缘或者钝化层330。绝缘层330包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚合物介电膜、或者其它具有相似绝缘和结构特性的材料。固化绝缘层330。绝缘层330用作应力消除层以在装配互连结构的形成期间减小半导体管芯124的有源表面130和导电层310的破裂、翘曲、或其它损伤。特别地，绝缘层330具有在室温下大于100MPa的高拉伸强度、在室温下在20-150％之间的高伸长率、以及在半导体管芯124上5-30μm的厚度和在密封剂326上2-35μm的厚度的特性。绝缘层330延伸进入通道312中，以通过在装配互连结构形成期间减小破裂、翘曲、或其它损伤，来保护邻近有源表面130的半导体管芯124的侧壁的边缘。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层330以暴露导电层310。可替换地，通过使用激光器328的LDA移除一部分绝缘层330以暴露导电层310。
在图14j中，使用图案化利用PVD、CVD、溅射、电解电镀、无电极电镀工艺、或者其它合适的金属沉积工艺，在绝缘层330和导电层310上形成导电层332。导电层332可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料。一部分导电层332沿绝缘层330且平行于半导体管芯124的有源表面130水平地延伸，以横向再分配导电层310的导电互连。导电层332用作半导体管芯124的电信号的扇出RDL。一部分导电层332电连接到导电层310。根据半导体管芯124的连通性，其它部分的导电层332共电或电隔离。
在图14k中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在绝缘层330和导电层332上形成绝缘或者钝化层334。绝缘层334可以是一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚合物介电膜、或者其它具有相似绝缘和结构特性的材料。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层334以暴露导电层332。可替换地，通过LDA移除一部分绝缘层334以暴露导电层332。
使用蒸发、电解电镀、无电极电镀、球滴或丝网印刷工艺，在暴露的导电层332上沉积导电凸块材料。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料，及其组合，带有可选的焊剂溶液。例如，凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将凸块材料结合到导电层332。在一个实施例中，通过将凸块材料加热到它的熔点以上，所述凸块材料回流以形成球形球或凸块336。在一些应用中，凸块336被二次回流以改善到导电层332的电接触。凸块336也可以被压缩结合到导电层332。凸块336表示一种可以形成在导电层332上的互连结构。所述互连结构也可以使用柱形凸块、微凸块、或其它电互连。
绝缘层330和334、导电层332、和凸块336的组合构成形成在半导体管芯124和密封剂326上的装配互连结构338。可以在装配互连结构338中形成附加绝缘层和RDL以互连至半导体管芯124。使用锯条或激光切割工具340，穿过密封剂326和装配互连结构338，将重建晶片324单体化为单个Fo-WLCSP342。
图15示出了单体化后的Fo-WLCSP342。半导体管芯124经由具有导电层332和凸块336的装配互连结构338电连接到外部器件。绝缘层330的特性，也就是在室温下大于100MPa的高拉伸强度、在室温下在20-150％之间的高伸长率、以及2-30μm的厚度，提供了应力消除以减小在包括绝缘层334和导电层332的装配互连结构338的形成期间管芯的破裂、翘曲、或其它损伤。此外，延伸进入到通道312中的绝缘层330通过在装配互连结构338形成期间减小破裂或其它损伤，来保护邻近有源表面130的半导体管芯124的侧壁的边缘。通道312中的绝缘材料330在装配互连结构338形成期间还减小翘曲。
相对于图1和图2a-2c，图16a-16d示出了一种形成具有设置在半导体管芯和密封剂上以及设置在形成于管芯和密封剂中的通道内用于消除应力的绝缘层的WLCSP的工艺。从图14h继续，如图16a所示，通过使用激光器346的LDA移除一部分密封剂326以在邻近通道312的密封剂中形成通道348。通道348沿半导体管芯124的一侧或多侧或完全在管芯的边界周围延伸。
在图16b中，利用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压、在密封剂326和绝缘层316上和通道312中形成绝缘或钝化层350。绝缘层350包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、有机聚合物、或者其它具有相似绝缘和结构特性的材料。固化绝缘层350。绝缘层350用作应力消除层以在装配互连结构的形成期间减小半导体管芯124的有源表面130和导电层310的破裂、翘曲、或其它损伤。特别地，绝缘层350具有在室温下大于100MPa的高拉伸强度、在室温下在20-150％之间的高伸长率、以及在密封剂326上2-30μm的厚度的特性。绝缘层350延伸进入通道312和348中，以通过在装配互连结构形成期间减小破裂、翘曲、或其它损伤，来保护邻近有源表面130的半导体管芯124的侧壁的边缘。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层350以暴露导电层310。可替换地，通过使用激光器346的LDA移除一部分绝缘层350以暴露导电层310。
在图16c中，使用图案化利用PVD、CVD、溅射、电解电镀、无电极电镀工艺、或者其它合适的金属沉积工艺，在绝缘层350和导电层310上形成导电层352。导电层352可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料。一部分导电层352沿绝缘层350且平行于半导体管芯124的有源表面130水平地延伸，以横向再分配导电层310的导电互连。导电层352用作半导体管芯124的电信号的扇出RDL。一部分导电层352电连接到导电层310。根据半导体管芯124的连通性，其它部分的导电层352共电或电隔离。
在图16d中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在绝缘层350和导电层352上形成绝缘或者钝化层354。绝缘层354可以是一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚合物介电膜、或者其它具有相似绝缘和结构特性的材料。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层354以暴露导电层352。可替换地，通过LDA移除一部分绝缘层354以暴露导电层352。
使用蒸发、电解电镀、无电极电镀、球滴或丝网印刷工艺，在暴露的导电层352上沉积导电凸块材料。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料，及其组合，带有可选的焊剂溶液。例如，凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将凸块材料结合到导电层352。在一个实施例中，通过将凸块材料加热到它的熔点以上，所述凸块材料回流以形成球形球或凸块356。在一些应用中，凸块356被二次回流以改善到导电层352的电接触。凸块356也可以被压缩结合到导电层352。凸块356表示一种可以形成在导电层352上的互连结构。所述互连结构也可以使用柱形凸块、微凸块、或其它电互连。
绝缘层350和354、导电层352、和凸块356的组合构成形成在半导体管芯124和密封剂326上的装配互连结构358。可以在装配互连结构358中形成附加绝缘层和RDL以互连至半导体管芯124。使用锯条或激光切割工具360，穿过密封剂326和装配互连结构358，将重建晶片324单体化为单个Fo-WLCSP362。
图17示出了单体化后的Fo-WLCSP362。半导体管芯124经由具有导电层352和凸块356的装配互连结构358电连接到外部器件。绝缘层350的特性，也就是在室温下大于100MPa的高拉伸强度、在室温下在20-150％之间的高伸长率、以及2-30μm的厚度，提供了应力消除以减小在包括绝缘层354和导电层352的装配互连结构358的形成期间管芯的破裂、翘曲、或其它损伤。此外，绝缘层350延伸进入到通道312和348中，以通过在装配互连结构358形成期间减小破裂或其它损伤，来保护邻近有源表面130的半导体管芯124的侧壁的边缘。通道312和348中的绝缘材料350在装配互连结构358形成期间的还减小翘曲。
相对于图1和图2a-2c，图18a-18j示出了一种形成具有设置在半导体管芯和密封剂上以及设置在形成于密封剂中的通道内以消除应力的绝缘层的WLCSP的工艺。从图3a继续，如图18a所示，利用PVD、CVD、电解电镀、无电极电镀工艺、或其它合适的金属沉积工艺将导电层370形成在有源表面130上。导电层370可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料。导电层370用作电连接到有源表面130上的电路的接触焊盘。
在图18b中，利用旋涂、喷涂、印刷、层压、PVD、CVD、烧结或热氧化在有源表面130和导电层370上形成绝缘或介电层372。绝缘层372包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、聚合物基质介电膜、有机聚合物膜、或者其它具有相似绝缘和结构特性的材料。绝缘层372遵循有源表面130和导电层370的轮廓。
在图18c中，使用旋涂、喷涂、印刷、层压、PVD、CVD、烧结或热氧化，在绝缘层372和导电层370上形成临时平坦化层374。在一个实施例中，平坦化层374被施加作为在整个半导体晶片120之上的覆盖层，而无需图案化。平坦化层374包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、BCB、PI、PBO、聚合物基质介电膜、有机聚合物膜、或者其它具有相似绝缘和结构特性的材料。
使用例如为锯条、喷水、或激光的切割工具376经由划片街区126将半导体晶片120单体化成单个半导体管芯124。
图18d示出了包含牺牲基底材料的临时衬底或者载体380，所述牺牲基底材料例如是硅、聚合物、氧化铍或者用于结构支撑的其它合适的低成本、刚性材料。界面层或者双面胶带382形成在载体380之上，作为临时粘性结合膜或者刻蚀停止层。利用拾取和放置操作以有源表面130面向载体来将来自图18a-18c的半导体管芯124定位并且安装在界面层382和载体380上。半导体管芯124安装在载体380上构成重构晶片384。
在图18e中，使用浆料印刷、压缩模塑、传递模塑、液体密封剂模塑、真空层压、旋涂、或其它合适的施加器，将密封剂或者模塑料386沉积在半导体管芯124和载体380之上。密封剂386可以是聚合物复合材料，例如具有填充物的环氧树脂、具有填充物的环氧丙烯酸酯、或具有合适填充物的聚合物。密封剂386不导电并且在环境上保护半导体器件免受外部元件和污染物的影响。
在图18f中，通过化学腐蚀、机械剥离、CMP、机械研磨、热烘焙、UV光、激光扫描、或湿法脱模来除去载体380和界面层382，以暴露平坦化层374和密封剂386。在移除载体380后密封剂386为半导体管芯124提供结构支撑。
在图18g中，通过利用图案化光致抗蚀剂层的湿化学脱模工艺或蚀刻工艺来完全移除临时平坦化层374以暴露绝缘层372和导电层370。通过利用激光器387的LDA移除一部分密封剂386以在邻近绝缘层372的密封剂中形成通道388。通道388沿半导体管芯124的一侧或多侧或完全在管芯的边界周围延伸。此外，通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层372以暴露导电层370。可替换地，通过利用激光器387的LDA移除一部分绝缘层372以暴露导电层370。在蚀刻或LDA后绝缘层372仍然覆盖导电层370。
在图18h中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在密封剂386、绝缘层372、导电层370上和通道388中形成绝缘或者钝化层390。绝缘层390包含一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚合物介电膜、或者其它具有相似绝缘和结构特性的材料。固化绝缘层390。绝缘层390用作应力消除层以在装配互连结构的形成期间减小半导体管芯124的有源表面130和导电层372的破裂、翘曲、或其它损伤。特别地，绝缘层390具有在室温下大于100MPa的高拉伸强度、在室温下在20-150％之间的高伸长率、以及在半导体管芯124上2-30μm的厚度和在密封剂386上2-35μm的厚度的特性。绝缘层390延伸进入通道388中，以通过在装配互连结构形成期间减小破裂、翘曲、或其它损伤，来保护邻近有源表面130的半导体管芯124的侧壁的边缘。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层390以暴露导电层370。可替换地，通过使用激光器387的LDA移除一部分绝缘层390以暴露导电层370。
在图18i中，使用图案化利用PVD、CVD、溅射、电解电镀、无电极电镀工艺、或者其它合适的金属沉积工艺，在绝缘层390和导电层370上形成导电层392。导电层392可以是一层或多层的Al、Cu、Sn、Ni、Au、Ag或其它合适的导电材料。一部分导电层392沿绝缘层390且平行于半导体管芯124的有源表面130水平地延伸，以横向再分配导电层370的导电互连。导电层392用作半导体管芯124的电信号的扇出RDL。一部分导电层392电连接到导电层370。根据半导体管芯124的连通性，其它部分的导电层392共电或电隔离。
在图18j中，使用PVD、CVD、印刷、旋涂、喷涂、丝网印刷或层压，在绝缘层390和导电层392上形成绝缘或者钝化层394。绝缘层394可以是一层或多层的SiO2、Si3N4、SiON、Ta2O5、Al2O3、聚合物介电膜、或者其它具有相似绝缘和结构特性的材料。通过利用图案化光致抗蚀剂层的蚀刻工艺移除一部分绝缘层394以暴露导电层392。可替换地，通过LDA移除一部分绝缘层394以暴露导电层392。
使用蒸发、电解电镀、无电极电镀、球滴或丝网印刷工艺，在暴露的导电层392上沉积导电凸块材料。凸块材料可以是Al、Sn、Ni、Au、Ag、Pb、Bi、Cu、焊料，及其组合，带有可选的焊剂溶液。例如，凸块材料可以是共晶Sn/Pb、高铅焊料、或无铅焊料。利用合适的附着或结合工艺将凸块材料结合到导电层392。在一个实施例中，通过将凸块材料加热到它的熔点以上，所述凸块材料回流以形成球形球或凸块396。在一些应用中，凸块396被二次回流以改善到导电层392的电接触。凸块396也可以被压缩结合到导电层392。凸块396表示一种可以形成在导电层392上的互连结构。所述互连结构也可以使用柱形凸块、微凸块、或其它电互连。
绝缘层390和394、导电层392、和凸块396的组合构成形成在半导体管芯124和密封剂386上的装配互连结构398。可以在装配互连结构398中形成附加绝缘层和RDLs以互连至半导体管芯124。使用锯条或激光切割工具400，穿过密封剂386和装配互连结构398，将重建晶片384单体化为单个Fo-WLCSP402。
图19示出了单体化后的Fo-WLCSP402。半导体管芯124经由具有导电层392和凸块396的装配互连结构398电连接到外部器件。绝缘层390的特性，也就是在室温下大于100MPa的高拉伸强度、在室温下在20-150％之间的高伸长率、以及2-30μm的厚度，提供了应力消除以减小在包括绝缘层394和导电层392的装配互连结构398的形成期间管芯的破裂、翘曲、或其它损伤。此外，绝缘层390延伸进入到通道388中，以通过在装配互连结构398形成期间减小破裂或其它损伤，来保护邻近绝缘层372的半导体管芯124的侧壁的边缘。通道388中的绝缘材料390在装配互连结构398形成期间还减小翘曲。
虽然已经详细说明本发明的一个或多个实施例，但是本领域技术人员将理解的是，在不脱离由下列权利要求所阐述的本发明的范围的情况下可以对那些实施例进行修改和改编。

Claims (13)

1.一种制造半导体器件的方法，包括：
提供半导体管芯；
在所述半导体管芯的表面上形成第一导电层；
在所述半导体管芯中形成第一通道；
在所述半导体管芯上沉积密封剂；
在所述半导体管芯和所述第一导电层上以及所述第一通道中形成第一绝缘层；以及
在所述半导体管芯和所述密封剂上形成互连结构，其中所述互连结构电连接到所述第一导电层且所述第一绝缘层在所述互连结构的形成期间提供应力消除。
2.根据权利要求1的方法，进一步包括：
在所述密封剂中形成第二通道；以及
在所述半导体管芯和所述第一导电层上以及所述第二通道中形成所述第一绝缘层。
3.根据权利要求1的方法，进一步包括：
在沉积所述密封剂和形成所述第一绝缘层之前，在所述半导体管芯和所述第一导电层上形成第二绝缘层；
在所述第二绝缘层上和所述第一通道中形成第三绝缘层；
在所述半导体管芯上沉积所述密封剂；
移除所述第三绝缘层以暴露所述第二绝缘层；以及
在所述半导体管芯和所述第一导电层上以及所述第一通道中形成所述第一绝缘层。
4.根据权利要求1的方法，进一步包括：
在沉积所述密封剂和形成所述第一绝缘层之前，在所述半导体管芯和所述第一导电层上形成第二绝缘层；
在所述第二绝缘层上形成第三绝缘层；
在所述半导体管芯上沉积所述密封剂；
在所述密封剂中形成第二通道；
移除所述第三绝缘层以暴露所述第二绝缘层；以及
在所述半导体管芯和所述第一导电层上以及所述第二通道中形成所述第一绝缘层。
5.根据权利要求1的方法，其中所述第一绝缘层具有如下特性：在室温下大于100MPa的拉伸强度、在室温下在20-150%间的伸长率、以及2-30微米的厚度。
6.根据权利要求1的方法，其中形成所述互连结构包括：
在所述第一绝缘层上形成第二导电层；
在所述第一绝缘层和所述第二导电层形成第二绝缘层。
7.一种半导体器件，包括：
半导体管芯；
形成在所述半导体管芯的表面上的第一导电层；
沉积在所述半导体管芯上的密封剂；
形成在所述密封剂中的第一通道；
形成在所述半导体管芯和所述第一导电层上以及所述第一通道中的第一绝缘层；以及
形成在所述半导体管芯和所述密封剂上的互连结构，其中所述互连结构电连接到第一导电层且第一绝缘层在所述互连结构形成期间提供应力消除。
8.根据权利要求7的半导体器件，进一步包括形成在所述半导体管芯中的第二通道，其中所述第一绝缘层形成在所述半导体管芯和所述第一导电层上以及所述第二通道中。
9.根据权利要求7的半导体器件，其中所述第一绝缘层具有如下特性：在室温下大于100MPa的拉伸强度、在室温下在20-150%间的伸长率、以及2-30微米的厚度。
10.一种制造半导体器件的方法，包括：
提供第一半导体管芯；
在所述第一半导体管芯上形成第一绝缘层；
在所述第一半导体管芯周围沉积密封剂；
在所述第一半导体管芯上形成第二绝缘层；以及
在所述第二绝缘层和密封剂上形成导电层，其中所述第二绝缘层为所述导电层提供应力消除。
11.根据权利要求10的方法，进一步包括：
在所述第一半导体管芯中形成通道；以及
在所述通道中形成所述第二绝缘层。
12.根据权利要求10的方法，进一步包括：
在所述密封剂中形成通道；以及
在所述通道中形成所述第二绝缘层。
13.根据权利要求10的方法，进一步包括通过激光直接烧蚀移除一部分第二绝缘层。
CN201210076452.9A 2011-01-21 2012-01-21 半导体器件和形成设置在半导体管芯上的绝缘层的方法 Active CN102709200B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US201161435223P 2011-01-21 2011-01-21
US61/435223 2011-01-21
US201161443157P 2011-02-15 2011-02-15
US61/443157 2011-02-15
US13/333,739 US8456002B2 (en) 2007-12-14 2011-12-21 Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US13/333739 2011-12-21

Publications (2)

Publication Number Publication Date
CN102709200A CN102709200A (zh) 2012-10-03
CN102709200B true CN102709200B (zh) 2016-08-03

Family

ID=46901869

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210076452.9A Active CN102709200B (zh) 2011-01-21 2012-01-21 半导体器件和形成设置在半导体管芯上的绝缘层的方法

Country Status (3)

Country Link
CN (1) CN102709200B (zh)
SG (1) SG182921A1 (zh)
TW (1) TWI528466B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9496195B2 (en) 2012-10-02 2016-11-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of depositing encapsulant along sides and surface edge of semiconductor die in embedded WLCSP
US9620413B2 (en) 2012-10-02 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US9721862B2 (en) 2013-01-03 2017-08-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages
US9704824B2 (en) 2013-01-03 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded wafer level chip scale packages
TWI658543B (zh) * 2013-12-05 2019-05-01 新加坡商史達晶片有限公司 在半導體封裝中使用標準化載體的半導體裝置及方法
US9263302B2 (en) 2014-02-21 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Via structure for packaging and a method of forming
EP3175481B1 (en) * 2014-07-28 2021-07-21 Intel Corporation A multi-chip-module semiconductor chip package having dense package wiring
CN108461487A (zh) * 2017-02-17 2018-08-28 联发科技股份有限公司 半导体装置
US11450606B2 (en) 2018-09-14 2022-09-20 Mediatek Inc. Chip scale package structure and method of forming the same
CN110379721A (zh) * 2019-07-30 2019-10-25 中芯集成电路（宁波）有限公司 扇出型封装方法及封装结构
CN113436979B (zh) * 2021-06-15 2024-02-27 矽磐微电子(重庆)有限公司 半导体封装方法
WO2023272643A1 (zh) * 2021-06-30 2023-01-05 深南电路股份有限公司 封装芯片及其制作方法、再布线封装芯片及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
CN101192550A (zh) * 2006-12-01 2008-06-04 矽品精密工业股份有限公司 半导体封装件及其制法
CN101261984A (zh) * 2007-03-08 2008-09-10 育霈科技股份有限公司 半导体组件封装结构及其方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4285707B2 (ja) * 2003-12-25 2009-06-24 カシオ計算機株式会社 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841193A (en) * 1996-05-20 1998-11-24 Epic Technologies, Inc. Single chip modules, repairable multichip modules, and methods of fabrication thereof
CN101192550A (zh) * 2006-12-01 2008-06-04 矽品精密工业股份有限公司 半导体封装件及其制法
CN101261984A (zh) * 2007-03-08 2008-09-10 育霈科技股份有限公司 半导体组件封装结构及其方法

Also Published As

Publication number Publication date
TWI528466B (zh) 2016-04-01
TW201243966A (en) 2012-11-01
SG182921A1 (en) 2012-08-30
CN102709200A (zh) 2012-10-03

Similar Documents

Publication Publication Date Title
CN102709200B (zh) 半导体器件和形成设置在半导体管芯上的绝缘层的方法
CN103000574B (zh) 形成具有响应于外部刺激的有源区域的半导体管芯的方法
US9666500B2 (en) Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
US9318380B2 (en) Semiconductor device and method of forming stacked semiconductor die and conductive interconnect structure through an encapsulant
US9082780B2 (en) Semiconductor device and method of forming a robust fan-out package including vertical interconnects and mechanical support layer
US9281259B2 (en) Semiconductor device and method of forming thick encapsulant for stiffness with recesses for stress relief in FO-WLCSP
CN102194740B (zh) 半导体器件及其形成方法
US9865525B2 (en) Semiconductor method and device of forming a fan-out PoP device with PWB vertical interconnect units
US8994185B2 (en) Semiconductor device and method of forming vertical interconnect structure with conductive micro via array for 3-D Fo-WLCSP
CN102683279B (zh) 半导体器件和形成牺牲保护层以在单体化期间保护半导体管芯边缘的方法
US8501544B2 (en) Semiconductor device and method of forming adhesive material over semiconductor die and carrier to reduce die shifting during encapsulation
CN103633020B (zh) 半导体器件以及在晶片级封装上使用uv固化的导电油墨形成rdl的方法
CN102738067A (zh) 半导体器件以及用于形成半导体封装的方法
CN102637608A (zh) 半导体器件和形成用于3d fo-wlcsp的垂直互连结构的方法
CN102543772A (zh) 结合晶片级不同尺寸半导体管芯的方法和半导体器件
CN102194718A (zh) 半导体器件及其制造方法
CN103178047A (zh) 半导体器件及其制作方法
CN102163561A (zh) 半导体器件和使用相同载体在wlcsp中形成tmv和tsv的方法
CN103325727A (zh) 形成扇出封装体叠层器件的半导体方法和器件
CN102194717A (zh) 半导体器件和在半导体管芯周围形成绝缘层的方法
CN101996895A (zh) 半导体器件及其制造方法
TWI523128B (zh) 為了絕緣層的局部平坦化而在半導體晶粒附近形成保護結構之半導體元件及方法
US20130113118A1 (en) Semiconductor Device and Method of Forming Sloped Surface in Patterning Layer to Separate Bumps of Semiconductor Die from Patterning Layer
CN103050436A (zh) 形成具有扩展基底的导电柱的半导体器件和方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CP01 Change in the name or title of a patent holder

Address after: Singapore City

Patentee after: STATS ChipPAC Pte. Ltd.

Address before: Singapore City

Patentee before: STATS ChipPAC Pte. Ltd.

CP01 Change in the name or title of a patent holder
TR01 Transfer of patent right

Effective date of registration: 20200113

Address after: No. 500, Linjiang Road, Yuecheng District, Shaoxing City, Zhejiang Province

Patentee after: Changdian integrated circuit (Shaoxing) Co.,Ltd.

Address before: Singapore City

Patentee before: STATS ChipPAC Pte. Ltd.

TR01 Transfer of patent right