CN100483662C - 三维集成电路的实现方法 - Google Patents
三维集成电路的实现方法 Download PDFInfo
- Publication number
- CN100483662C CN100483662C CNB2007101188272A CN200710118827A CN100483662C CN 100483662 C CN100483662 C CN 100483662C CN B2007101188272 A CNB2007101188272 A CN B2007101188272A CN 200710118827 A CN200710118827 A CN 200710118827A CN 100483662 C CN100483662 C CN 100483662C
- Authority
- CN
- China
- Prior art keywords
- circuit wafer
- integrated circuits
- dimensional integrated
- layer
- ground floor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 46
- 238000007747 plating Methods 0.000 claims abstract description 24
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 7
- 239000010703 silicon Substances 0.000 claims abstract description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 20
- 229910052802 copper Inorganic materials 0.000 claims description 20
- 239000010949 copper Substances 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 20
- 238000005516 engineering process Methods 0.000 claims description 11
- 238000011049 filling Methods 0.000 claims description 11
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 9
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 8
- 229910052718 tin Inorganic materials 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 239000011135 tin Substances 0.000 claims description 6
- 238000009713 electroplating Methods 0.000 claims description 5
- -1 pottery Substances 0.000 claims description 4
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 3
- 239000000956 alloy Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000005755 formation reaction Methods 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 abstract description 25
- 239000000758 substrate Substances 0.000 abstract description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 1
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 11
- 238000011161 development Methods 0.000 description 8
- 238000002161 passivation Methods 0.000 description 6
- 239000010408 film Substances 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000004020 conductor Substances 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 229920000620 organic polymer Polymers 0.000 description 3
- 238000013459 approach Methods 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000000708 deep reactive-ion etching Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 229910020776 SixNy Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000013035 low temperature curing Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000005622 photoelectricity Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229920001343 polytetrafluoroethylene Polymers 0.000 description 1
- 239000004810 polytetrafluoroethylene Substances 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开了一种三维集成电路的实现方法，属于半导体制造技术和三维集成技术领域。所述方法包括：在第一层电路圆片的键合面或辅助圆片的键合面淀积电镀种子层；使用所述辅助圆片作为支撑对第一层电路圆片的背面进行减薄并刻蚀穿透圆片的通孔，使电镀种子层通过通孔暴露出来；使用自底向上的电镀技术，将所述电镀种子层作为起点，电镀填充通孔，并在填充的通孔上制作凸点；采用凸点键合的方式将所述第一层电路圆片与第二层电路圆片进行连接。本发明通过沉积电镀种子层，采用自底向上的电镀方式实现高深宽比的垂直互连通孔内的填充，降低了工艺难度，不仅可以实现硅衬底的三维集成，还可以扩展到其他半导体衬底的三维集成，具有很好的通用性。
Description
技术领域
本发明涉及半导体制造技术及三维集成技术领域，特别涉及一种三维集成电路的实现方法。
背景技术
传统集成电路的发展基本遵循着摩尔Moore定律，集成度以每18个月翻一番的速度在不断发展。特征尺寸的不断降低、集成度的不断提高，不仅使传统集成电路的特征尺寸逐渐逼近物理极限，而且使集成电路在设计、制造和成本等方面都遇到了难以逾越的发展瓶颈。
CMOS(Complementary Metal-Oxide Semiconductor，互补金属氧化物半导体)器件的不断缩小使集成度不断提高，目前每平方厘米的芯片面积上能够集成超过10亿个晶体管，而金属互连线的总长度更是达到几十公里。这不但使得布线变得异常复杂，更重要的是金属互连的延迟、功耗、噪声等都随着特征尺寸的降低而不断增加，特别是全局互连的RC延迟，严重影响了集成电路的性能。另外，动态功耗与电路的负载电容值成正比，研究表明，主流高性能微处理器的动态功耗中，有超过一半都是由互连线引起的。目前解决互连延迟的方法是在全局互连线上增加一系列缓冲器，但这种方法的作用有限，并且由于大量缓冲器的加入，电路的功耗大幅度增加，即利用功耗换取速度。铜互连及低K介质的使用使串连电阻和寄生电容有所降低，使工艺由130nm发展到90nm并且总体性能有所提高，而引入超低K介质也只能维持工艺发展到65nm节点。因此，金属互连已经取代晶体管成为决定集成电路性能的主要因素，集成电路的发展极限不是摩尔定律的失效，互连、成本和复杂度正在成为限制未来集成电路发展的真正瓶颈。
对集成电路要求的不断提高催生了芯片系统(SOC，System on a Chip)技术，希望在单个芯片上处理模拟、数字和RF信号，甚至在单芯片上实现系统的全部功能，如数字、模拟、射频，光电以及MEMS等。SOC发展中最大的困难是不同工艺的兼容问题，例如实现SOC可能需要用到标准CMOS、SiGe RF、BiCMOS、Bipolar、高频GaAs，以及MEMS等工艺。这些制造工艺和衬底材料都不同，几乎不可能将其集成制造在一个芯片上。即使衬底材料相同的模块，在制造中也要充分考虑各种电路模块的制造可行性。这一方面不能对各个电路模块进行充分的优化，另一方面为了在一个平面上实现多个模块，需要增加掩模版数量，安排工艺顺序时相互限制，势必增加电路制造的成本、限制性能的提高。因此，现有技术仍旧是多个功能模块分立的芯片，而SOC的各种优点由于制造的限制仍旧停留在设想的阶段。
三维互连是在平面电路基础上，利用第三维来实现单个芯片内多层器件的集成，即把一个大的平面电路分为若干逻辑上相关联的功能模块分布在多个相邻的芯片层上，然后通过穿透衬底的三维垂直互连将多层芯片集成。三维互连能够实现不同功能、不同工艺的多芯片的垂直集成，大幅度降低全局互连的长度，从而大幅度降低互连延迟、提高集成电路速度、减小芯片的功耗。三维互连可以集成多层不同工艺或不同衬底材料的集成电路，为异质芯片的SOC提供了良好的解决方案。三维互连都是物理互连，能够解决多芯片异质集成、高带宽通信和互连造成的延迟和噪声等问题，这些特点使其成为解决平面集成电路所面临的瓶颈问题的最可行手段。
为实现三维集成电路，必须首先实现穿透电路圆片衬底的三维互连线，这种三维互连是三维集成技术的核心。目前实现三维互连的技术主要有两类，一类是基于通孔的实现方式，即在填充这类垂直互连线之前首先获得穿通半导体层的孔，另一类是基于盲孔的实现方式，即填充单面开口的孔，而后通过减薄等操作获得穿透半导体层的互连线。对于填充的导电材料，目前主要有掺杂的多晶硅、金属钨以及铜，尽管前两种材料有很好的耐温性能，但由于铜的电阻率非常小，且是目前高端集成电路中所用互连线材料，铜逐渐成为填充该类垂直互连的最重要材料。由于铜的自身特点，其填充方法一般采取电镀的方式。
基于通孔的实现方法中，孔的填充可以进行双面操作，即在单面电镀封死通孔开口后利用自底向上电镀的方式实现铜的填充。这种方法填充通孔容易，但是为了保证电路圆片的可操作性，单层电路圆片的厚度往往超过200微米。这样就很难实现很紧凑的三维集成，并且由于单层太厚，为实现有效的互连线制作，即使在深宽比高达20，互连线的横向尺寸也在10微米以上，限制了互连线密度的提高。
基于盲孔的实现方法利用单面刻蚀和大马士革电镀实现互连。电路圆片保持原来的厚度，可操作性好，在互连线填充好之后可以借助与辅助圆片健合、并减薄制作有垂直互连线来电路圆片获得穿透衬底的三维互连。这种基于盲孔的方法可以获得很薄的电路圆片层，一般在十几微米到几十微米。但是由于只能采用大马士革电镀，使电镀过程中很容易使孔在开口处首先被封死，形成互连线内部的孔洞。限制了该技术的应用和三维集成电路的发展。
发明内容
本发明为了有效地利用电镀填充高深宽比盲孔，并实现较薄的单层半导体层以及高深宽比的穿透衬底的三维互连，获得更加紧凑的三维集成电路，公开了三维集成电路的实现方法，所述技术方案如下：
一种三维集成电路的实现方法，所述方法包括：
步骤A：在第一层电路圆片的键合面或辅助圆片的键合面上淀积电镀种子层，并将所述第一层电路圆片与所述辅助圆片键合；
步骤B：使用所述辅助圆片作为支撑，对所述第一层电路圆片进行减薄，并刻蚀所述第一层电路圆片制造通孔，使所述电镀种子层通过通孔在所述第一层电路圆片的背面暴露；
步骤C：使用自底向上的电镀技术，将所述电镀种子层作为起点，电镀填充通孔，并在填充的通孔上制作凸点；
步骤D：采用凸点键合的方式将所述第一层电路圆片与第二层电路圆片进行连接，然后将辅助圆片去除，实现所述第一层电路圆片和所述第二层电路圆片构成的三维集成电路。
所述电路圆片使用硅、锗硅、砷化镓或者绝缘体上硅作为制作电路的衬底材料。
所述辅助圆片为：
用玻璃或高分子聚合物制成的透明圆片。
所述辅助圆片为：
用硅、陶瓷、金属或砷化镓材料制成的非透明圆片。
所述第一层电路圆片与辅助圆片的键合是通过有机物或金属的中间层键合实现的，或者是通过阳极键合实现的。
所述步骤D还包括：
使用有机物填充所述的第一层电路圆片与所述第二层电路圆片之间的缝隙，并进行固化。
在步骤D中去除所述辅助圆片之后，还包括：
对所述电镀种子层进行布线或全部刻除，在所述第一层电路圆片的顶层制作供其它层电路圆片使用的凸点。
所述凸点的材料为铜、锡、金或铅中的一种或多种材料，或铜、锡、金或铅中任意两种或多种构成的合金材料。
所述方法还包括：
将所述第一层电路圆片和所述第二层电路圆片构成的三维集成电路作为新的电路圆片，重复执行所述步骤A至所述步骤D，实现多层电路圆片构成的三维集成电路。
本发明提供的技术方案的有益效果是：
通过辅助圆片的使用，可以将最终单层半导体电路层厚度降低至50微米以下，实现更加紧凑的三维集成电路；
将电镀种子层制作于辅助圆片与电路圆片键合面之间，可以在随后的通孔填充过程中采用自底向上的电镀方式，能够实现高深宽比的通孔内无缝填充导体金属；
对衬底材料的种类以及晶格取向没有要求，是一种通用的三维集成方法。
附图说明
图1是本发明实施例提供的三维集成电路的实现方法流程图；
图2是本发明实施例提供的电路圆片的示意图；
图3是本发明实施例提供的对图2中的电路圆片与辅助圆片键合后的示意图；
图4是本发明实施例提供的对图3中的半导体衬底减薄后的示意图；
图5是本发明实施例提供的对图4中的半导体衬底刻蚀后的示意图；
图6是本发明实施例提供的对图5中的通孔16的侧壁淀积绝缘膜后的示意图；
图7是本发明实施例提供的对图6中的通孔16填满导电金属材料的示意图；
图8是本发明实施例提供的对图7中的通孔16制作铜凸点及在铜凸点溅射锡薄膜后的示意图；
图9是本发明实施例提供的对图8进行凸点键合后的示意图；
图10是本发明实施例提供的对图9进行布线后的示意图；
图11是本发明实施例提供的三层叠加的三维集成电路示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
本发明实施例提供一种简单易行的基于电镀铜互连的三维集成电路实现方法，该方法可以有效地实现单层很薄且非常紧凑的三维集成电路。
参见图1，本实施例提供了一种三维集成电路的实现方法，参见图2，图中包括半导体衬底W2和半导体衬底W2的表面钝化层13，其中，半导体衬底材料可以是硅、锗硅、砷化镓(GaAs)或者绝缘体上硅(SOI)。以图2提供的电路圆片为基础实现二层电路垂直集成为例，三维集成电路的实现方法包括以下步骤：
步骤101：在制作好集成电路或者微电子机械系统的半导体衬底W2的表面钝化层13之上淀积电镀种子层12。
其中，电镀种子层根据电镀填充的导体不同而不同；淀积方法可以采用现有技术中的溅射，蒸发或者金属有机物化学汽相沉积等方法。
步骤102：制作好电镀种子层12以后，采用有机聚合物11将半导体衬底W2与辅助圆片G1键合。
这里的键合是通过有机物或金属的中间层键合实现的，或者是通过阳极键合实现的，采用有机聚合物，该有机聚合物可以是但不限于低温固化耐高温胶。
辅助圆片可以是用玻璃或高分子聚合物(如聚四氟乙烯)等制成的透明圆片，也可以是硅、陶瓷、金属或砷化镓等材料制成的非透明圆片。并且，电镀种子层12也可以淀积在该辅助圆片G1上，而不淀积在钝化层13上，如图3所示。
步骤103：与辅助圆片G1键合完成之后，从背面对半导体衬底W2进行减薄。
减薄的方法可以是机械研磨、刻蚀或者化学机械剖光，或者多种相结合的方式，最终半导体衬底W2剩余厚度可以在50微米以下，如图4所示。
步骤104：减薄完成之后，在半导体衬底W2背面淀积反应离子深刻蚀(DRIE，DeepReactive Ion Etch)的硬掩模14。
步骤105：在硬掩模14之上涂敷光刻胶15进行光刻，并对硬掩模14进行刻蚀，接着使用DRIE技术对衬底W2进行深刻蚀，将W2剩余厚度全部刻透，并使用于法各向异性刻蚀将通孔16底部的钝化层13刻除，使电镀种子层12通过通孔16在背面暴露，如图5所示。
步骤106：在通孔16的侧壁和底面再淀积一层绝缘膜17，而后采用干法各向异性刻蚀的方法选择性刻除底部对应的绝缘膜，使电镀种子层再次从背面暴露，如图6所示。
这里的绝缘膜17可以但不限于是氮化硅(SixNy)材料。
步骤107：采用自底向上的电镀方式，将通孔16底部的种子层作为起点，将通孔16填满导电金属材料12P，如图7所示。
这里填充的金属材料可以是铜、锡、金或铅中的一种或几种材料，或铜、锡、金或铅中任意两种及多种构成的合金材料，但不限于这几种，例如：先使用铜完成一部分填充，然后再使用锡。本实施例以铜材料为例进行说明。
步骤108：在填满通孔的衬底W2之背面制作铜凸点，铜凸点表面溅射金属锡薄膜18，供低温凸点键合使用，如图8所示。
步骤109：采用凸点键合的方式与底层半导体衬底W1相键合，实现上下两层电路的电连接，如图9所示，图中21为底层半导体层正面的铜凸点。
步骤110：凸点键合之后，在凸点之外的其他半导体衬底W1与半导体衬底W2之间的区域填充有机物22并使其固化，然后去除辅助圆片G1。
去除辅助圆片G1可以采用高温分解的方法，也可以使用光照变性或者化学腐蚀的方法。
步骤111：把电镀种子层12进行布线或者全部刻除，之后对垂直互连线进行再布线，并在顶层制作供更上层垂直集成时使用的铜凸点或封装焊盘19，如图10所示，其中，13为再布线的层间介质和表面钝化层。
上述步骤中的步骤106的垂直互连孔的刻蚀和侧壁绝缘可以在步骤102的电路圆片与辅助圆片键合并对电路圆片减薄之后进行，也可以在步骤102键合之前进行。本实施例采用的是前者。
以上步骤完成之后实现了两层电路的垂直集成，重复以上步骤就可以实现多层电路的垂直集成，获得三维集成电路。
应用本发明实施例提供的方法，可以实现任意层数的垂直叠加，并且对衬底材料的种类和晶格取向没有要求，具有很好的通用性。
参见图11，是使用上述方法实现的三层叠加的三维集成电路示意图，其中，W1表示下层制作好集成电路(或MEMS结构)的半导体衬底，W2表示中层制作好集成电路(或MEMS结构)的半导体衬底，W3表示上层制作好集成电路(或MEMS结构)的半导体衬底，18表示层间铜锡凸点键合界面，12P表示电镀实现的垂直铜互连线，13是再布线介质和表面钝化层，17是垂直铜互连与衬底的侧壁绝缘层，22表示凸点键合完之后在键合面除凸点位置之外区域填充的有机物质。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种三维集成电路的实现方法，其特征在于，所述方法包括：
步骤A：在第一层电路圆片的键合面或辅助圆片的键合面上淀积电镀种子层，并将所述第一层电路圆片与所述辅助圆片键合；
步骤B：使用所述辅助圆片作为支撑，对所述第一层电路圆片进行减薄，并刻蚀所述第一层电路圆片制造通孔，使所述电镀种子层通过通孔在所述第一层电路圆片的背面暴露；
步骤C：使用自底向上的电镀技术，将所述电镀种子层作为起点，电镀填充通孔，并在填充的通孔上制作凸点；
步骤D：采用凸点键合的方式将所述第一层电路圆片与第二层电路圆片进行连接，然后将辅助圆片去除，实现所述第一层电路圆片和所述第二层电路圆片构成的三维集成电路。
2.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述电路圆片使用硅、锗硅、砷化镓或者绝缘体上硅作为制作电路的衬底材料。
3.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述辅助圆片为：
用玻璃或高分子聚合物制成的透明圆片。
4.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述辅助圆片为：
用硅、陶瓷、金属或砷化镓材料制成的非透明圆片。
5.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述第一层电路圆片与辅助圆片的键合是通过有机物或金属的中间层键合实现的，或者是通过阳极键合实现的。
6.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述步骤D还包括：
使用有机物填充所述的第一层电路圆片与所述第二层电路圆片之间的缝隙，并进行固化。
7.如权利要求1所述的三维集成电路的实现方法，其特征在于，在步骤D中去除所述辅助圆片之后，还包括：
对所述电镀种子层进行布线或全部刻除，在所述第一层电路圆片的顶层制作供其它层电路圆片使用的凸点。
8.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述凸点的材料为铜、锡、金或铅中的一种或多种材料，或铜、锡、金或铅中任意两种或多种构成的合金材料。
9.如权利要求1所述的三维集成电路的实现方法，其特征在于，所述方法还包括：
将所述第一层电路圆片和所述第二层电路圆片构成的三维集成电路作为新的电路圆片，重复执行所述步骤A至所述步骤D，实现多层电路圆片构成的三维集成电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2007101188272A CN100483662C (zh) | 2007-06-12 | 2007-06-12 | 三维集成电路的实现方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2007101188272A CN100483662C (zh) | 2007-06-12 | 2007-06-12 | 三维集成电路的实现方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101079386A CN101079386A (zh) | 2007-11-28 |
| CN100483662C true CN100483662C (zh) | 2009-04-29 |
Family
ID=38906760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2007101188272A Expired - Fee Related CN100483662C (zh) | 2007-06-12 | 2007-06-12 | 三维集成电路的实现方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100483662C (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101656217B (zh) * | 2008-08-18 | 2011-03-23 | 中芯国际集成电路制造(上海)有限公司 | 系统级封装的方法 |
| CN102683265A (zh) * | 2011-03-15 | 2012-09-19 | 中国科学院微电子研究所 | 一种将碳纳米管束填充到硅转接板的硅穿孔中的方法 |
| CN102431963B (zh) * | 2011-12-15 | 2015-04-01 | 中国科学院上海微系统与信息技术研究所 | 低温下砷化镓图像传感器圆片级芯片尺寸封装工艺 |
| CN103219278A (zh) * | 2012-01-19 | 2013-07-24 | 刘胜 | 硅圆片通孔金属填充工艺 |
| CN102689874A (zh) * | 2012-06-20 | 2012-09-26 | 清华大学 | 一种传感器阵列与信号处理电路的三维集成方法 |
| CN102709197A (zh) * | 2012-06-21 | 2012-10-03 | 清华大学 | 一种基于基板刻蚀方式的焊球凸点封装技术方法 |
| CN103391077A (zh) * | 2013-07-29 | 2013-11-13 | 电子科技大学 | 一种三维集成固体继电器 |
| CN104486907B (zh) * | 2014-12-10 | 2017-08-11 | 华进半导体封装先导技术研发中心有限公司 | 高频ipd模块三维集成晶圆级封装结构及封装方法 |
| EP3878004A4 (en) * | 2018-11-06 | 2022-10-19 | Shenzhen Xpectvision Technology Co., Ltd. | METHODS OF PACKAGING SEMICONDUCTOR DEVICES |
| CN111564429A (zh) * | 2020-04-29 | 2020-08-21 | 北京大学深圳研究生院 | 一种集成电路三维异质集成芯片及封装方法 |
| CN113611615A (zh) * | 2021-07-29 | 2021-11-05 | 矽磐微电子(重庆)有限公司 | 芯片封装结构的制作方法 |
| CN115312485A (zh) * | 2022-07-12 | 2022-11-08 | 武汉大学 | 基于键合前的背面后硅通孔三维半导体集成结构及其工艺 |
-
2007
- 2007-06-12 CN CNB2007101188272A patent/CN100483662C/zh not_active Expired - Fee Related
Non-Patent Citations (2)
| Title |
|---|
| 硅通孔互连技术的开发与应用. 封国强，蔡坚，王水弟.中国集成电路，第94期. 2007 |
| 硅通孔互连技术的开发与应用. 封国强，蔡坚，王水弟.中国集成电路，第94期. 2007 * |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101079386A (zh) | 2007-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100483662C (zh) | 三维集成电路的实现方法 | |
| CN100570846C (zh) | 高深宽比三维垂直互连及三维集成电路的实现方法 | |
| TWI682514B (zh) | 用於超（跳）貫孔整合之金屬互連及其製造方法 | |
| CN104752337B (zh) | 半导体结构及其形成方法 | |
| JP6333284B2 (ja) | グラフェンおよび金属相互接続 | |
| US8283207B2 (en) | Methods for forming through-substrate conductor filled vias, and electronic assemblies formed using such methods | |
| KR20120002499A (ko) | 스트레스 완화 메커니즘을 갖는 관통 홀 비아들을 포함하는 반도체 디바이스 | |
| JP2012084905A (ja) | 薄膜キャパシタ構造を備える集積回路パッケージ基板 | |
| CN103681390A (zh) | 一种基于tsv工艺的晶圆级硅基板制备方法 | |
| US20130249047A1 (en) | Through silicon via structure and method for fabricating the same | |
| CN102623433B (zh) | 一种空气间隙的三维互连结构 | |
| CN102315163A (zh) | 超低介电常数薄膜铜互连的制作方法 | |
| US11881442B2 (en) | SOI active transfer board for three-dimensional packaging and preparation method thereof | |
| CN107644838A (zh) | 用于三维存储器的晶圆三维集成引线工艺及其结构 | |
| US8940631B1 (en) | Methods of forming coaxial feedthroughs for 3D integrated circuits | |
| CN111968953A (zh) | 硅通孔结构及其制备方法 | |
| CN101692437A (zh) | 一种选择性淀积铜互连扩散阻挡层的方法 | |
| CN102437104B (zh) | 具有部分冗余通孔的集成电路制作方法及集成电路 | |
| CN102683308B (zh) | 穿硅通孔结构及其形成方法 | |
| CN104766806A (zh) | 晶圆三维集成的方法 | |
| CN100570847C (zh) | 无转移圆片的三维集成电路实现方法 | |
| US7436040B2 (en) | Method and apparatus for diverting void diffusion in integrated circuit conductors | |
| CN107644841A (zh) | 用于三维存储器的晶圆三维集成引线工艺及其结构 | |
| JP4272492B2 (ja) | 集積回路の形成方法 | |
| KR100363696B1 (ko) | 반도체장치의 다층 금속배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090429 Termination date: 20190612 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |