CN113611615A - 芯片封装结构的制作方法 - Google Patents
芯片封装结构的制作方法 Download PDFInfo
- Publication number
- CN113611615A CN113611615A CN202110866673.5A CN202110866673A CN113611615A CN 113611615 A CN113611615 A CN 113611615A CN 202110866673 A CN202110866673 A CN 202110866673A CN 113611615 A CN113611615 A CN 113611615A
- Authority
- CN
- China
- Prior art keywords
- layer
- conductive
- plastic
- chip
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 69
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 47
- 229920003023 plastic Polymers 0.000 claims abstract description 101
- 239000004033 plastic Substances 0.000 claims abstract description 101
- 238000000034 method Methods 0.000 claims abstract description 53
- 238000009713 electroplating Methods 0.000 claims abstract description 17
- 238000000059 patterning Methods 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 claims description 281
- 238000000465 moulding Methods 0.000 claims description 40
- 239000011241 protective layer Substances 0.000 claims description 24
- 150000001875 compounds Chemical class 0.000 claims description 13
- 238000005520 cutting process Methods 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 abstract description 19
- 239000002184 metal Substances 0.000 abstract description 19
- 230000010354 integration Effects 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 4
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000011810 insulating material Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 13
- 239000002131 composite material Substances 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 229920000620 organic polymer Polymers 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229920000642 polymer Polymers 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 239000003822 epoxy resin Substances 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- -1 polybutylene terephthalate Polymers 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 238000000227 grinding Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229920002577 polybenzoxazole Polymers 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000001746 injection moulding Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 229920000098 polyolefin Polymers 0.000 description 2
- 229920002635 polyurethane Polymers 0.000 description 2
- 239000004814 polyurethane Substances 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 206010063385 Intellectualisation Diseases 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 239000004695 Polyether sulfone Substances 0.000 description 1
- 239000004698 Polyethylene Substances 0.000 description 1
- 239000004743 Polypropylene Substances 0.000 description 1
- 239000004372 Polyvinyl alcohol Substances 0.000 description 1
- 239000002390 adhesive tape Substances 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 239000008151 electrolyte solution Substances 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000005038 ethylene vinyl acetate Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 229920001200 poly(ethylene-vinyl acetate) Polymers 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920001707 polybutylene terephthalate Polymers 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920006393 polyether sulfone Polymers 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 229920000139 polyethylene terephthalate Polymers 0.000 description 1
- 239000005020 polyethylene terephthalate Substances 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920001155 polypropylene Polymers 0.000 description 1
- 229920002451 polyvinyl alcohol Polymers 0.000 description 1
- 230000001376 precipitating effect Effects 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
- 238000009281 ultraviolet germicidal irradiation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/568—Temporary substrate used as encapsulation process aid
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
本发明提供了一种芯片封装结构的制作方法，包括：提供塑封中间体，塑封中间体包括至少一个裸片以及包覆裸片的塑封层；裸片包括位于活性面的若干焊盘，焊盘暴露在塑封层的正面；在塑封层的正面与背面中的一个上整面形成导电层；经塑封层的正面与背面中的另一个在塑封层内形成通孔，以导电层为供电层进行电镀工艺，填充通孔形成导电插塞；导电插塞包括相对的第一端与第二端，第一端与导电层连接；至少在导电插塞的第二端形成第一导电结构；图形化导电层形成第二导电结构。一方面，整面形成的导电层导电性能可靠，以导电层作为电镀深通孔的供电层时，电镀金属填充效果佳；另一方面，该导电层可经图形化形成导电结构，提高芯片封装结构的集成度。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种芯片封装结构的制作方法。
背景技术
近年来，随着电路集成技术的不断发展，电子产品越来越向小型化、智能化、高集成度、高性能以及高可靠性方向发展。
芯片封装结构中，一般可以通过两面布线工艺提高产品的集成度。然而，芯片封装结构的可靠性测试中，发现封装产品的良率较低。
发明内容
本发明的发明目的是提供一种芯片封装结构的制作方法，以提高产品良率。
为实现上述目的，本发明提供一种芯片封装结构的制作方法，包括：
提供塑封中间体，所述塑封中间体包括至少一个裸片以及包覆所述裸片的塑封层；所述塑封层包括相对的正面与背面，所述裸片包括位于活性面的若干焊盘，所述焊盘暴露在所述塑封层的正面；
在所述塑封层的正面与背面中的一个上整面形成导电层；经所述塑封层的正面与背面中的另一个在所述塑封层内形成通孔，以所述导电层为供电层进行电镀工艺，填充所述通孔形成导电插塞；所述导电插塞包括相对的第一端与第二端，所述第一端与所述导电层连接；
至少在所述导电插塞的第二端形成第一导电结构；
图形化所述导电层形成第二导电结构。
可选地：
所述导电层整面形成在所述塑封层的背面上；经所述塑封层的正面在所述塑封层内形成通孔；所述第一导电结构为第一再分布层，所述第一再分布层形成在所述导电插塞的第二端、所述焊盘以及所述塑封层的正面上，至少电连接所述导电插塞与所述焊盘；
所述第二导电结构为导电凸块，所述导电凸块电连接所述导电插塞，所述导电凸块为所述芯片封装结构的对外电连接端。
可选地：
所述导电层整面形成在所述塑封层的背面上；经所述塑封层的正面在所述塑封层内形成通孔；所述第一导电结构为第一再分布层，所述第一再分布层形成在所述导电插塞的第二端、所述焊盘以及所述塑封层的正面上，至少电连接所述导电插塞与所述焊盘；
所述第二导电结构为第二再分布层，所述第二再分布层电连接所述导电插塞；
所述制作方法还包括：在所述第一再分布层或所述第二再分布层上形成导电凸块，所述导电凸块为所述芯片封装结构的对外电连接端。
可选地：
所述导电层整面形成在所述塑封层的正面上，所述导电层电连接所述焊盘；经所述塑封层的背面在所述塑封层内形成通孔；所述第一导电结构为第二再分布层，所述第二再分布层形成在所述导电插塞的第二端与所述塑封层的背面上，电连接所述导电插塞；
所述第二导电结构为第一再分布层，所述第一再分布层至少电连接所述导电插塞与所述焊盘；
所述制作方法还包括：在所述第一再分布层或所述第二再分布层上形成导电凸块，所述导电凸块为所述芯片封装结构的对外电连接端。
可选地：
所述导电层整面形成在所述塑封层的正面上，所述导电层电连接所述焊盘；经所述塑封层的背面在所述塑封层内形成通孔；所述第一导电结构为导电凸块，所述导电凸块形成在所述导电插塞的第二端与所述塑封层的背面上，电连接所述导电插塞，所述导电凸块为所述芯片封装结构的对外电连接端；
所述第二导电结构为第一再分布层，所述第一再分布层至少电连接所述导电插塞与所述焊盘。
可选地，所述形成第一导电结构与所述形成第二导电结构步骤后，所述制作方法还包括：
切割形成多个芯片封装结构，每个芯片封装结构至少包括一个裸片每个芯片封装结构包括一个裸片。
可选地，所述裸片的活性面设有保护层，所述保护层具有暴露所述焊盘的开口。
可选地，所述塑封中间体的形成方法包括：
提供载板与承载于所述载板的至少一组待塑封件，每组所述待塑封件至少包括一个裸片，所述裸片包括若干焊盘，所述焊盘位于所述裸片的活性面；所述裸片的活性面朝向所述载板；
在所述载板上形成塑封层，以包覆各组所述待塑封件，所述塑封层包括相对的正面与背面；去除所述载板，暴露所述塑封层的正面与所述裸片的活性面。
可选地，所述裸片包括位于背面的背电极；经所述塑封层的背面在所述塑封层内形成过孔，所述过孔暴露所述背电极；当在所述塑封层的背面上整面形成导电层时，所述导电层填充所述过孔以与所述背电极连接。
可选地，所述塑封中间体的形成方法包括：
提供载板与承载于所述载板的至少一组待塑封件，每组所述待塑封件至少包括一个裸片，所述裸片包括若干焊盘，所述焊盘位于所述裸片的活性面；所述裸片的背面朝向所述载板；
在所述载板上形成塑封层，以包覆各组所述待塑封件，所述塑封层包括相对的正面与背面；减薄所述塑封层，以暴露所述塑封层的正面与所述裸片的活性面；
去除所述载板。
可选地，所述裸片包括位于背面的背电极；当在所述塑封层的背面上整面形成导电层时，所述导电层与所述背电极连接。
经发明人分析，芯片封装结构的良率低的一个原因在于：位于芯片一面的布线与位于芯片另一面的布线一般需通过位于塑封层内的导电插塞电连接，这涉及电镀深通孔工艺；由于通孔的深宽比较大，很难形成完全覆盖通孔侧壁的供电层，这导致电镀金属填充效果较差，引起断路等可靠性问题。
基于上述分析，本发明在塑封层的正面与背面中的一个上整面形成导电层，该导电层作为电镀深通孔的供电层。
与现有技术相比，本发明的有益效果在于：一方面，整面形成的导电层导电性能可靠，以导电层作为电镀深通孔的供电层时，电镀金属填充效果佳，不会引起断路等可靠性问题，从而提高芯片封装结构的良率；另一方面，该导电层可经图形化形成导电结构，提高芯片封装结构的集成度。
附图说明
图1是本发明第一实施例的芯片封装结构的制作方法的流程图；
图2至图10是图1中的流程对应的中间结构示意图；
图11与图12是本发明第二实施例的芯片封装结构的制作方法的中间结构示意图；
图13是本发明第三实施例的芯片封装结构的制作方法的中间结构示意图；
图14是本发明第四实施例的芯片封装结构的制作方法的流程图；
图15至图17是图14中的流程对应的中间结构示意图；
图18与图19是本发明第五实施例的芯片封装结构的制作方法的中间结构示意图。
为方便理解本发明，以下列出本发明中出现的所有附图标记：
塑封中间体10 裸片11
焊盘111 保护层110
裸片的活性面11a 裸片的背面11b
塑封层12 塑封层的正面12a
塑封层的背面12b 导电层13
导电插塞14 导电插塞的第一端14a
导电插塞的第二端14b 通孔13a
第一再分布层15 第一金属图案块15a
第一介电层16 导电凸块17
待塑封件2 载板20
背电极112 第二再分布层18
第二介电层19 开口110a
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明第一实施例的芯片封装结构的制作方法的流程图。图2至图10是图1中的流程对应的中间结构示意图。
首先，参照图1中的步骤S11与图2所示，提供塑封中间体10，塑封中间体10包括裸片11以及包覆裸片11的塑封层12；塑封层12包括相对的正面12a与背面12b，裸片11包括位于活性面11a的若干焊盘111，焊盘111暴露在塑封层12的正面12a。
本实施例中，塑封中间体10的形成方法可以包括步骤S111至S112。
步骤S111：参照图3与图4所示，提供载板20与承载于载板20的多组待塑封件2，每组待塑封件2包括一个裸片11，裸片11包括若干焊盘111，焊盘111位于裸片11的活性面11a；裸片11的活性面11a设有保护层110，保护层110具有暴露焊盘111的开口110a；裸片11的活性面11a朝向载板20。其中，图3是载板和多组待塑封件的俯视图；图4是沿着图3中的AA线的剖视图。
裸片11可以为电力裸片(POWER DIE)、存储裸片(MEMORY DIE)、传感裸片(SENSORDIE)、或射频裸片(RADIO FREQUENCE DIE)等。
参照图4所示，裸片11包括相对的活性面11a与背面11b。裸片11内可以包含形成于半导体衬底上的多种器件，以及与各个器件电连接的电互连结构。暴露于裸片11的活性面11a的焊盘111与电互连结构连接，用于将各个器件的电信号输入/输出。
本实施例中，裸片11的活性面11a设置有保护层110。
裸片11为分割晶圆形成。晶圆包括晶圆活性面与晶圆背面，晶圆活性面暴露焊盘111和保护焊盘111的绝缘层(未示出)。晶圆切割后形成裸片11，相应地，裸片11包括活性面11a与背面11b。
在裸片11的活性面11a上施加保护层110，保护层110的施加过程可以为：在晶圆切割为裸片11之前在晶圆活性面上施加保护层110，切割具有保护层110的晶圆形成具有保护层110的裸片11，也可以为：在晶圆切割为裸片11之后，在裸片11的活性面11a上施加保护层110。
保护层110为绝缘材料，具体可以为有机高分子聚合物绝缘材料，也可以为无机绝缘材料或复合材料。有机高分子聚合物绝缘材料例如为聚酰亚胺、环氧树脂、ABF(Ajinomoto buildup film)、PBO(Polybenzoxazole)、有机聚合物膜或者其它具有类似绝缘性能的有机材料等。复合材料为无机-有机复合材料，可以为无机-有机聚合物复合材料，例如SiO2/树脂聚合物复合材料。
有机高分子聚合物绝缘材料可通过a)层压工艺压合在焊盘111以及相邻焊盘111之间的绝缘层上，或b)先涂布或印刷在焊盘111以及相邻焊盘111之间的绝缘层上、后固化，或c)通过注塑工艺固化在焊盘111以及相邻焊盘111之间的绝缘层上。
保护层110的材料为二氧化硅或氮化硅等无机材料时，可通过沉积工艺形成在焊盘111以及相邻焊盘111之间的绝缘层上。
保护层110可以包括一层或多层。
本实施例中，参照图4所示，还在保护层110内开设暴露焊盘111的开口110a。对于保护层110的材料为可激光反应材料，例如环氧树脂等，可通过激光照射使其变性的方式形成开口110a。对于保护层110的材料为光敏材料，例如聚酰亚胺等，可通过先曝光后显影的方式形成开口110a。对于保护层110的材料为可干法刻蚀或湿法刻蚀的材料，例如二氧化硅、氮化硅等，可通过可干法刻蚀或湿法刻蚀形成开口110a。
晶圆在切割前可以自背面减薄厚度，以降低裸片11的厚度。
载板20为硬质板件，可以包括塑料板、玻璃板、陶瓷板或金属板等。
载板20的承载面可以涂布易剥离的材料，例如可以采用通过加热能够使其失去粘性的热分离胶或通过紫外照射能够使其失去粘性的UV分离胶。
一组待塑封件2位于载板20表面的一块区域，便于后续切割。载板20表面固定多组待塑封件2，以同时制作多个芯片封装结构1，有利于批量化生产、降低成本。其它实施例中，载板20的承载面也可以固定一组待塑封件2。
步骤S112：参照图5所示，在载板20上形成塑封层12，以包覆多组待塑封件2；去除载板20。
塑封层12的材料可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇等。塑封层12的材料还可以为各种聚合物或者树脂与聚合物的复合材料。对应地，封装可以采用在各个第一裸片11之间填充液态塑封料、后经塑封模具高温固化进行。一些实施例中，塑封层12也可以采用热压成型、传递成型等塑性材料成型的方式成型。
塑封层12可以包括相对的正面12a与背面12b。
塑封层12可自背面12b进行减薄，减薄可采用机械研磨例如采用砂轮研磨，以减小芯片封装结构1的厚度。
在形成塑封层12以及研磨塑封层12过程中，保护层110可对焊盘111进行应力缓冲。
载板20的去除方式可以为激光剥离、UV照射等现有去除方式。
接着，参照图1中的步骤S12与图6所示，在塑封层12的背面12b上整面形成导电层13；经塑封层12的正面12a在塑封层12内形成通孔13a，参照图7所示，以导电层13为供电层进行电镀工艺，填充通孔13a形成导电插塞14；导电插塞14包括相对的第一端14a与第二端14b，第一端14a与导电层13连接。
导电层13的材料可以为铜或铝，可以通过溅射法形成。
通孔13a可通过激光开孔法、干法刻蚀或湿法刻蚀形成。
电镀可以包括电解电镀或无极电镀。电解电镀是将待电镀件作为阴极，对电解液进行电解，从而在待电镀件上形成一层金属。无极电镀是将溶液中的金属离子还原析出在待电镀件上形成金属层的方法。
由于导电层13为整面形成，因而导电性能可靠，以导电层13作为电镀深通孔13a的供电层时，电镀金属填充效果佳，不会引起断路等可靠性问题。
电镀形成的填充金属材料可以为铜或铝，换言之，导电插塞14的材料可以为铜或铝。
之后，参照图1中的步骤S13与图8所示，在导电插塞14的第二端14b形成第一导电结构；参照图9所示，图形化导电层13形成第二导电结构。
本实施例中，第一导电结构为第一再分布层15。
其它实施例中，步骤S11中，保护层110也可以覆盖焊盘111，步骤S13，在形成第一再分布层15前，在保护层110内开设暴露焊盘111的开口110a。
本实施例中，形成第一再分布层15包括如下步骤S1311～S1314。
步骤S1311：在各个裸片11的保护层110、保护层110暴露出的焊盘111、导电插塞14的第二端14b以及塑封层12的正面12a上形成光刻胶层。
本步骤S1311中，一个可选方案中，形成的光刻胶层可为感光膜。感光膜可以从胶带上撕下，贴敷在各个裸片11的保护层110、保护层110暴露出的焊盘111、导电插塞14的第二端14b以及塑封层12的正面12a上。其它可选方案中，光刻胶层也可以采用先涂布液体光刻胶，后加热固化形成。
步骤S1312：曝光显影光刻胶层，保留第一预定区域的光刻胶层，第一预定区域与待形成的第一再分布层15的第一金属图案块15a所在区域互补。
步骤S1313：在第一预定区域的互补区域填充金属层以形成第一再分布层15的第一金属图案块15a。
部分数目的第一金属图案块15a选择性电连接多个焊盘111，以实现该些焊盘111的电路布局或电导通，部分数目的第一金属图案块15a选择性电连接焊盘111与导电插塞14。
本步骤S1313可以采用电镀工艺完成。电镀铜或铝的工艺较为成熟。
具体地，步骤S1311形成光刻胶层之前，可以先通过物理气相沉积法或化学气相沉积法在各个裸片11的保护层110、保护层110暴露出的焊盘111、导电插塞14的第二端14b以及塑封层12的正面12a上形成一层籽晶层(Seed Layer)。籽晶层可以作为电镀铜或铝的供电层。
电镀可以包括电解电镀或无极电镀。一些实施例中，还可以采用先溅射、后刻蚀的方法形成导第一金属图案块15a。
步骤S1314：灰化去除第一预定区域剩余的光刻胶层。
灰化完后，通过干法刻蚀或湿法刻蚀去除第一预定区域的籽晶层。
第一再分布层15的第一金属图案块15a可以通过抛光工艺，例如化学机械研磨法实现上表面平整。
需要说明的是，本步骤S13中的第一再分布层15的第一金属图案块15a根据设计需要进行布置，不同组待塑封件2上的第一再分布层15的分布可以相同，也可以不同。
其它实施例中，裸片11的数目还可以为两个及其以上；第一再分布层15与多个裸片11的焊盘111电连接。换言之，一个芯片封装结构包括多个电连接在一起的裸片11。
步骤S1315：参照图8所示，在第一金属图案块15a、第一金属图案块15a暴露出的保护层110以及塑封层12的正面12a上形成第一介电层16。
第一介电层16为绝缘材料，具体可以为有机高分子聚合物绝缘材料，也可以为无机绝缘材料或复合材料。有机高分子聚合物绝缘材料例如为聚酰亚胺、环氧树脂、ABF(Ajinomoto buildup film)、PBO(Polybenzoxazole)、有机聚合物膜或者其它具有类似绝缘性能的有机材料等。复合材料为无机-有机复合材料，可以为无机-有机聚合物复合材料，例如SiO2/树脂聚合物复合材料。
有机高分子聚合物绝缘材料可通过a)层压工艺压合在第一再分布层15、未覆盖第一再分布层15的保护层110以及塑封层12的正面12a上，或b)先涂布在第一再分布层15、未覆盖第一再分布层15的保护层110以及塑封层12的正面12a上、后固化，或c)通过注塑工艺固化在第一再分布层15、未覆盖第一再分布层15的保护层110以及塑封层12的正面12a上。
第一介电层16的材料为二氧化硅或氮化硅等无机绝缘材料时，可通过沉积工艺形成在第一再分布层15、未覆盖第一再分布层15的保护层110以及塑封层12的正面12a上。
相对于无机绝缘材料，有机高分子聚合物绝缘材料与复合材料的张应力较小，可防止第一介电层16大面积形成时引发塑封体出现翘曲。
第一介电层16可以包括一层或多层。
本实施例中，第二导电结构为导电凸块17。导电凸块17电连接导电插塞14，导电凸块17为所述芯片封装结构1的对外电连接端。
本实施例中，先在导电插塞14的第二端14b形成第一导电结构；后图形化导电层13形成第二导电结构。其它实施例中，也可以先图形化导电层13形成第二导电结构；后在导电插塞14的第二端14b形成第一导电结构。
再接着，参照图1中的步骤S14与图10所示，切割形成多个芯片封装结构1，每个芯片封装结构1包括一组待塑封件2。
图11与图12是本发明第二实施例的芯片封装结构的制作方法的中间结构示意图。参照图11与图12所示，本实施例中的芯片封装结构的制作方法与实施例一的芯片封装结构1的制作方法的区别仅在于：裸片11包括位于背面11b的背电极112；步骤S11与步骤S12之间进行：经塑封层12的背面12b在塑封层12内形成过孔，过孔暴露背电极112；当在塑封层12的背面12b上整面形成导电层13时，导电层13填充过孔以与背电极112连接。
本实施例中，可以通过自塑封层12的背面12b减薄塑封层12的厚度，以降低过孔的深宽比。
本实施例中的芯片封装结构的制作方法的其余步骤可参照图1所示实施例一的芯片封装结构的制作方法的对应步骤。
图13是本发明第三实施例的芯片封装结构的制作方法的中间结构示意图。参照图13所示，本实施例中的芯片封装结构的制作方法与实施例一、二的芯片封装结构的制作方法的区别仅在于：第二导电结构为第二再分布层18，第二再分布层18电连接导电插塞14；制作方法还包括：在第一再分布层15上形成导电凸块17，导电凸块17为芯片封装结构的对外电连接端。
其它实施例中，导电凸块17也可以形成在第二再分布层18上。
具体地，在第一再分布层15上形成导电凸块17时，步骤S1314之后进行：在第一再分布层15上形成导电凸块17与第一介电层16，导电凸块17暴露在第一介电层16外。
一个可选方案中，先在第一再分布层15上形成导电凸块17，再形成包覆第一再分布层15与导电凸块17的第一介电层16，之后可以通过化学机械研磨法(CMP)平坦化第一介电层16，使导电凸块17暴露在第一介电层16外。
另一个可选方案中，可以先在第一再分布层15上整面形成第一介电层16，再在第一介电层16内形成导电凸块17，导电凸块17连接第一再分布层15。例如在第一介电层16内形成暴露第一再分布层15的窗口，在窗口内填充金属层以形成导电凸块17。
形成第二再分布层18后，还包括形成包覆第二再分布层18的第二介电层19。
第二介电层19的形成方法可以参照第一介电层16的形成方法。
本实施例中的芯片封装结构的制作方法的其余步骤可参照图1所示实施例一的芯片封装结构的制作方法的对应步骤。
图14是本发明第四实施例的芯片封装结构的制作方法的流程图。图15至图17是图14中的流程对应的中间结构示意图。
首先，参照图14中的步骤S21与图2所示，提供塑封中间体10，塑封中间体10包括裸片11以及包覆裸片11的塑封层12；塑封层12包括相对的正面12a与背面12b，裸片11包括位于活性面11a的若干焊盘111，焊盘111暴露在塑封层12的正面12a。步骤S21可以参照步骤S11。
接着，参照图14中的步骤S22与图15所示，在塑封层12的正面12a上整面形成导电层13；经塑封层12的背面12b在塑封层12内形成通孔13a，参照图16所示，以导电层13为供电层进行电镀工艺，填充通孔13a形成导电插塞14；导电插塞14包括相对的第一端14a与第二端14b，第一端14a与导电层13连接。
参照图15所示，导电层13与焊盘111连接。
步骤S22与步骤S12的区别仅在于：导电层13整面形成在塑封层12的正面12a上。
之后，参照图14中的步骤S23与图17所示，在导电插塞14的第二端14b形成第一导电结构；图形化导电层13形成第二导电结构。
本实施例中，第一导电结构为导电凸块17，第二导电结构为第一再分布层15，第一再分布层15电连接导电插塞14与焊盘111。
其它实施例中，第一导电结构也可以为第二再分布层18，第二导电结构为第一再分布层15，第一再分布层15电连接导电插塞14与焊盘111。
再接着，参照图14中的步骤S24所示，切割形成多个芯片封装结构，每个芯片封装结构包括一组待塑封件2。
步骤S24可以参照步骤S14。
图18与图19是本发明第五实施例的芯片封装结构的制作方法的中间结构示意图。参照图18与图19所示，本实施例中的芯片封装结构的制作方法与实施例四的芯片封装结构的制作方法的区别仅在于：裸片11包括位于背面11b的背电极112；步骤S11中，塑封中间体10的形成方法包括：
步骤S111：参照图18所示，提供载板20与承载于载板20的多组待塑封件2，每组待塑封件2包括一个裸片11，裸片11包括若干焊盘111，焊盘111位于裸片11的活性面11a；裸片11的活性面11a设有保护层110，保护层110具有暴露焊盘111的开口110a；裸片11的背面11b朝向载板20；
步骤S112：参照图19所示，在载板20上形成塑封层12，以包覆多组待塑封件2，塑封层12包括相对的正面12a与背面12b；减薄塑封层12，以暴露塑封层12的正面12a与裸片11的活性面11a；去除载板20。
本实施例中的芯片封装结构的制作方法的其余步骤可参照图14所示实施例四的芯片封装结构的制作方法的对应步骤。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种芯片封装结构的制作方法，其特征在于，包括：
提供塑封中间体，所述塑封中间体包括至少一个裸片以及包覆所述裸片的塑封层；所述塑封层包括相对的正面与背面，所述裸片包括位于活性面的若干焊盘，所述焊盘暴露在所述塑封层的正面；
在所述塑封层的正面与背面中的一个上整面形成导电层；经所述塑封层的正面与背面中的另一个在所述塑封层内形成通孔，以所述导电层为供电层进行电镀工艺，填充所述通孔形成导电插塞；所述导电插塞包括相对的第一端与第二端，所述第一端与所述导电层连接；
至少在所述导电插塞的第二端形成第一导电结构；图形化所述导电层形成第二导电结构。
2.根据权利要求1所述的芯片封装结构的制作方法，其特征在于：
所述导电层整面形成在所述塑封层的背面上；经所述塑封层的正面在所述塑封层内形成通孔；所述第一导电结构为第一再分布层，所述第一再分布层形成在所述导电插塞的第二端、所述焊盘以及所述塑封层的正面上，至少电连接所述导电插塞与所述焊盘；
所述第二导电结构为导电凸块，所述导电凸块电连接所述导电插塞，所述导电凸块为所述芯片封装结构的对外电连接端。
3.根据权利要求1所述的芯片封装结构的制作方法，其特征在于：
所述导电层整面形成在所述塑封层的背面上；经所述塑封层的正面在所述塑封层内形成通孔；所述第一导电结构为第一再分布层，所述第一再分布层形成在所述导电插塞的第二端、所述焊盘以及所述塑封层的正面上，至少电连接所述导电插塞与所述焊盘；
所述第二导电结构为第二再分布层，所述第二再分布层电连接所述导电插塞；
所述制作方法还包括：在所述第一再分布层或所述第二再分布层上形成导电凸块，所述导电凸块为所述芯片封装结构的对外电连接端。
4.根据权利要求1所述的芯片封装结构的制作方法，其特征在于：
所述导电层整面形成在所述塑封层的正面上，所述导电层电连接所述焊盘；经所述塑封层的背面在所述塑封层内形成通孔；所述第一导电结构为第二再分布层，所述第二再分布层形成在所述导电插塞的第二端与所述塑封层的背面上，电连接所述导电插塞；
所述第二导电结构为第一再分布层，所述第一再分布层至少电连接所述导电插塞与所述焊盘；
所述制作方法还包括：在所述第一再分布层或所述第二再分布层上形成导电凸块，所述导电凸块为所述芯片封装结构的对外电连接端。
5.根据权利要求1所述的芯片封装结构的制作方法，其特征在于：
所述导电层整面形成在所述塑封层的正面上，所述导电层电连接所述焊盘；经所述塑封层的背面在所述塑封层内形成通孔；所述第一导电结构为导电凸块，所述导电凸块形成在所述导电插塞的第二端与所述塑封层的背面上，电连接所述导电插塞，所述导电凸块为所述芯片封装结构的对外电连接端；
所述第二导电结构为第一再分布层，所述第一再分布层至少电连接所述导电插塞与所述焊盘。
6.根据权利要求1至5任一项所述的芯片封装结构的制作方法，其特征在于，所述裸片的活性面设有保护层，所述保护层具有暴露所述焊盘的开口；
和/或所述形成第一导电结构与所述形成第二导电结构步骤后，所述制作方法还包括：
切割形成多个芯片封装结构，每个芯片封装结构至少包括一个裸片。
7.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，所述塑封中间体的形成方法包括：
提供载板与承载于所述载板的至少一组待塑封件，每组所述待塑封件至少包括一个裸片，所述裸片包括若干焊盘，所述焊盘位于所述裸片的活性面；所述裸片的活性面朝向所述载板；
在所述载板上形成塑封层，以包覆各组所述待塑封件，所述塑封层包括相对的正面与背面；去除所述载板，暴露所述塑封层的正面与所述裸片的活性面。
8.根据权利要求7所述的芯片封装结构的制作方法，其特征在于，所述裸片包括位于背面的背电极；经所述塑封层的背面在所述塑封层内形成过孔，所述过孔暴露所述背电极；当在所述塑封层的背面上整面形成导电层时，所述导电层填充所述过孔以与所述背电极连接。
9.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，所述塑封中间体的形成方法包括：
提供载板与承载于所述载板的至少一组待塑封件，每组所述待塑封件至少包括一个裸片，所述裸片包括若干焊盘，所述焊盘位于所述裸片的活性面；所述裸片的背面朝向所述载板；
在所述载板上形成塑封层，以包覆各组所述待塑封件，所述塑封层包括相对的正面与背面；减薄所述塑封层，以暴露所述塑封层的正面与所述裸片的活性面；
去除所述载板。
10.根据权利要求9所述的芯片封装结构的制作方法，其特征在于，所述裸片包括位于背面的背电极；当在所述塑封层的背面上整面形成导电层时，所述导电层与所述背电极连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110866673.5A CN113611615A (zh) | 2021-07-29 | 2021-07-29 | 芯片封装结构的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110866673.5A CN113611615A (zh) | 2021-07-29 | 2021-07-29 | 芯片封装结构的制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN113611615A true CN113611615A (zh) | 2021-11-05 |
Family
ID=78306079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110866673.5A Pending CN113611615A (zh) | 2021-07-29 | 2021-07-29 | 芯片封装结构的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113611615A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024022174A1 (zh) * | 2022-07-26 | 2024-02-01 | 矽磐微电子(重庆)有限公司 | 芯片封装结构及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101079386A (zh) * | 2007-06-12 | 2007-11-28 | 清华大学 | 三维集成电路的实现方法 |
| CN103972191A (zh) * | 2013-01-31 | 2014-08-06 | 台湾积体电路制造股份有限公司 | 具有环绕封装通孔端部的开口的管芯封装件及层叠封装件 |
| CN107706520A (zh) * | 2017-10-25 | 2018-02-16 | 中芯长电半导体（江阴）有限公司 | 扇出型天线封装结构及其制备方法 |
| CN111430335A (zh) * | 2020-03-22 | 2020-07-17 | 华南理工大学 | 一种叠层结构级联型GaN基功率器件及其封装方法 |
-
2021
- 2021-07-29 CN CN202110866673.5A patent/CN113611615A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101079386A (zh) * | 2007-06-12 | 2007-11-28 | 清华大学 | 三维集成电路的实现方法 |
| CN103972191A (zh) * | 2013-01-31 | 2014-08-06 | 台湾积体电路制造股份有限公司 | 具有环绕封装通孔端部的开口的管芯封装件及层叠封装件 |
| US20160307778A1 (en) * | 2013-01-31 | 2016-10-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Die package with Openings Surrounding End-portions of Through Package Vias (TPVs) and Package on Package (PoP) Using the Die Package |
| CN107706520A (zh) * | 2017-10-25 | 2018-02-16 | 中芯长电半导体（江阴）有限公司 | 扇出型天线封装结构及其制备方法 |
| CN111430335A (zh) * | 2020-03-22 | 2020-07-17 | 华南理工大学 | 一种叠层结构级联型GaN基功率器件及其封装方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024022174A1 (zh) * | 2022-07-26 | 2024-02-01 | 矽磐微电子(重庆)有限公司 | 芯片封装结构及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111883521B (zh) | 多芯片3d封装结构及其制作方法 | |
| CN110838452A (zh) | 封装方法、面板组件、晶圆封装体以及芯片封装体 | |
| CN112151466A (zh) | 芯片封装结构及其制作方法 | |
| CN113871307A (zh) | Ipm封装结构及其制作方法 | |
| CN113611615A (zh) | 芯片封装结构的制作方法 | |
| CN215299231U (zh) | 芯片封装结构 | |
| WO2022095695A1 (zh) | Mcm封装结构及其制作方法 | |
| WO2020047971A1 (zh) | 晶圆级封装方法以及封装结构 | |
| CN113725088B (zh) | 芯片封装结构的制作方法 | |
| CN113471160A (zh) | 芯片封装结构及其制作方法 | |
| CN113725180B (zh) | 芯片封装结构及其制作方法 | |
| CN113725089B (zh) | 芯片封装结构的制作方法 | |
| CN113725183B (zh) | 芯片封装结构及其制作方法 | |
| WO2022012498A1 (zh) | 芯片封装结构及其制作方法 | |
| CN113725182B (zh) | 芯片封装结构 | |
| CN113571435B (zh) | 芯片封装结构的形成方法 | |
| CN113725181B (zh) | 芯片封装结构 | |
| WO2023005308A1 (zh) | 芯片封装结构及其制作方法 | |
| CN112133695B (zh) | 系统级封装结构及其制作方法 | |
| CN113937012A (zh) | 芯片封装结构及其制作方法 | |
| CN114446919A (zh) | Mcm封装结构及其制作方法 | |
| CN211017006U (zh) | 面板组件、晶圆封装体以及芯片封装体 | |
| CN114446921A (zh) | Mcm封装结构及其制作方法 | |
| WO2022134940A1 (zh) | 裸片及其制作方法、芯片封装结构及其制作方法 | |
| CN115148713A (zh) | Pip封装结构及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |