CN101656217B - 系统级封装的方法 - Google Patents
系统级封装的方法 Download PDFInfo
- Publication number
- CN101656217B CN101656217B CN2008100418286A CN200810041828A CN101656217B CN 101656217 B CN101656217 B CN 101656217B CN 2008100418286 A CN2008100418286 A CN 2008100418286A CN 200810041828 A CN200810041828 A CN 200810041828A CN 101656217 B CN101656217 B CN 101656217B
- Authority
- CN
- China
- Prior art keywords
- wafer
- insulating medium
- medium layer
- hole
- dusts
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
一种系统级封装方法，包括：在第一晶圆上形成通孔；在第一晶圆上及通孔内侧形成第一绝缘介质层；在第二晶圆上形成第二绝缘介质层，所述第二绝缘介质层中包括贯穿第二绝缘介质层的焊盘；将第一绝缘介质层与第二绝缘介质层进行键合，使第一晶圆中的通孔与第二晶圆上的焊盘一一对应；减薄第一晶圆至通孔穿透第一晶圆；在第一晶圆中的通孔内填充满导电材料，与第二晶圆上的焊盘电连接。本发明便于将通孔与焊盘对准；减少了热量的产生，同时压应力也减小，提高了半导体器件的可靠性。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及系统级封装的方法。
背景技术
随着便携式电子元件变得越来越小，必须缩小电子元件的半导体封装的尺寸。为了达到上述目的，广泛的使用系统级封装技术，其理由是因为系统级封装技术可增加半导体封装的容量。
系统级封装(system in package，SIP)在一个半导体封装结构内不仅可以组装多个芯片，还可以将不同类型的器件和电路芯片叠在一起，构建成更为复杂的、完整的系统，如申请号为200710127363的中国专利申请中所提供的技术方案。
系统级封装技术的优越性包括：可提供更多新功能，多种工艺兼容性好，灵活性和适应性强，成本低，易于分块测试，以及开发周期较短等。系统级封装采用近十年来快速发展的倒装焊技术，与引线键合相比，倒装焊技术具有直流压降低、互连密度高、寄生电感小、热特性和电学性能好等优点，但费用较高。
现有技术将多块晶圆封装在一起的工艺如图1所示，先在第一晶圆10上形成通孔12；用化学气相沉积法在第一晶圆10上及通孔12内侧形成第一绝缘介质层14，所述第一绝缘介质层14的材料为氧化硅。
如图2所示，在通孔12内填充满导电材料16，所述导电材料16为铜或金，具体工艺为，先用电镀法在第一绝缘介质层14形成导电材料16，且导电材料16填充满通孔12，接着，对导电材料16进行平坦化至露出第一绝缘介质层14。
在导电材料16上形成凸点18，其工艺步骤为：先在导电材料16上形成焊料层，然后对焊料层进行回流，形成凸点18。
如图3所示，将第一晶圆10进行减薄至使通孔12内的导电材料16曝露，即通孔12穿透第一晶圆10，所述减薄的方法为化学机械抛光法，其中减薄的作用使第一晶圆10两面都能与其它晶圆键合连接；然后，将第一晶圆10上的对准标记与第二晶圆20上的对准标记对准，用阳极键合法将第一晶圆10上的第一绝缘介质层14和第二晶圆20上的第二绝缘介质层24进行键合，并通过点焊法将第一晶圆10上的凸点18与第二晶圆20上的焊盘22进行连接，其中第一晶圆10上的凸点18与第二晶圆20上的焊盘22一一对应；切割第一晶圆10和第二晶圆20，形成半导体芯片。
然而用上述工艺进行封装时，由于第一晶圆上的凸点与第二晶圆上的焊盘通过焊接的方式进行连接，这样就会产生热量及压应力，从而影响封装体的可靠性。
为解决上述问题，对工艺进行了改进，如图4所示，将第一晶圆30上的对准标记与第二晶圆40上的对准标记，用阳极键合法将第一晶圆30上的第一绝缘介质层32和第二晶圆40上的第二绝缘介质层44进行键合，其中焊盘42贯穿第二绝缘介质层44，所述第一绝缘介质层32与第二绝缘介质层44的材料为氧化硅等。如图5所示，对第一晶圆30进行减薄，所述减薄的方法为化学机械抛光法；然后，在第一晶圆30上形成光刻胶层(未图示)，定义与焊盘42一一对应的通孔图形；以光刻胶层为掩膜，刻蚀第一晶圆30和第一绝缘介质层32至露出焊盘42，形成通孔36；在第一晶圆30上及通孔36内侧形成第三绝缘介质层34，所述第三绝缘介质层34的材料为氧化硅等。如图6所示，在通孔36内填充满导电材料38，所述导电材料38为铜或金，具体工艺为，先用电镀法在第三绝缘介质层34形成导电材料38，且导电材料38填充满通孔36，接着，对导电材料38进行平坦化至露出第三绝缘介质层34。
然而，上述方法形成与焊盘一一对应的通孔过程中，由于先键合晶圆后形成通孔，使其中一晶圆上的焊盘与另一晶圆上的通孔不能很好的对准，进而影响半导体器件的制作。
发明内容
本发明解决的问题是提供一种系统级封装的方法，防止一个晶圆上的通孔与另一个晶圆上的焊盘不能对准。
为解决上述问题，本发明提供一种系统级封装的方法，包括：在第一晶圆上形成通孔；在第一晶圆上及通孔内侧形成第一绝缘介质层；在第二晶圆上形成第二绝缘介质层，所述第二绝缘介质层中包括贯穿第二绝缘介质层的焊盘；将第一绝缘介质层与第二绝缘介质层进行键合，使第一晶圆中的通孔与第二晶圆上的焊盘一一对应；减薄第一晶圆至通孔穿透第一晶圆；在第一晶圆中的通孔内填充满导电材料，与第二晶圆上的焊盘电连接。
可选的，所述第一绝缘介质层与第二绝缘介质层的材料为氧化硅。所述第一绝缘介质层的厚度为500埃～10000埃。所述第二绝缘介质层的厚度为500埃～10000埃。所述将第一绝缘介质层与第二绝缘介质层进行键合的方法为阳极键合法。
可选的，减薄第一晶圆的方法为化学机械抛光法。
可选的，所述焊盘的材料为铜锡合金、银锡合金、锡铂合金、镍银合金或镍锡合金。
可选的，所述导电材料为铜或金。
本发明提供一种系统级封装的方法，包括：在第一晶圆上形成通孔；在第一晶圆上及通孔内侧形成第一绝缘介质层；在第二晶圆上形成第二绝缘介质层，所述第二绝缘介质层中包括贯穿第二绝缘介质层的焊盘；减薄第一晶圆至通孔穿透第一晶圆；将第一绝缘介质层与第二绝缘介质层进行键合，使第一晶圆中的通孔与第二晶圆上的焊盘一一对应；在第一晶圆中的通孔内填充满导电材料，与第二晶圆上的焊盘电连接。
可选的，所述第一绝缘介质层与第二绝缘介质层的材料为氧化硅。所述第一绝缘介质层的厚度为500埃～10000埃。所述第二绝缘介质层的厚度为500埃～10000埃。所述将第一绝缘介质层与第二绝缘介质层进行键合的方法为阳极键合法。
可选的，减薄第一晶圆的方法为化学机械抛光法。
可选的，所述焊盘的材料为铜锡合金、银锡合金、锡铂合金、镍银合金或镍锡合金。
可选的，所述导电材料为铜或金。
与现有技术相比，本发明具有以下优点：在第一晶圆中形成通孔后，将第一晶圆与第二晶圆键合，便于将通孔与焊盘对准；同时，由于不需要通过凸点与焊盘焊接使第一晶圆与第二晶圆间电导通，而是直接通过通孔内的导电材料与焊盘电连接，因此减少了热量的产生，同时压应力也减小，提高了半导体器件的可靠性。
附图说明
图1至图3是现有工艺形成系统级封装的一个实施方式示意图；
图4至图6是现有工艺形成系统级封装的另一个实施方式示意图；
图7是本发明形成系统级封装的第一具体实施方式流程图；
图8至图11是本发明形成系统级封装的第一实施例示意图；
图12是本发明形成系统级封装的第二具体实施方式流程图；
图13至图16是本发明形成系统级封装的第二实施例示意图。
具体实施方式
本发明在第一晶圆中形成通孔后，将第一晶圆与第二晶圆键合，便于将通孔与焊盘对准；同时，由于不需要通过凸点与焊盘焊接使第一晶圆与第二晶圆间电导通，而是直接通过通孔内的导电材料与焊盘电连接，因此减少了热量的产生，同时压应力也减小，提高了半导体器件的可靠性。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图7是本发明形成系统级封装的第一具体实施方式流程图。如图7所示，执行步骤S101，在第一晶圆上形成通孔；执行步骤S102，在第一晶圆上及通孔内侧形成第一绝缘介质层；执行步骤S103，在第二晶圆上形成第二绝缘介质层，所述第二绝缘介质层中包括贯穿第二绝缘介质层的焊盘；执行步骤S104，将第一绝缘介质层与第二绝缘介质层进行键合，使第一晶圆中的通孔与第二晶圆上的焊盘一一对应；执行步骤S105，减薄第一晶圆至通孔穿透第一晶圆；执行步骤S106，在第一晶圆中的通孔内填充满导电材料，与第二晶圆上的焊盘电连接。
图8至图11是本发明形成系统级封装的第一实施例示意图。如图8所示，提供第一晶圆100，所述第一晶圆100上包含若干芯片，其中，这些芯片上已形成有完整的半导体器件及电路连接。
然后，在第一晶圆100上形成通孔102，所述形成通孔102的具体工艺为：先在第一晶圆100上用旋涂法形成第一光刻胶层(未图示)，通过曝光、显影工艺，在第一光刻胶层上定义出通孔图形；以第一光刻胶层为掩膜，沿通孔图形刻蚀第一晶圆100，形成通孔102，所述刻蚀方法为干法刻蚀或湿法刻蚀，其中通孔102的深度为30μm～200μm；灰化法去除第一光刻胶层。
用热氧化法或化学气相沉积法在第一晶圆100上及通孔102内侧形成第一绝缘介质层104，所述第一绝缘介质层104的材料为氧化硅等，第一绝缘介质层104的厚度为500埃～10000埃。
本实施例中，通孔102的深度可以是30μm、50μm、80μm、100μm、120μm、150μm、180μm或200μm等，具体深度根据实际工艺需求决定。
本实施例中，第一绝缘介质层104的厚度具体可以是500埃、600埃、700埃、800埃、1000埃、2000埃、3000埃、4000埃、5000埃、6000埃、7000埃、8000埃、9000埃或10000埃等，如果厚度小于500埃的话则起不到绝缘的作用，而如果厚度大于10000埃的话则影响半导体器件的性能。
如图9所示，在第二晶圆200上用热氧化法或化学气相沉积法形成第二绝缘介质层204，所述第二绝缘介质层204中包含贯穿第二绝缘介质层204的焊盘202，其中形成焊盘202的具体工艺为：在第二绝缘介质层204上形成第二光刻胶层(未图示)，对第二光刻胶层进行曝光显影，定义焊盘图形；然后，以第二光刻胶层为掩膜，刻蚀第二绝缘介质层204至露出第二晶圆200，形成开口；灰化法去除第二光刻胶层后，在开口内填充金属，形成焊盘202。
本实施例中，第二绝缘介质层204的材料为氧化硅等；其厚度为500埃～10000埃，具体可以是500埃、600埃、700埃、800埃、1000埃、2000埃、3000埃、4000埃、5000埃、6000埃、7000埃、8000埃、9000埃或10000埃等，如果厚度小于500埃的话则起不到绝缘的作用，而如果厚度大于10000埃的话则影响半导体器件的性能。
本实施例中，所述焊盘202的材料为铜锡合金、银锡合金、锡铂合金、镍银合金或镍锡合金等。
将第一晶圆100的第一对准标记与第二晶圆200的第二对准标记对准；用阳极键合法将第一晶圆100的第一绝缘介质层104和第二晶圆200的第二绝缘介质层204进行键合，第一晶圆100上的通孔102阵列与第二晶圆200上的焊盘202阵列一一对应。
如图10所示，将第一晶圆100进行减薄至使通孔102穿透第一晶圆100，所述减薄的方法为化学机械抛光法，其中减薄的作用使第一晶圆100通过通孔102与第二晶圆200连接，同时在第二晶圆200相对面与其它晶圆进行连接。
如图11所示，在通孔102内填充满导电材料106，所述导电材料106为铜或金等，具体工艺为，先用电镀法在第一晶圆100上形成导电材料106，且导电材料106填充满通孔102，接着，对导电材料106进行平坦化至露出第一晶圆100。
切割第一晶圆100和第二晶圆200，形成半导体芯片。
本实施例中，在第一晶圆100中形成通孔102后，将第一晶圆100与第二晶圆200键合，便于将通孔102与焊盘202对准。
同时，由于不需要通过凸点与焊盘202焊接使第一晶圆100与第二晶圆200间电导通，而是直接通过通孔102内的导电材料106与焊盘202电连接，因此减少了热量的产生，同时压应力也减小，提高了半导体器件的可靠性。
图12是本发明形成系统级封装的第二具体实施方式流程图。如图12所示，执行步骤S201，在第一晶圆上形成通孔；执行步骤S202，在第一晶圆上及通孔内侧形成第一绝缘介质层；执行步骤S203，在第二晶圆上形成第二绝缘介质层，所述第二绝缘介质层中包括贯穿第二绝缘介质层的焊盘；执行步骤S204，减薄第一晶圆至通孔穿透第一晶圆；执行步骤S205，将第一绝缘介质层与第二绝缘介质层进行键合，使第一晶圆中的通孔与第二晶圆上的焊盘一一对应；执行步骤S206，在第一晶圆中的通孔内填充满导电材料，与第二晶圆上的焊盘电连接。
图13至图16是本发明形成系统级封装的第二实施例示意图。如图13所示，提供第一晶圆300，所述第一晶圆300上包含若干芯片，其中，这些芯片上已形成有完整的半导体器件及电路连接。
然后，在第一晶圆300上用旋涂法形成第一光刻胶层(未图示)，通过曝光、显影工艺，在第一光刻胶层上定义出通孔图形；以第一光刻胶层为掩膜，沿通孔图形刻蚀第一晶圆300，形成通孔302，所述刻蚀方法为干法刻蚀或湿法刻蚀，其中通孔302的深度为30μm～200μm；接着，灰化法去除第一光刻胶层。
用热氧化法或化学气相沉积法在第一晶圆300上及通孔302内侧形成厚度为500埃～10000埃的第一绝缘介质层304，所述第一绝缘介质层304的材料为氧化硅等。
如图14所示，将第一晶圆300进行减薄至使通孔302穿透第一晶圆300，所述减薄的方法为化学机械抛光法，其中减薄的作用使第一晶圆300通过通孔302与其它晶圆进行电连接。
如图15所示，在第二晶圆400上用热氧化法或化学气相沉积法形成厚度为500埃～10000埃的第二绝缘介质层404，所述第二绝缘介质层404中包含贯穿第二绝缘介质层404的焊盘402。
本实施例中，所述焊盘402的材料为铜锡合金、银锡合金、锡铂合金、镍银合金或镍锡合金等。
将第一晶圆300的第一对准标记与第二晶圆400的第二对准标记对准；用阳极键合法将第一晶圆300的第一绝缘介质层304和第二晶圆400的第二绝缘介质层404进行键合，第一晶圆300上的通孔302阵列与第二晶圆400上的焊盘402阵列一一对应。
如图16所示，先用电镀法在第一晶圆300上形成导电材料306，且导电材料306填充满通孔302，接着，对导电材料306进行平坦化至露出第一晶圆300。
切割第一晶圆300和第二晶圆400，形成半导体芯片。
本实施例中，在第一晶圆300中形成通孔302后，将第一晶圆300与第二晶圆400键合，便于将通孔302与焊盘402对准。
同时，由于不需要通过凸点与焊盘402焊接使第一晶圆300与第二晶圆400间电导通，而是直接通过通孔302内的导电材料306与焊盘402电连接，因此减少了热量的产生，同时压应力也减小，提高了半导体器件的可靠性。
本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。
Claims (8)
1.一种系统级封装的方法，其特征在于，包括：
在第一晶圆上形成通孔；
在第一晶圆上及通孔内侧形成第一绝缘介质层；
在第二晶圆上形成第二绝缘介质层，所述第二绝缘介质层中包括贯穿第二绝缘介质层的焊盘；
将第一绝缘介质层与第二绝缘介质层进行键合，使第一晶圆中的通孔与第二晶圆上的焊盘一一对应；
减薄第一晶圆至通孔穿透第一晶圆；
在第一晶圆中的通孔内填充满导电材料，与第二晶圆上的焊盘电连接。
2.根据权利要求1所述系统级封装的方法，其特征在于，所述第一绝缘介质层与第二绝缘介质层的材料为氧化硅。
3.根据权利要求2所述系统级封装的方法，其特征在于，所述第一绝缘介质层的厚度为500埃～10000埃。
4.根据权利要求2所述系统级封装的方法，其特征在于，所述第二绝缘介质层的厚度为500埃～10000埃。
5.根据权利要求1至4任一项所述系统级封装的方法，其特征在于，所述将第一绝缘介质层与第二绝缘介质层进行键合的方法为阳极键合法。
6.根据权利要求1所述系统级封装的方法，其特征在于，减薄第一晶圆的方法为化学机械抛光法。
7.根据权利要求1所述系统级封装的方法，其特征在于，所述焊盘的材料为铜锡合金、银锡合金、锡铂合金、镍银合金或镍锡合金。
8.根据权利要求1所述系统级封装的方法，其特征在于，所述导电材料为铜或金。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100418286A CN101656217B (zh) | 2008-08-18 | 2008-08-18 | 系统级封装的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008100418286A CN101656217B (zh) | 2008-08-18 | 2008-08-18 | 系统级封装的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101656217A CN101656217A (zh) | 2010-02-24 |
| CN101656217B true CN101656217B (zh) | 2011-03-23 |
Family
ID=41710429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008100418286A Active CN101656217B (zh) | 2008-08-18 | 2008-08-18 | 系统级封装的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101656217B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6396633B2 (ja) * | 2012-02-15 | 2018-09-26 | サターン ライセンシング エルエルシーＳａｔｕｒｎ Ｌｉｃｅｎｓｉｎｇ ＬＬＣ | 回路基板 |
| CN104979223B (zh) * | 2014-04-03 | 2019-05-24 | 中芯国际集成电路制造(上海)有限公司 | 一种晶圆键合工艺 |
| CN105575834A (zh) * | 2014-10-10 | 2016-05-11 | 中芯国际集成电路制造(上海)有限公司 | 一种晶圆键合方法 |
| CN107731783A (zh) * | 2017-11-15 | 2018-02-23 | 武汉新芯集成电路制造有限公司 | 一种键合晶圆及其工艺 |
| CN112201573B (zh) * | 2020-09-29 | 2024-04-12 | 武汉新芯集成电路制造有限公司 | 多层晶圆键合方法 |
| CN112420604B (zh) * | 2020-11-20 | 2022-12-06 | 中国科学院半导体研究所 | 一种基于热压键合的tsv垂直电学互连器件的制备方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101079386A (zh) * | 2007-06-12 | 2007-11-28 | 清华大学 | 三维集成电路的实现方法 |
| CN101197297A (zh) * | 2006-12-05 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 晶片压焊键合方法及其结构 |
| WO2007021639A3 (en) * | 2005-08-11 | 2009-04-30 | Ziptronix Inc | 3d ic method and device |
-
2008
- 2008-08-18 CN CN2008100418286A patent/CN101656217B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007021639A3 (en) * | 2005-08-11 | 2009-04-30 | Ziptronix Inc | 3d ic method and device |
| CN101197297A (zh) * | 2006-12-05 | 2008-06-11 | 中芯国际集成电路制造(上海)有限公司 | 晶片压焊键合方法及其结构 |
| CN101079386A (zh) * | 2007-06-12 | 2007-11-28 | 清华大学 | 三维集成电路的实现方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101656217A (zh) | 2010-02-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7973310B2 (en) | Semiconductor package structure and method for manufacturing the same | |
| CN102820282B (zh) | 用于集成电路器件的3d集成微电子组件及其制作方法 | |
| CN103247599B (zh) | 半导体器件及其制造方法 | |
| JP5179796B2 (ja) | 半導体パッケージの製造方法 | |
| US7871925B2 (en) | Stack package and method for manufacturing the same | |
| KR101454884B1 (ko) | 적층된 집적회로 패키지 인 패키지 시스템 | |
| CN101800207B (zh) | 半导体器件的封装结构及其制造方法 | |
| US7888785B2 (en) | Semiconductor package embedded in substrate, system including the same and associated methods | |
| CN101656217B (zh) | 系统级封装的方法 | |
| WO2007026392A1 (ja) | 半導体装置およびその製造方法 | |
| CN103474421A (zh) | 高产量半导体装置 | |
| US6242284B1 (en) | Method for packaging a semiconductor chip | |
| CN103779351B (zh) | 三维封装结构及其制造方法 | |
| TW200828554A (en) | Stack package having reduced electrical connection length suitable for high speed operations and method of manufacturing the same | |
| KR20150073864A (ko) | 비아없는 기판을 갖는 집적 회로 패키징 시스템 및 그것을 제조하는 방법 | |
| CN210136866U (zh) | 一种扇出封装结构 | |
| CN103972111A (zh) | 引线框架结构的形成方法 | |
| CN102543782B (zh) | 转接封装结构及其形成方法 | |
| CN104465505A (zh) | 扇出晶圆封装方法 | |
| CN104733403B (zh) | 晶圆级封装结构及制作方法 | |
| CN101656219B (zh) | 系统级封装的方法 | |
| CN105845585A (zh) | 一种芯片封装方法及芯片封装结构 | |
| CN104769712B (zh) | 包括嵌入式控制器裸芯的半导体器件和其制造方法 | |
| CN103972113A (zh) | 封装方法 | |
| CN103779245A (zh) | 芯片封装方法及封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20180608 Address after: No. 18 Zhangjiang Road, Pudong New Area, Shanghai Co-patentee after: Core integrated circuit (Ningbo) Co., Ltd. Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation Address before: No. 18 Zhangjiang Road, Pudong New Area, Shanghai Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| TR01 | Transfer of patent right |