JP4272492B2 - 集積回路の形成方法 - Google Patents

Description

本発明は、ロジックまたは汎用の集積回路の集積回路素子形成後の配線層形成工程にＭＲＡＭメモリまたは類似の構造を組み込むことに関する。

ＭＲＡＭ（磁気記憶ランダム・アクセス・メモリ）回路の分野は、ＭＲＡＭが不揮発性であり、低電力消費、高速性、高実装密度の見込みがあるという相応な理由に依って急速に成長している。

ＭＲＡＭには、それを相互接続である配線の層間に実装することができるというかなり実用的な利点があるが、集積回路素子形成後の配線層形成中の配線要求に基づく困難が依然としてある。

従来の集積回路素子形成後の配線層形成では、静電容量を低減させ、それにより高速スイッチングを可能にするために、垂直方向に間隔を離して各配線層を配置する必要がある。しかしながら、ＭＲＡＭデバイスでは、磁化状態を一方向から他方向に反転させるのに必要な電流量を減少させるために、配線と、ＭＲＡＭセルを形成する磁性体層との間の垂直方向の間隔を近づける必要がある。

ＭＲＡＭセルの性能を最大にするために必要な間隔は、静電容量、およびロジック回路の動作速度を最適化するために必要とされる間隔に比べてかなり小さくなる。

ＭＲＡＭセルをロジックの相互接続領域から離す様々な方式が提案されてきているが、それらの方式では余分な配線層が必要となるか、またはその他の点でコストが増大する。

したがって、当技術分野では、ＭＲＡＭセルをロジック配線のごく近傍に配置した上に、なおロジックとＭＲＡＭを分離する要求を併せもつ、幾何的にコンパクトな構成が必要となっている。

本発明の目的は、当該ＭＲＡＭセル構造が、集積回路の上部領域（集積回路素子形成後の配線層）内に配置されると同時に、その構造、およびロジック回路の良好な動作に対しても必要な寸法を確保できる回路構成を提供することにある。

本発明の一特徴あるいは目的は、集積回路素子形成後の配線層形成工程における層間（interlevel）誘電体内部にＭＲＡＭセルを配置することで達成される。

本発明の他の特徴は、ロジックの集積回路素子形成後の配線層およびＭＲＡＭセルの間隔に関する要件を同時に満たすことで達成される。

本発明の他の特徴は、ロジック配線ではデュアル・ダマシンの開口部を標準的な深さまでエッチングを行い、その他の構造では開口部をより深い深さまでエッチングを行うことで達成される。

図１を参照すると、本発明による集積回路の一部が、図解的にあるいは概略的に示されている。

図の下部のボックス１０は、基板および相互接続の下層を表す。符号を（金属１に対して）Ｍ１などと示したが、本発明はどの階層でも実施することができる。

図の中央の１連のボックス１１０は、相互接続の第Ｎ層を表す。これらは、従来通りすべて同一平面内にあり、同じ厚みをもつ。

左側の第Ｎ層より上に、Ｖ１と銘名され、ブラケット１１５によって示される高さを有する長方形があり、これはデュアル・ダマシン相互接続構造の下側の部分である。当業者なら周知のように、デュアル・ダマシン構造は、水平方向の相互接続構成要素および上層と下層を接続するＶ１のような垂直開口部を保持できるように、エッチングまたは別の方法で上部の開口部（図中の１２０）を形成することによって形成される。上部構成要素１２０の厚さは、設計抵抗が得られるように設定され、ビアの高さは、水平の層（１１０と１２０の）間の設計間隔に基づいて設定され、垂直方向の設計間隔は、様々な要因のうちで静電容量を考慮して設定される。

図の右側の水平コネクタ１２２は、上面がコネクタ１２０と同じ層にあり、１２０より厚くなっている。この場合、厚さを増してある理由は、ＭＲＡＭセル１５５が、ブラケット（階層）１１５の高さに比べて、低い高さ１１７を有するためである。セル１５５を示す記号は、磁気材料自体および２層の磁性体層とセルの一部となる任意の補助層の間のトンネル層をも表している。

高さ１５０は、セルを設計する際にいくつかのことを考慮して設定されるが、それは本発明には重要ではない。工学的な考察から、ａ）間隔１１７が間隔１１５に比べて小さくなり、かつｂ）構成要素１２２を流れる電流は垂直方向でＭＲＡＭセルに近接する必要があることを留意すれば十分である。

従来なら、この問題は、メモリ専用に別個の金属層を確保することによって解決されたはずである。この層の配線は、ロジック信号の伝搬には適しておらず、それ故にメモリだけのために余分な金属層全体を事実上加えるものとなっていた。このような手法はうまく機能するが、相互接続の各層に２つの領域が必要となり、少なくとも２枚の余分なフォトリソグラフィ・マスクが必要となるので高価なものとなる。追加の金属層のために多くの余分な処理工程が必要となるので、集積回路の歩留まりがかなり低減する可能性がある。

しかしながら、本発明によれば、１枚の追加のマスクと１つの追加のエッチング工程という代償を払うだけでこの問題が解決される。メモリ・セルを含む領域はパターン化せずに、ロジック相互接続層（例えば図の左側にあるもの）を通常通りに形成する。次いでロジック配線用トレンチを従来の方法によってエッチングする。これに続いて、第２のマスクを使用して、ロジック領域を露光しないでメモリ・セルの領域をパターン化する。次いで、第２のエッチング工程により、メモリ領域内に、ロジック領域内より深く構造１５５の上部に到達するのに十分な深さにトレンチを形成する。この工程の例は、電流がセルに近接しているが、他の構造は、標準の厚さの上層、およびその構造の上部に到達するが第Ｎ層の上部には到達しない厚さの薄い下層をもつことができるという、ＭＲＡＭに対する要件を実現するためのシングル・ダマシン（ビアＶ１のない）である。メモリ領域内に従来のビアが必要であり、それ故に一般的にエッチング・プロセスは、回路全体にわたるビア形成工程を含み得る。ビアをエッチングするためのプロセス・ウィンドウによって異なる深さのビア１１５および１５０を同時にエッチングすることができない場合は、フォトリソグラフィ・マスクを容易に変更して、メモリ構成要素の上部の接触を取るためにより深い配線を使用しながら、同時に標準のロジック深さの配線が使用できるように、メモリ領域内のビア領域を適合させることができる。この例ではメモリ・セル構造にはビアを含まないが、その領域に他の接続が存在し得る。

工程の手順は以下の通りである。
１）相互接続の第Ｎ層まで、基板上への集積回路素子の形成と集積回路素子形成後の配線層を形成する。
２）メモリ・セル１５５を（任意選択で、その周囲に誘電体を設けて）形成する。
３）相互接続の第Ｎ層上に層間誘電体を堆積する。
４）低い静電容量および／もしくは丈の高いビアが必要となる相互接続配線トレンチをパターン化するためのロジック相互接続マスクを形成する。これは、一般にロジック、または非メモリ領域である。
５）ロジック・マスクを介して、デュアル・ダマシン開口部の上部をエッチングする。
６）深いトレンチが必要なメモリ領域中の相互接続だけをパターン化するためのメモリ相互接続マスクを形成する。
７）メモリ・マスクを介して上部のダマシン開口部をエッチングする。
８）ロジック領域とメモリ領域内に第（Ｎ＋１）層のビア・マスクを形成する。
９）ロジック領域内でより深くまで到達するのに十分なオーバ・エッチング（必要に応じて）を伴う、ビア・エッチングを実施する。
１０）メモリ領域内のより深いトレンチを充填し、平坦化するのに十分な材料を用いて、回路全体に導電性の充填材料を堆積する。

ＭＲＡＭ構造の特定の例では、上部の配線層が厚くなったということは、電流の中心と磁気セルの間の間隔が変化したことを意味する。セルの書込みおよび消去に使用される電流に対して緩やかな変更（増加）が必要となることがある。

上部の誘電体層間に、例えばキャパシタ、インダクタ、ＳＯＩ（silicon-on-insulator）トランジスタ、薄膜ダイオードなど、他の構造を形成することができることは当業者なら理解できるであろう。本発明に記載の技術を使用して、集積回路素子形成後の配線層内にこれらのデバイスを集積することができる。

相互接続材料として銅を使用する回路の場合には、ダマシン・トレンチおよび／もしくはビアの中にライナ層が堆積される。かかる層は、ダマシン開口部を形成する工程中、およびビアを形成する工程中に組み込まれる。本発明は、従来のアルミニウムの相互接続材料とともに、また銅の（または他の）相互接続とともに用いることができる。本発明はまた、酸化物の誘電体に限定されるものではなく、低誘電率（low-k）誘電体と共に使用することもできる。

本発明は、シリコン・ウェハとともに使用することに限定されるものではない。シリコン・ゲルマニウム合金、ＧａＡｓ、またはその他の半導体ウェハを使用することもできる。

本発明は、様々なプロセス手順とともに使用して、相互接続の上部層を形成することができる。単一のエッチング工程を使用してダマシン・トレンチとビアの両方を形成するいくつかの技術もある。本発明はまた、メモリ構成要素またはその他の構成要素上にビアを配置するのを回避するために、ビア用のマスクに適切な制限を加えて、上記のような技術と共に使用することもできる。

本発明を、１つの好ましい実施形態に関して説明してきたが、特許請求の範囲の精神および範囲内において様々な変形された形態によっても本発明を実施することができることを当業者なら認識されよう。

まとめとして、本発明の構成に関して以下の事項を開示する。

（１）１連のＭＲＡＭメモリ構成要素が相互接続の層間に配置された集積回路を形成する方法であって、
基板上に集積回路素子を形成する工程と、
相互接続の第１層および第Ｎ層を含むそれに続く相互接続の層を形成する工程と、
前記集積回路のメモリ領域内に、前記相互接続の第Ｎ層の上部表面に接し、かつ、メモリ・セル高さを有する１連のメモリ構成要素を形成する工程と、
前記メモリ・セル高さよりも大きな厚さを有する層間誘電体の第（Ｎ＋１）層を堆積させる工程と、
前記集積回路のロジック領域内の前記層間誘電体の第（Ｎ＋１）層に、前記メモリ構成要素の上部表面に達しない深さのデュアル・ダマシンのためのトレンチを形成する工程と、
前記集積回路のメモリ領域内の前記層間誘電体の第（Ｎ＋１）層に、前記メモリ構成要素の上部表面に達し、前記ロジック領域内の前記トレンチより深いトレンチを形成する工程と、
前記ロジック領域内の前記トレンチに、前記相互接続の第Ｎ層の上部表面に達するビアを形成する工程と、
前記ロジック領域内の前記トレンチおよびビアと前記メモリ領域内の前記トレンチの両方を導電性相互接続材料で充填する工程と、
前記集積回路を完成する工程とを含む方法。
（２）前記ビアを形成する工程において、前記ロジック領域内と前記メモリ領域内の両方に同時にビアを形成する、上記（１）に記載の方法。
（３）前記ロジック領域内の前記トレンチおよびビアを形成する工程が、前記メモリ領域内でも実施される、上記（１）に記載の方法。
（４）前記相互接続の第Ｎ層が、第１層であり、前記メモリ構成要素が相互接続の第１層と第２層の間に形成される、上記（１）に記載の方法。
（５）前記相互接続の第Ｎ層が、第１層であり、前記メモリ構成要素が相互接続の第１層と第２層の間に形成される、上記（２）に記載の方法。
（６）１連のＭＲＡＭメモリ構成要素が相互接続の層間に配置された集積回路であって、
基板上に形成された集積回路素子と、
相互接続の第１層および第Ｎ層を含むそれに続く相互接続の層と、
前記相互接続の第Ｎ層の上部表面と接触しており、かつメモリ・セル高さを有する、前記集積回路のメモリ領域内の１連のメモリ構成要素と、
前記メモリ・セル高さよりも大きな厚さを有する層間誘電体の第（Ｎ＋１）層と、
前記層間誘電体の第（Ｎ＋１）層のロジック領域内に形成され、前記メモリ構成要素の上部表面に達しない深さのトレンチと前記相互接続の第Ｎ層の上部表面に達するビアとに導電性相互接続材料が充填されたデュアル・ダマシン構造の相互接続と、
前記層間誘電体の第（Ｎ＋１）層のメモリ領域内に形成され、前記メモリ構成要素の上部表面に達し、前記ロジック領域内の前記トレンチより深いトレンチに導電性相互接続材料が充填されたダマシン構造の相互接続と、を具備する集積回路。
（７）前記導電性相互接続材料が銅である、上記（１）に記載の方法。
（８）前記導電性相互接続材料が銅である、上記（２）に記載の方法
（９）前記導電性相互接続材料が銅である、上記（３）に記載の方法。
（１０）前記導電性相互接続材料が銅である、上記（６）に記載の方法。

本発明による集積回路の素子形成後に形成された配線層の一部を示す図である。

符号の説明

１０ シリコン基板（相互接続の下層）
１１０ 相互接続の第Ｎ層
１１５ ブラケット（層）、ビア
１１７ 間隔（高さ）
１２０ コネクタ（上部開口部）
１２２ 水平コネクタ（構成要素）
１５０ ビア
１５５ ＭＲＡＭセル（メモリ・セル）

Claims (6)

1. １連のＭＲＡＭメモリ構成要素が相互接続の層間に配置された集積回路を形成する方法であって、
   基板上に集積回路素子を形成する工程と、
   相互接続の第１層および第Ｎ層を含むそれに続く相互接続の層を形成する工程と、
   前記集積回路のメモリ領域内に、前記相互接続の第Ｎ層の上部表面に接し、かつ、メモリ・セル高さを有する１連のメモリ構成要素を形成する工程と、
   前記メモリ・セル高さよりも大きな厚さを有する層間誘電体の第（Ｎ＋１）層を堆積させる工程と、
   前記集積回路のロジック領域内の前記層間誘電体の第（Ｎ＋１）層に、前記メモリ構成要素の上部表面に達しない深さのデュアル・ダマシンのためのトレンチを形成する工程と、
   前記集積回路のメモリ領域内の前記層間誘電体の第（Ｎ＋１）層に、前記メモリ構成要素の上部表面に達し、前記ロジック領域内の前記トレンチより深いトレンチを形成する工程と、
   前記ロジック領域内の前記トレンチに、前記相互接続の第Ｎ層の上部表面に達するビアを形成する工程と、
   前記ロジック領域内の前記トレンチおよびビアと前記メモリ領域内の前記トレンチの両方を導電性相互接続材料で充填する工程と、
   前記集積回路を完成する工程とを含む方法。
2. 前記ビアを形成する工程において、前記ロジック領域内と前記メモリ領域内の両方に同時にビアを形成する、請求項１に記載の方法。
3. 前記ロジック領域内の前記トレンチおよびビアを形成する工程が、前記メモリ領域内でも実施される、請求項１に記載の方法。
4. 前記相互接続の第Ｎ層が、第１層であり、前記メモリ構成要素が相互接続の第１層と第２層の間に形成される、請求項１に記載の方法。
5. 前記相互接続の第Ｎ層が、第１層であり、前記メモリ構成要素が相互接続の第１層と第２層の間に形成される、請求項２に記載の方法。
6. 前記導電性相互接続材料が銅である、請求項１乃至３のいずれかに記載の方法。

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