CN111564429A - 一种集成电路三维异质集成芯片及封装方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 58
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 115
- 230000010354 integration Effects 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims description 13
- 239000005416 organic matter Substances 0.000 claims description 6
- 229910000679 solder Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 238000000708 deep reactive-ion etching Methods 0.000 claims description 4
- 229910003460 diamond Inorganic materials 0.000 claims description 4
- 239000010432 diamond Substances 0.000 claims description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- 239000011368 organic material Substances 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- SBEQWOXEGHQIMW-UHFFFAOYSA-N silicon Chemical compound [Si].[Si] SBEQWOXEGHQIMW-UHFFFAOYSA-N 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 239000012141 concentrate Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 64
- 230000017525 heat dissipation Effects 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000007731 hot pressing Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明公开了一种集成电路三维异质集成芯片及封装方法，其方法包括：通过临时键合工艺将不同的IC器件键合在第一辅助衬底圆片上，将IC器件和第一辅助衬底圆片通过键合层键合在第二辅助衬底圆片上；减薄第一辅助衬底圆片；利用晶圆级键合技术将第二辅助衬底圆片上的IC器件键合在最终衬底上，去除第二辅助衬底圆片；在IC器件和第一辅助衬底圆片之间填充有机物；重复上述操作以形成若干异质集成层，并在填充层上设置连接IC器件的布线孔，通过电线以实现若干异质集成层电学互联；将多余最终衬底除掉，划片并封装。本发明有效降低三维堆叠芯片的制作难度，集中更多的资源专注器件的性能提升，从而实现高可制造性、高性能、高稳定性的三维异质集成芯片。
Description
技术领域
本发明涉及异质芯片重组晶圆转移技术领域，尤其是涉及一种集成电路三维异质集成芯片及封装方法。
背景技术
目前，主流的异质集成技术包括单片异质外延生长技术、外延层转移技术、小芯片微米级组装技术。单片异质外延生长技术是在一个埋入的III-V族化合物构成的模板层上外延生长高质量III-V族器件，但是这种集成方法与标准的CMOS工艺不兼容。外延层转移技术的一种典型工艺为在InP衬底上通过外延生长InP双异质结警惕光外延层随后通过载片将去掉InP衬底的外延层转移键合到带有粘合层的硅衬底上，制作出InP器件和与CMOS器件之间的金属连接。对于小芯片微米级组装技术，采用后道工艺在CMOS和CS衬底表面制作出部分金属互联的结构，再将减薄独立的小芯片固定在一个载片上，最后通过低温热压的方式将小芯片键合到CMOS上。
在异质集成电路中，广泛存在多物理效应的相互耦合，譬如不同材料间的不均匀的温度分布和热膨胀成都不同，容易引发热应力失效。另外，由于异质集成中，需要集成多种类型的器件，包含有CMOS、III-V族、微机电系统和集成无源器件等，需要在保证各自性能的基础上，获得良好的系统架构和良好的互联性能，不同类型的器件的协同设计也是目前的难点之一。在工艺方面，异质集成中需要在同一节点上兼顾不同工艺节点得到的器件，从而工艺的选择往往按照最低工艺参数进行。但同时在最低工艺参数的情况下，需要保证异质电连接的低电阻、低热阻以及工艺可靠性和低成本特性。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种集成电路三维异质集成芯片封装方法，能够降低整个三维堆叠芯片的制作工艺难度，集中更多的资源专注于器件的性能提升。
本发明还提出一种集成电路三维异质集成芯片。
第一方面，本发明的一个实施例提供了一种集成电路三维异质集成芯片封装方法：包括：
通过临时键合工艺将不同工艺、不同材质的IC器件的有源面定位键合在第一辅助衬底圆片上，将所述IC器件和所述第一辅助衬底圆片通过键合层键合在第二辅助衬底圆片上；
减薄和抛光所述第一辅助衬底圆片至所述IC器件的晶体管；
利用晶圆级键合技术将所述第二辅助衬底圆片上的IC器件的有源面键合在最终衬底上，并去除所述第二辅助衬底圆片；
在所述IC器件和所述第一辅助衬底圆片之间填充有机物以形成填充层；
重复上述操作以形成若干异质集成层，并在所述填充层上设置连接所述IC器件的布线孔，且布线孔设置连接电线以实现若干异质集成层电学互联；
将多余所述最终衬底除掉，划片并封装。
本发明实施例的一种集成电路三维异质集成芯片封装方法至少具有如下有益效果：利用临时键合工艺将多种基材、多种工艺节点IC器件有源面定位键合至第二辅助衬底圆片上，减薄第一辅助衬底圆片至IC器件的有源层，利用晶圆级键合至先进节点的CMOS衬底或者高导热材料衬底上，去除第二辅助衬底圆片；之后，在含有芯片薄膜的最终衬底上制作有机介质层，在有机介质层上制作精密再布线层，以实现叠层芯片之间以及同层芯片之间电学互连，最终实现先进工艺节点集成电路三维异质集成芯片，从而使三维异质集成芯片制作简易且提高了异质集成芯片的性能。
根据本发明的另一些实施例的一种集成电路三维异质集成芯片封装方法，所述最终衬底包括：COMS圆片、高导热圆片衬底；所述高导热圆片衬底的材料可以采用硅或者金刚石衬底。
根据本发明的另一些实施例的一种集成电路三维异质集成芯片封装方法，所述高导热圆片衬底内嵌有微流道，且微流道通过DRIE工艺刻蚀、面对面硅-硅圆片级键合减薄形成。
根据本发明的另一些实施例的一种集成电路三维异质集成芯片封装方法，键合层采用纳米银焊料或低温焊料。
根据本发明的另一些实施例的一种集成电路三维异质集成芯片封装方法，所述布线孔包括：垂直布线孔和水平布线孔。
根据本发明的另一些实施例的一种集成电路三维异质集成芯片封装方法，将多余所述最终衬底除掉可以替换为采用填充有机物以辅助减薄最终衬底。
根据本发明的另一些实施例的一种集成电路三维异质集成芯片封装方法，填充层上刻蚀微孔。
第二方面，本发明的一个实施例提供了一种集成电路三维异质集成芯片:包括：最终衬底，所述最终衬底上设有键合层，所述键合层远离所述最终衬底一面设置若干异质集成层；
所述异质集成层包括：第一辅助衬底圆片、IC器件以及填充层；
所述第一辅助衬底圆片设置于所述键合层远离所述最终衬底一端；
所述IC器件设置于所述第一辅助衬底圆片上；
所述填充层包裹于所述键合层表面、第一辅助衬底圆片和IC器。
本发明实施例的一种集成电路三维异质集成芯片至少具有如下有益效果：最终衬底上设置多层异质集成层，且异质集成层包括第二辅助衬底圆片、IC器件和填充层，实现多功能异质集成芯片。
根据本发明的另一些实施例的一种集成电路三维异质集成芯片，所述异质集成层上开设有布线孔，所述布线孔包括：垂直布线孔和水平布线孔，所述垂直布线孔连通相邻的异质集成层。
根据本发明的另一些实施例的一种集成电路三维异质集成芯片，所述最终衬底上刻蚀有微流道。
附图说明
图1是本发明实施例中一种集成电路三维异质集成芯片封装方法的一具体实施例流程示意图；
图2是图1中步骤S1的一具体实施例流程示意图；
图3是图1中步骤S2的一具体实施例流程示意图；
图4是图1中步骤S3的一具体实施例流程示意图；
图5是图1中步骤S4的一具体实施例流程示意图；
图6是图1中步骤S5和S6的一具体实施例流程示意图；
附图标记：1、IC器件；21、第一辅助衬底圆片；22、第二辅助衬底圆片；23、最终衬底；31、键合层；32、键合接触层；33、填充层；41、垂直布线孔；42、水平布线孔。
具体实施方式
以下将结合实施例对本发明的构思及产生的技术效果进行清楚、完整地描述，以充分地理解本发明的目的、特征和效果。显然，所描述的实施例只是本发明的一部分实施例，而不是全部实施例，基于本发明的实施例，本领域的技术人员在不付出创造性劳动的前提下所获得的其他实施例，均属于本发明保护的范围。
在本发明的描述中，如果涉及到方位描述，例如“上”、“下”、“前”、“后”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。如果某一特征被称为“设置”、“固定”、“连接”、“安装”在另一个特征，它可以直接设置、固定、连接在另一个特征上，也可以间接地设置、固定、连接、安装在另一个特征上。
在本发明实施例的描述中，如果涉及到“若干”，其含义是一个以上，如果涉及到“多个”，其含义是两个以上，如果涉及到“大于”、“小于”、“超过”，均应理解为不包括本数，如果涉及到“以上”、“以下”、“以内”，均应理解为包括本数。如果涉及到“第一”、“第二”，应当理解为用于区分技术特征，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本发明实施例公开了一种集成电路三维异质集成芯片封装方法，其具体包括步骤：
参照图1和图2，S1、通过临时键合工艺将不同工艺、不同材质的IC器件1的有源面定位键合在第一辅助衬底圆片21上，将IC器件1和第一辅助衬底圆片21通过键合层31键合在第二辅助衬底圆片22上；
其中IC器件1包括数字集成电路IC芯片、模拟电路芯片以及加速度计陀螺仪等功能MEMS芯片器件，第一辅助衬底圆片21为不同芯片器件在各自工艺制作中根据各自工艺要求所采用的衬底，可以是相同或不同种类衬底材料。键合层31为临时键合接触层32，且键合层31的材料可以为的有机或无机材料，在本实施例中键合层31采用纳米银焊料或低温焊料。第二辅助衬底圆片22为用于转移前多种异质IC器件1的辅助晶圆。
将不同工艺、不同材质的IC器件1可以同意转移到同一片第一辅助衬底圆片21上，且可以将IC器件1根据实际工艺转移到相应的不同材质的第一辅助衬底圆片21上。
其中关于键合工艺包括：临时键合工艺、晶圆级键合工艺，其中临时键合工艺为用于将IC器件1的薄膜转移到第一辅助衬底圆片21上之前所附着的晶圆的技术。通过将IC器件1的薄膜临时固定在第一辅助衬底原片的辅助晶圆表面。
参照图1和图3，S2、减薄和抛光第一辅助衬底圆片21至IC器件1的晶体管；
其中减薄第一辅助衬底圆片21至IC器件1的晶体管相当于将第一辅助衬底圆片21减薄至IC器件1有源层。
参照图1、图3和图4，S3、利用晶圆级键合技术将第二辅助衬底圆片22上的IC器件1的有源面键合在最终衬底23上，并去除第二辅助衬底圆片22；
最终衬底23为先进节点的COMS圆片或者高导热圆片衬底，其中COMS圆片是晶圆中含有制作好的COMS等晶体管集成电路的晶圆，高导热圆片衬底包括：内嵌微流道的硅-圆片衬底、金刚石衬底。高导热圆片衬底的材料为硅、金刚石等III-V族化合物衬底，使高导热圆片衬底具有良好的散热能力。其中采用材料为硅的高导热圆片衬底采用DRIE工艺刻蚀微流道结构，以提供更好的散热性能。
采用晶圆键合技术将IC器件1键合在最终衬底23上形成键合接触层32，键合接触层32的材料为有机、无机材料。
参照图1和图5，S4、在IC器件1和第一辅助衬底圆片21之间填充有机物以形成填充层33；
填充有机物以形成填充层33，填充层33上刻蚀微孔，通过微孔的设置能够增强填充层33的散热性能进而提高IC器件1的散热性能。
参照图1和图6，S5、重复上述操作以形成若干异质集成层，并在填充层33上设置连接IC器件1的布线孔，且布线孔设置连接电线以实现若干异质集成层电学互联；
重复上述操作以形成多层异质集成层，由于填充有机物后形成的填充层33设置与金属连接的布线孔，设置多层时布线孔包括：垂直布线孔41和水平布线孔42，然后在垂直布线孔41和水平布线孔42上设置铜线进行连接以实现各个层芯片的电连接。实现电学互联后预留下一层芯片互联的焊垫以制作BCB层
S6、将多余最终衬底23除掉，划片并封装。将多余的最终衬底23除掉或将多余的填充层33去掉，然后对整个结构进行划片、封装以得到集成电路三维异质集成芯片。
其中将多余最终衬底23除掉可以替换为采用填充有机物以辅助减薄最终衬底23。
实施例二：参照图3和图6，本发明实施例公开了一种集成电路三维异质集成芯片，包括：最终衬底23，最终衬底23上设有键合层31，键合层31远离最终衬底23一面设置若干异质集成层；
参照图5和图6，异质集成层包括：第一辅助衬底圆片21、IC器件1以及填充层33；第一辅助衬底圆片21设置于键合层31远离最终衬底23一端；IC器件1设置于第一辅助衬底圆片21上；填充层33包裹于键合层31(参照图3)表面、第一辅助衬底圆片21和IC器件1。异质集成层上开设有布线孔，布线孔包括：垂直布线孔41和水平布线孔42，垂直布线孔41连通相邻的异质集成层。最终衬底23上刻蚀有微流道，通过微流道能够提高最终衬底23的散热性能，进而提高整个多功能三维一直集成芯片的散热性能。
关于一种集成电路三维异质集成芯片的加工方法如实施例一所述，此处不再赘述。
上面结合附图对本发明实施例作了详细说明，但是本发明不限于上述实施例，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。此外，在不冲突的情况下，本发明的实施例及实施例中的特征可以相互组合。
Claims (10)
1.一种集成电路三维异质集成芯片封装方法，其特征在于，包括：
通过临时键合工艺将不同工艺、不同材质的IC器件的有源面定位键合在第一辅助衬底圆片上，将所述IC器件和所述第一辅助衬底圆片通过键合层键合在第二辅助衬底圆片上；
减薄和抛光所述第一辅助衬底圆片至所述IC器件的晶体管；
利用晶圆级键合技术将所述第二辅助衬底圆片上的IC器件的有源面键合在最终衬底上，并去除所述第二辅助衬底圆片；
在所述IC器件和所述第一辅助衬底圆片之间填充有机物以形成填充层；
重复上述操作以形成若干异质集成层，并在所述填充层上设置连接所述IC器件的布线孔，且布线孔设置连接电线以实现若干异质集成层电学互联；
将多余所述最终衬底除掉，划片并封装。
2.根据权利要求1所述的一种集成电路三维异质集成芯片封装方法，其特征在于，所述最终衬底包括：COMS圆片、高导热圆片衬底；所述高导热圆片衬底的材料可以采用硅或者金刚石衬底。
3.根据权利要求2所述的一种集成电路三维异质集成芯片封装方法，其特征在于，所述高导热圆片衬底内嵌有微流道，且微流道通过DRIE工艺刻蚀、面对面硅-硅圆片级键合减薄形成。
4.根据权利要求1所述的一种集成电路三维异质集成芯片封装方法，其特征在于，键合层采用纳米银焊料或低温焊料。
5.根据权利要求1所述的一种集成电路三维异质集成芯片封装方法，其特征在于，所述布线孔包括：垂直布线孔和水平布线孔。
6.根据权利要求1所述的一种集成电路三维异质集成芯片封装方法，其特征在于，将多余所述最终衬底除掉可以替换为采用填充有机物以辅助减薄最终衬底。
7.根据权利要求1所述的一种集成电路三维异质集成芯片封装方法，其特征在于，填充层上刻蚀微孔。
8.一种集成电路三维异质集成芯片，其特征在于，包括：最终衬底，所述最终衬底上设有键合层，所述键合层远离所述最终衬底一面设置若干异质集成层；
所述异质集成层包括：第一辅助衬底圆片、IC器件以及填充层；
所述第一辅助衬底圆片设置于所述键合层远离所述最终衬底一端；
所述IC器件设置于所述第一辅助衬底圆片上；
所述填充层包裹于所述键合层表面、第一辅助衬底圆片和IC器件。
9.根据权利要求8所述的一种集成电路三维异质集成芯片，其特征在于，所述异质集成层上开设有布线孔，所述布线孔包括：垂直布线孔和水平布线孔，所述垂直布线孔连通相邻的异质集成层。
10.根据权利要求8所述的一种集成电路三维异质集成芯片，其特征在于，所述最终衬底上刻蚀有微流道。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010356668.5A CN111564429A (zh) | 2020-04-29 | 2020-04-29 | 一种集成电路三维异质集成芯片及封装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010356668.5A CN111564429A (zh) | 2020-04-29 | 2020-04-29 | 一种集成电路三维异质集成芯片及封装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111564429A true CN111564429A (zh) | 2020-08-21 |
Family
ID=72071806
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010356668.5A Pending CN111564429A (zh) | 2020-04-29 | 2020-04-29 | 一种集成电路三维异质集成芯片及封装方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111564429A (zh) |
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