CN101179038A - 无转移圆片的三维集成电路实现方法 - Google Patents
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Abstract
本发明公开了属于半导体和微传感器制造技术领域的一种三维集成电路实现方法。该方法利用刻蚀技术对衬底圆片局部进行减薄，并在局部减薄区刻蚀高深宽比通孔，由于只是局部减薄，衬底圆片强度得以保证，从而不需要转移圆片；另外采用自底向上的电镀方法填充高深宽比盲孔，最后键合后减薄圆片实现高深宽比的穿透衬底的三维互连，获得三维集成电路。本方法在局部减薄区刻蚀通孔，容易获得高密度的通孔互连；不使用转移圆片，简化了制造过程。本方法可以应用于三维集成电路领域和微型传感器集成领域，不仅可以实现硅衬底的三维集成，还可以扩展到其他半导体衬底的三维集成。
Description
技术领域
本发明属于半导体和微传感器制造技术领域，特别涉及集成微型传感器与处理电路的一种三维集成电路实现方法。
背景技术
集成电路器件的不断缩小使集成度不断提高，目前每平方厘米的芯片面积上能够集成超过10亿个晶体管，而金属互连线的总长度更是达到几十公里。这不但使得布线变得异常复杂，更重要的是金属互连的延迟、功耗、噪声等都随着特征尺寸的降低而不断增加，特别是全局互连的RC延迟，严重影响了集成电路的性能。另外，动态功耗与电路的负载电容值成正比，目前主流高性能微处理器的动态功耗中，有超过一半都是由互连线引起的。目前解决互连延迟的方法是在全局互连线上增加一系列缓冲器，但这种方法的作用有限，并且由于大量缓冲器的加入，电路的功耗大幅度增加，即利用功耗换取速度。铜互连及低K介质的使用使串连电阻和寄生电容有所降低，使工艺由130nm发展到90nm并且总体性能有所提高，而引入超低K介质也只能维持工艺发展到65nm节点。因此，金属互连已经取代晶体管成为决定集成电路性能的主要因素，集成电路的发展极限不是摩尔定律的失效，互连、成本和复杂度正在成为限制未来集成电路发展的真正瓶颈。芯片系统(SOC，System on a Chip)技术希望在单芯片上实现系统的全部功能，如数字、模拟、射频，光电以及MEMS等。SOC发展中最大的困难是不同工艺的兼容问题，例如实现SOC可能需要标准CMOS、SiGe RF、BiCMOS、Bipolar、高频GaAs，以及MEMS等工艺。这些制造工艺和衬底材料都不同，几乎不可能将其集成制造在一个芯片上。即使衬底材料相同的模块，在制造中也要考虑各电路模块的制造可行性。这一方面不能对各个电路模块进行充分的优化，另一方面为了在一个平面上实现多个模块，需要增加掩模版数量，安排工艺顺序时相互限制，势必增加电路制造的成本、限制性能的提高。因此，目前多功能模块的芯片仍旧是分立的，而SOC的各种优点由于制造的限制仍旧停留在设想的阶段。
三维互连是在平面电路基础上，利用第三维来实现单个芯片内多层器件的集成，即把一个大的平面电路分为若干逻辑上相关联的功能模块分布在多个相邻的芯片层上，然后通过穿透衬底的三维垂直互连将多层芯片集成。三维互连能够实现不同功能、不同工艺的多芯片的垂直集成，大幅度降低全局互连的长度，从而大幅度降低互连延迟、提高集成电路速度、减小芯片的功耗。三维互连可以集成多层不同工艺或不同衬底材料的集成电路，为异质芯片的SOC提供了良好的解决方案。三维互连都是物理互连，能够解决多芯片异质集成、高带宽通信和互连造成的延迟和噪声等问题，这些特点使其成为解决平面集成电路所面临的瓶颈问题的最可行手段。
实现三维集成电路首先需要实现穿透电路圆片衬底的三维互连线，这是三维集成技术的核心。目前实现三维互连的技术主要包括基于通孔的实现方式可基于盲孔的实现方式。
基于盲孔的实现方法填充单面开口的孔，而后通过减薄等操作获得穿透半导体层的互连线，利用单面刻蚀和大马士革电镀实现互连。电路圆片保持原来的厚度，可操作性好，在互连线填充好之后可以借助与辅助圆片健合、并减薄制作有垂直互连线的电路圆片，以获得穿透衬底的三维互连，因此可以获得很薄的衬底层，一般在十几微米到几十微米。但是由于只能采用大马士革电镀，很容易使孔在开口处首先被封死，形成互连线内部的孔洞。
基于通孔的实现方法在填充垂直互连线之前首先获得穿透衬底的通孔，可以进行双面操作，即在单面电镀封死通孔开口后利用自底向上电镀的方式填充铜。这种方法填充通孔容易，但是为了保证电路圆片的可操作性，单层电路圆片的厚度往往超过200微米，互连线的横向尺寸也在10微米以上，限制了互连线密度的提高。解决的方法是使用转移圆片(辅助圆片)技术，即把电路圆片与转移圆片临时键合，减薄电路圆片，利用转移圆片支承电路圆片，制造好通孔后再将电路圆片与其他电路圆片键合，最后去除转移圆片。其缺点是临时键合工艺复杂，成本很高。
发明内容
本发明的目的是公开一种三维集成电路的实现方法，其特征在于，对衬底圆片进行局部减薄，并在局部减薄区刻蚀高深宽比通孔，采用自底向上的电镀方法填充高深宽比盲孔，最后键合后减薄圆片实现高深宽比的穿透衬底的三维互连，获得三维集成电路。实现该方法的步骤包括：
步骤A：利用氢氧化钾刻蚀技术从背面对第一层衬底圆片进行局部减薄；利用DRIE刻蚀技术从正面在所述的局部减薄区域刻蚀穿透第一层衬底圆片的通孔；
步骤B：在第一层衬底圆片背面淀积绝缘层、铜扩散阻挡层以及铜种子层；单面电镀铜，将通孔在背面的开口封死；以封死开口的铜作为种子层，利用自底向上的电镀方法从所述圆片的正面电镀铜填充通孔，并在填充的通孔上制作键合凸点；
步骤C：翻转所述的第一层衬底圆片，采用铜凸点键合的方式将所述的第一层衬底圆片与第二层圆片键合；从背面减薄第一层圆片，实现第一层衬底圆片和第二层圆片的电路连接，构成三维集成。
所述各圆片使用硅、锗硅、砷化镓或者绝缘体上硅作为制作电路的衬底材料。
所述步骤A实现局部减薄的方法还包括：采用四甲基氢氧化铵(TAMH)等碱性溶液的湿法刻蚀技术或者反应离子深刻蚀(DRIE)等干法刻蚀技术。
所述步骤C中还包括：所述凸点的材料为铜、锡、金或铅中的一种或多种材料，或它们中任意两种或多种构成的合金材料。
所述步骤C的键合方法还包括：采用有机物实现的粘附剂键合(adhesivebonding)，或采用低温氧化层键合(oxide-oxide bonding)。
所述步骤C中还包括：使用有机物填充所述的第一层衬底圆片与所述第二层圆片之间的缝隙，并进行固化。
所述方法还包括：将所述第一层衬底圆片和所述第二层圆片构成的三维集成电路作为新的电路圆片，重复执行所述步骤A至所述步骤C，实现多层圆片构成的三维集成电路。
本发明的有益效果是：通过局部减薄保持各圆片的机械强度能够满足制造工艺的要求，因此可以避免使用辅助圆片，大大简化制造过程并降低成本；并且局部减薄区可以实现较大的深宽比通孔，互连占用面积小、密度高。利用自底向上的铜电镀方法，可以在高深宽比的通孔内无缝填充铜形成三维互连，避免缝隙等对互连可靠性和电性能的影响。
附图说明
图1是本发明实施例提供的三维集成电路的实现方法流程图。
图2是本发明实施例提供的带有集成电路的衬底圆片示意图。
图3是本发明实施例提供的对图2中的集成电路圆片进行局部KOH刻蚀减薄后的示意图。
图4是本发明实施例提供的对图3中的集成电路圆片局部减薄区利用DRIE刻蚀高深宽比通孔后的示意图。
图5是本发明实施例提供的对图4中的集成电路圆片背面淀积介质绝缘层、铜扩散阻挡层和淀积铜种子层后的示意图。
图6是本发明实施例提供的对图5中的集成电路圆片背面电镀封死通孔6的开口后的示意图。
图7是本发明实施例提供的对图6中的通孔6利用自底向上电镀技术填满导电金属铜的示意图。
图8是本发明实施例提供的对图7中的器件与三维互连进行连接和再布线后的示意图。
图9是本发明实施例提供的将对图8所示集成电路圆片翻转后与另一个圆片进行铜凸点键合后的示意图。
图10是本发明实施例提供的对图9键合后的第一层圆片进行背面减薄和制作键合凸点后的示意图。
图11是本发明实施例提供的三层叠加的三维集成电路示意图。
具体实施方式
本发明为一种三维集成电路实现方法，该方法利用刻蚀技术对衬底圆片局部减薄，并在局部减薄区刻蚀高深宽比通孔，由于只是局部减薄，圆片强度得以保证，从而不需要转移圆片；另外采用自底向上的电镀方法填充高深宽比盲孔，并键合减薄圆片实现高深宽比的穿透衬底的三维互连，获得三维集成电路。下面将结合附图对本发明实施方式作进一步地详细描述。
图1所示为本发明实现三维集成电路的方法流程图；图2是带有集成电路的衬底圆片，包括半导体衬底W1、半导体衬底W1的表面钝化层1和W1的金属互连2，其中，半导体衬底材料可以是硅、锗硅、砷化镓(GaAs)或者绝缘体上硅(SOI)。以图2提供的电路圆片为基础实现二层电路垂直集成为例，三维集成电路的实现方法包括以下步骤：
步骤1-01：在带有集成电路或者微型传感器或MEMS器件的半导体衬底W1的表面钝化层1之上淀积刻蚀保护层3。
其中，保护层3可以是但不限于氮化硅(SixNy)材料。保护层的淀积方法可以采用现有技术中的低压化学气相沉积(LPCVD)、等离子体化学气相沉积(PECVD)或者溅射等方法。
步骤1-02：刻蚀W1背面的保护层，然后利用氢氧化钾(KOH)刻蚀从背面将W1局部刻蚀减薄，最终半导体衬底W1局部减薄区的剩余厚度可以在50微米以下。如图3所示。
这里的刻蚀可以利用KOH刻蚀实现，也可以利用四甲基氢氧化铵(TMAH)或反应离子深刻蚀DRIE刻蚀实现。
步骤10-3：将半导体衬底W1正面的保护层和钝化层分别刻蚀，然后利用DRIE深刻蚀方法在局部减薄区域刻蚀高深宽比的通孔6。如图4所示。
步骤10-4：在半导体衬底W1双面淀积介质绝缘层和铜扩散阻挡层7，使通孔6内部与衬底绝缘，在W1背面溅射淀积电镀金属铜的种子层8。如图5所示。
其中，介质绝缘层可以是但不限于二氧化硅或氮化硅。
步骤10-5：对半导体衬底W1的背面进行电镀，利用通孔6开口处横向电镀快的特点，形成铜塞9将通孔6在W1背面的开口封死。如图6所示。
步骤10-6：以半导体衬底W1背面的铜塞9作为种子层，利用自底向上的电镀技术对W1正面电镀，由于只有通孔6的底部有种子层，电镀过程使通孔6被铜柱10填满，并在铜柱表面制造金属键合凸点。如图7所示。
这里填充和凸点的金属材料可以是钨、铜、锡、金或铅中的一种或几种材料，或钨、铜、锡、金或铅中任意两种及多种构成的合金材料，但不限于这几种，例如：先使用铜完成一部分填充，然后再使用锡。本实施例以铜材料为例进行说明。
步骤10-7：用常规方法连接三维互连的凸点和半导体衬底W1的金属互连2，形成再布线11。如图8所示。
步骤10-8：将半导体衬底W1翻转，通过凸点12与另一个半导体衬底W2进行凸点键合，在键合的缝隙填充高分子聚合物材料。如图9所示。
层间键合技术还可以采用有机高分子材料键合或氧化层键合。本实施例以金属凸点键合
步骤10-9：利用减薄技术将半导体衬底W1的背面减薄，直到高深宽比的互连暴露在W1表面为止，在互连上制造键合凸点14，形成了由2层半导体衬底构成的三维集成电路。如图10所示。
其中，减薄的方法可以是机械研磨、刻蚀或者化学机械剖光，或者多种方式相结合。
以上步骤完成之后实现了两层电路的垂直集成。应用本发明实施例提供的方法，重复以上步骤就可以实现多层电路垂直叠加的三维集成集成。并且对衬底材料的种类和晶格取向没有要求，具有很好的通用性。图11是重复使用上述方法实现的三层圆片叠加的三维集成电路示意图，其中，W1表示带有集成电路(或微型传感器、MEMS结构等)的半导体衬底，W2表示通常厚度的带有集成电路(或微型传感器、MEMS结构)的半导体衬底，W3表示上层带有集成电路(或微型传感器、MEMS结构)的半导体衬底，14表示层间铜锡凸点键合界面，10表示电镀实现的垂直铜互连线，7是垂直铜互连与衬底的侧壁绝缘层，13表示凸点键合完之后在键合面除凸点位置之外区域填充的有机物质。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种三维集成电路实现方法，其特征在于，对衬底圆片进行局部减薄，并在局部减薄区刻蚀高深宽比通孔，采用自底向上的电镀方法填充高深宽比盲孔，最后键合后减薄圆片实现高深宽比的穿透衬底的三维互连，获得三维集成电路，实现该方法的步骤包括：
步骤A：利用氢氧化钾KOH刻蚀技术从背面对第一层衬底圆片进行局部减薄；利用DRIE刻蚀技术从正面在所述的局部减薄区域刻蚀穿透第一层衬底圆片的通孔；
步骤B：在第一层衬底圆片背面淀积绝缘层、铜扩散阻挡层以及铜种子层；单面电镀铜，将通孔在背面的开口封死；以封死开口的铜作为种子层，利用自底向上的电镀方法从所述第一层衬底圆片的正面电镀铜填充通孔，并在填充的通孔上制作键合凸点；
步骤C：翻转所述的第一层衬底圆片，采用铜凸点键合的方式将所述的第一层衬底圆片与第二层圆片键合；从而实现第一层衬底圆片和第二层圆片的电路连接，构成三维集成电路。
2.根据权利要求1所述三维集成电路实现方法，其特征在于，所述各圆片使用硅、锗硅、砷化镓或者绝缘体上硅作为制作电路的衬底材料。
3.根据权利要求1所述三维集成电路实现方法，其特征在于，所述步骤A实现局部减薄的方法还包括：采用四甲基氢氧化铵TAMH碱性溶液的湿法刻蚀技术或者反应离子深刻蚀DRIE的干法刻蚀技术。
4.根据权利要求1所述三维集成电路实现方法，其特征在于，在步骤C中还包括：所述凸点的材料为铜、锡、金或铅中的一种或多种材料，或它们中任意两种或多种构成的合金材料。
5.根据权利要求1所述三维集成电路实现方法，其特征在于，所述步骤C的键合方法还包括：采用有机物实现的粘附剂键合，或采用低温氧化层键合。
6.根据权利要求1所述三维集成电路实现方法，其特征在于，在步骤C中还包括：使用有机物填充所述的第一层衬底圆片与所述第二层圆片之间的缝隙，并进行固化。
7.根据权利要求1所述三维集成电路实现方法，其特征在于，所述方法还包括：将所述第一层衬底圆片和所述第二层圆片构成的三维集成电路作为新的电路圆片，重复执行所述步骤A至所述步骤C，实现多层圆片构成的三维集成电路。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN104347364A (zh) * | 2014-09-23 | 2015-02-11 | 武汉新芯集成电路制造有限公司 | 三维堆叠器件的制备方法 |
| CN105513943A (zh) * | 2014-09-22 | 2016-04-20 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制作方法 |
| CN111564429A (zh) * | 2020-04-29 | 2020-08-21 | 北京大学深圳研究生院 | 一种集成电路三维异质集成芯片及封装方法 |
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2007
- 2007-12-14 CN CN200710179533.0A patent/CN100570847C/zh not_active Expired - Fee Related
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