CN104347364A - 三维堆叠器件的制备方法 - Google Patents

三维堆叠器件的制备方法 Download PDF

Info

Publication number
CN104347364A
CN104347364A CN201410491924.6A CN201410491924A CN104347364A CN 104347364 A CN104347364 A CN 104347364A CN 201410491924 A CN201410491924 A CN 201410491924A CN 104347364 A CN104347364 A CN 104347364A
Authority
CN
China
Prior art keywords
silicon
semiconductor device
preparation
layer
dimensional stacked
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410491924.6A
Other languages
English (en)
Inventor
何晓锋
黄建冬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Original Assignee
Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuhan Xinxin Semiconductor Manufacturing Co Ltd filed Critical Wuhan Xinxin Semiconductor Manufacturing Co Ltd
Priority to CN201410491924.6A priority Critical patent/CN104347364A/zh
Publication of CN104347364A publication Critical patent/CN104347364A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请一种三维堆叠器件的制备方法，涉及半导体器件的制备领域，通过在制备有底部半导体器件的衬底上，采用向上生长的方式，在该底部半导体器件的互联层上键合一硅片，并可对该硅片减薄后，于互联层之上形成超薄的硅层；继续在上述的硅层基础上制备顶部半导体器件及硅通孔；由于是在键合工艺之后再制备顶部半导体器件，进而可降低晶圆键合时对于精度的要求，且减薄形成的硅层的厚度较薄，可使得后续制备的硅通孔之间的间距降低至50nm以下，即形成的硅通孔可应用于芯片内部的互联，大大扩展了三维堆叠器件的应用领域。

Description

三维堆叠器件的制备方法
技术领域
本发明涉及半导体器件的制备领域，具体涉及一种三维堆叠器件的制备方法。
背景技术
随着半导体工艺的发展，半导体器件的尺寸不断缩小，相应的技术节点不断提高，而为了进一步提高电路的集成密度，当前主要是通过采用晶圆键合及硅通孔(Through Silicon Via，简称TSV)工艺制备三维(3D)集成电路(IC)。
但是，由于目前三维集成电路受限于晶圆间(wafer to wafer)键合工艺精度，以及键合晶圆上较厚的硅层限制，致使制备的硅通孔间距大于1000nm。
发明内容
本申请记载了一种三维堆叠器件的制备方法，可应用于制备三维芯片堆叠结构的工艺中，通过在采用常规工艺制备的底层半导体器件结构上键合一层硅后，并对该层硅进行减薄工艺(减薄后的硅层的厚度小于或等于200nm)，继续在低温环境中(温度小于400℃)于上述减薄后的硅层上制造顶部半导体器件，最后利用TSV工艺制备互联线(需要注意的是，也可于减薄后的硅层上先进行TSV工艺，即先制备互联线再制备上层半导体器件)，以连接底层半导体器件和顶部半导体器件，进而形成三维堆叠器件；上述的三维堆叠器件的制备方法具体包括：
提供一制备有底层半导体器件的衬底；
将一硅片键合至所述衬底的上表面，以形成位于所述底层半导体器件之上的硅层；
继续制备位于所述底层半导体器件之上的顶部半导体器件；
采用硅通孔工艺，形成贯穿所述硅层上下表面的硅通孔；
于所述硅通孔中填充金属，以形成将所述底层半导体器件与所述顶部半导体器件连接的互联线。
上述的三维堆叠器件的制备方法还包括：
将一硅片键合至所述衬底的上表面后，对该硅片进行减薄工艺，以形成所述硅层。
上述的三维堆叠器件的制备方法中，所述硅层的厚度小于或等于200nm。
上述的三维堆叠器件的制备方法中，所述硅层的厚度小于或等于100nm。
上述的三维堆叠器件的制备方法中，在小于400℃的温度条件下，制备所述顶部半导体器件。
上述的三维堆叠器件的制备方法中，采用硅-硅键合工艺或氧化物-氧化物键合工艺将所述硅片键合至所述衬底的上表面。
上述的三维堆叠器件的制备方法中，采用硅-硅键合工艺将所述硅片键合至所述衬底的上表面时，将所述硅片直接键合至位于所述衬底顶部的硅上。
上述的三维堆叠器件的制备方法中，采用氧化物-氧化物键合工艺将所述硅片键合至所述衬底的上表面时，先于所述硅片上制备一氧化物层后，再将所述氧化物层与位于所述衬底顶部的氧化物键合。
上述的三维堆叠器件的制备方法中，相邻的所述硅通孔之间的距离小于50nm。
上述的三维堆叠器件的制备方法中，所述底层半导体器件包括底层互联层，所述顶部半导体器件包括顶部互联层；
所述互联线将所述底层互联层与所述顶部互联层电连接。
上述的三维堆叠器件的制备方法中，于所述底层半导体器件之上的形成所述硅层后，先进行所述硅通孔工艺，并继续形成所述互联线，再制备位于所述底层半导体器件之上的顶部半导体器件；
其中，所述底层半导体器件通过所述互联线与所述顶部半导体器件连接。
综上所述，本申请一种三维堆叠器件的制备方法，通过在制备有底层半导体器件的衬底上，采用向上生长(build up)的方式，在该底层半导体器件的互联层上键合一硅片，并可对该硅片减薄后，于互联层之上形成超薄(小于200nm)的硅层；继续在上述的硅层基础上制备顶部半导体器件及硅通孔；由于是在键合工艺之后再制备顶部半导体器件，进而可大大降低晶圆键合时对于精度的要求，且减薄形成的硅层厚度较薄，可使得后续制备的硅通孔之间的间距降低至50nm以下，即形成的硅通孔可应用于芯片内部的互联，大大扩展了三维堆叠器件的应用领域。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更明显。在全部附图中相同的标记指示相同的部分。并未刻意按照比例绘制附图，重点在于示出本发明的主旨。
图1～6为本申请实施例中三维堆叠器件的制备方法的流程结构示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1～6为本申请实施例中三维堆叠器件的制备方法的流程结构示意图；如图1～6所示，本实施例三维堆叠器件的制备方法包括：
首先，提供一制备有底层半导体器件结构的衬底1，该底层半导体器件结构包括底层器件层11和位于该底层器件层11之上的底层互联层12，且底层互联层(如铜互联层)12包括底层介质层122和嵌入设置于该底层介质层122中的底层金属层(如铜金属层)121，即如图1所示的结构。
优选的，上述的衬底1可以为制备有半导体器件结构的晶圆，如采用前段工艺制备的器件结构等。
其次，将一硅片(其中没有制备任何器件结构，即裸片)2可直接键合在上述衬底1的上表面(需要注意的是，本申请中的上、下表面均是以图中所示为例，但其并不能用于限定本申请中技术方案的实施，本领域技术人员可根据公知知识，可对其适应性调整，只要能够实现本申请的目的即可；例如，此处的上表面是指衬底1上制备有底部半导体器件结构的一侧表面，且该上表面将上述部分底层金属层121的上表面予以暴露)，即此处可采用晶圆间(wafer to wafer)硅-硅键合工艺，即上述的衬底1与硅片键合的位置处的底层介质层122的材质为硅。
由于本实施例中的三维堆叠器件的制备方法是通过将一片裸晶圆键合至一片已经制备有器件的晶圆上，所以在进行上述键合工艺时，对于晶圆键合的精度要求不需要很高，且通过后续的TSV制程能保证该上下两片晶圆上的器件之间精准的对准，即在上述的裸片上进行TSV工艺时，只需要对准衬底(制备有底层半导体器件的硅片)上预置的相应pad即可，相对于传统的上下晶圆间键合时pad间的对准，其对准精度要求大大降低，且本实施例三维堆叠器件的制备方法还可在保证无错位的同时，有效的降低pad的面积。
如图2所示，作为一个优选的实施例，还可先采用氧化工艺于上述的硅片2上制备一氧化物层3(如氧化生长一二氧化硅层)，然后在采用氧化物-氧化物键合工艺，即将氧化物层3键合至材质为氧化物的底层介质层122的上表面，进而形成如图3所示结构；最优的，上述的底层介质层122和氧化物层3的材质均为二氧化硅，且其物理化学性质也较为近似，以便于进行键合；例如，可采用相同或近似的工艺制备上述的底层介质层122和氧化物层3。
之后，基于上述图3所示结构的基础上(需要注意的是，本实施的工艺步骤均是基于上述氧化物-氧化物键合工艺的基础上进行的工艺，本领域技术人员可根据公知知识进行适应性修改后，通过可实现基于上述硅-硅键合工艺的基础上，完成三维堆叠器件的制备)，对硅片2进行减薄工艺，即去除位于衬底1上的硅片2的上半部分21，进而形成如图4中所示的覆盖在氧化物层3的上表面(此处的上表面仅指代如图4中所示结构时，其相对于图中所示的上下结构)的硅层22，该硅层22的厚度较薄，以便于后续硅通孔的制备工艺。
作为一个优选的实施例，上述的该硅层22的厚度H可小于或等于200nm(如200nm、180nm、150nm或120nm等)；最优的，该硅层22的厚度H可小于或等于100nm(如100nm、80nm、50nm或30nm等)。
然后，在基于上述图4中所示的硅层22的基础上，继续采用低温工艺(如小于400℃的温度环境中)制备顶部半导体器件的顶部器件层41(如凹沟道晶体管RCTs等)。
进一步的，采用硅通孔工艺(TSV)制备将上述顶部半导体器件和底层半导体器件互连的互连线；具体的，如图6所示，先采用硅通孔工艺，形成贯穿上述硅层22和氧化物层3的硅通孔(图中未标示)，且该硅通孔将底层互联层12中底层金属层的部分表面予以暴露；由于上述的硅层22的厚度较薄，使得制备的硅通孔之间的间距L可缩小至50nm以下(如45nm、35nm或25nm等)，进而使得该硅通孔不仅可用于晶圆间的互连，同时，也可应用于芯片内部的互连(芯片内部的互连需要通孔间距在100nm以下)，进而扩展了硅通孔的应用；继续在上述的硅通孔中填充金属，以形成用于连接底部半导体器件和顶层半导体器件的互连线5。
最后，可继续采用常规的后段工艺(BEOL)制备顶部半导体器件的顶部互联层42，即形成如图5所示的结构，顶部互联层42中的顶部金属层24形成在互连线5的顶部之上，进而使得该顶部金属层24通过互连线5与底层金属层121电连接，即底部半导体器件通过互连线5与顶层半导体器件实现电连接，进而实现芯片与芯片间的堆叠互联及芯片内部的互联。
作为另一个优选的实施例，本申请三维堆叠器件的制备方法中，也可在上述于底层半导体器件之上形成上述的硅层的工艺之后，先进行硅通孔工艺形成贯穿该硅层的硅通孔后，并于该硅通孔中填充金属以形成互联线；然后，继续制备位于底层半导体器件之上的顶部半导体器件，且该顶部半导体器件通过互联线实现与上述的底层半导体器件之间的电连接，其具体的工艺步骤可参见图1～6及上述相关的描述，由于其只是两种工艺顺序的互换(即TSV工艺与顶部半导体器件制备工艺之间的顺序互换)，本领域技术人员在参考上述实施例相关描述的基础上，进行适应性的调整后即可实现本实施例的技术方案，故在此便不予累述。
作为另一个优选的实施例，在基于上述实施例及附图1～6的基础上，也可在将硅片2直接键合在衬底1的上表面后，不需要对该硅片2进行减薄工艺，即将该硅片2作为硅层22，并基于该硅片2直接进行后续的顶部半导体器件的制备工艺，以用于制备不需要减薄即可形成的诸如MEMS器件等之类的半导体器件；在进行此类半导体器件的制备过程，其相关的制备工艺均可参见上述实施例的基础上，进行适应性调整后即可实现工艺目标，故在此便不予累述。
综上所述，本申请一种三维堆叠器件的制备方法，通过在制备有底层半导体器件的衬底上，采用向上生长(build up)的方式，在该底层半导体器件的互联层上键合一硅片，并可对该硅片减薄后，于互联层之上形成超薄(小于200nm)的硅层；继续在上述的硅层基础上制备顶部半导体器件及硅通孔；由于是在键合工艺之后再制备顶部半导体器件，进而可降低晶圆键合时对于精度的要求，且减薄形成的硅层厚度较薄，可使得后续制备的硅通孔之间的间距降低至50nm以下，即形成的硅通孔可应用于芯片内部的互联，大大扩展了三维堆叠器件的应用领域。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (10)

1.一种三维堆叠器件的制备方法，其特征在于，所述方法包括：
提供一制备有底层半导体器件的衬底；
将一硅片键合至所述衬底的上表面，以形成位于所述底层半导体器件之上的硅层；
继续制备位于所述底层半导体器件之上的顶部半导体器件；
采用硅通孔工艺，形成贯穿所述硅层上下表面的硅通孔；
于所述硅通孔中填充金属，以形成将所述底层半导体器件与所述顶部半导体器件连接的互联线。
2.如权利要求1所述的三维堆叠器件的制备方法，其特征在于，所述还方法包括：
将一硅片键合至所述衬底的上表面后，对该硅片进行减薄工艺，以形成所述硅层。
3.如权利要求2所述的三维堆叠器件的制备方法，其特征在于，所述方法中：
所述硅层的厚度小于或等于200nm。
4.如权利要求1所述的三维堆叠器件的制备方法，其特征在于，所述方法中：
在小于400℃的温度条件下，制备所述顶部半导体器件。
5.如权利要求1所述的三维堆叠器件的制备方法，其特征在于，所述方法中：
采用硅-硅键合工艺或氧化物-氧化物键合工艺将所述硅片键合至所述衬底的上表面。
6.如权利要求5所述的三维堆叠器件的制备方法，其特征在于，所述方法中：
采用硅-硅键合工艺将所述硅片键合至所述衬底的上表面时，将所述硅片直接键合至位于所述衬底顶部的硅上。
7.如权利要求5所述的三维堆叠器件的制备方法，其特征在于，所述方法中：
采用氧化物-氧化物键合工艺将所述硅片键合至所述衬底的上表面时，先于所述硅片上制备一氧化物层后，再将所述氧化物层与位于所述衬底顶部的氧化物键合。
8.如权利要求1所述的三维堆叠器件的制备方法，其特征在于，所述方法中：
相邻的所述硅通孔之间的距离小于50nm。
9.如权利要求1所述的三维堆叠器件的制备方法，其特征在于，所述方法中：
所述底层半导体器件包括底层互联层，所述顶部半导体器件包括顶部互联层；
所述互联线将所述底层互联层与所述顶部互联层电连接。
10.如权利要求1所述的三维堆叠器件的制备方法，其特征在于，所述方法中：
于所述底层半导体器件之上的形成所述硅层后，先进行所述硅通孔工艺，并继续形成所述互联线，再制备位于所述底层半导体器件之上的顶部半导体器件；
其中，所述底层半导体器件通过所述互联线与所述顶部半导体器件连接。
CN201410491924.6A 2014-09-23 2014-09-23 三维堆叠器件的制备方法 Pending CN104347364A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410491924.6A CN104347364A (zh) 2014-09-23 2014-09-23 三维堆叠器件的制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410491924.6A CN104347364A (zh) 2014-09-23 2014-09-23 三维堆叠器件的制备方法

Publications (1)

Publication Number Publication Date
CN104347364A true CN104347364A (zh) 2015-02-11

Family

ID=52502746

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410491924.6A Pending CN104347364A (zh) 2014-09-23 2014-09-23 三维堆叠器件的制备方法

Country Status (1)

Country Link
CN (1) CN104347364A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019041890A1 (en) * 2017-08-31 2019-03-07 Yangtze Memory Technologies Co., Ltd. METHOD FOR FORMING A THREE DIMENSIONAL INTEGRATED WIRING STRUCTURE AND SEMICONDUCTOR STRUCTURE THEREOF
CN109449137A (zh) * 2018-11-15 2019-03-08 德淮半导体有限公司 半导体装置及其制造方法
CN110335826A (zh) * 2019-05-29 2019-10-15 宁波芯健半导体有限公司 一种具有键合结构的晶圆级芯片的封装方法
US10607887B2 (en) 2017-08-31 2020-03-31 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1610113A (zh) * 2004-10-15 2005-04-27 中国科学院上海微系统与信息技术研究所 一种三维互补金属氧化物半导体器件结构及其制备方法
CN101179038A (zh) * 2007-12-14 2008-05-14 清华大学 无转移圆片的三维集成电路实现方法
CN101232026A (zh) * 2007-12-28 2008-07-30 上海新傲科技有限公司 半导体衬底、制备技术及在先进三维电子封装中的应用
CN101241882A (zh) * 2008-03-21 2008-08-13 清华大学 基于soi圆片的三维集成电路的实现方法
CN102214613A (zh) * 2011-05-13 2011-10-12 上海新傲科技股份有限公司 三维封装方法
CN102738025A (zh) * 2011-03-31 2012-10-17 Soitec公司 形成键合半导体结构的方法和用该方法形成的半导体结构
CN102842488A (zh) * 2012-08-24 2012-12-26 上海新傲科技股份有限公司 在衬底的双面制造器件的方法以及衬底
CN103137566A (zh) * 2011-12-02 2013-06-05 意法半导体有限公司 用于形成集成电路的方法
CN103474361A (zh) * 2013-09-29 2013-12-25 华进半导体封装先导技术研发中心有限公司 一种嵌入式有源埋入功能基板的封装工艺及封装结构

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1610113A (zh) * 2004-10-15 2005-04-27 中国科学院上海微系统与信息技术研究所 一种三维互补金属氧化物半导体器件结构及其制备方法
CN101179038A (zh) * 2007-12-14 2008-05-14 清华大学 无转移圆片的三维集成电路实现方法
CN101232026A (zh) * 2007-12-28 2008-07-30 上海新傲科技有限公司 半导体衬底、制备技术及在先进三维电子封装中的应用
CN101241882A (zh) * 2008-03-21 2008-08-13 清华大学 基于soi圆片的三维集成电路的实现方法
CN102738025A (zh) * 2011-03-31 2012-10-17 Soitec公司 形成键合半导体结构的方法和用该方法形成的半导体结构
CN102214613A (zh) * 2011-05-13 2011-10-12 上海新傲科技股份有限公司 三维封装方法
CN103137566A (zh) * 2011-12-02 2013-06-05 意法半导体有限公司 用于形成集成电路的方法
CN102842488A (zh) * 2012-08-24 2012-12-26 上海新傲科技股份有限公司 在衬底的双面制造器件的方法以及衬底
CN103474361A (zh) * 2013-09-29 2013-12-25 华进半导体封装先导技术研发中心有限公司 一种嵌入式有源埋入功能基板的封装工艺及封装结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019041890A1 (en) * 2017-08-31 2019-03-07 Yangtze Memory Technologies Co., Ltd. METHOD FOR FORMING A THREE DIMENSIONAL INTEGRATED WIRING STRUCTURE AND SEMICONDUCTOR STRUCTURE THEREOF
US10607887B2 (en) 2017-08-31 2020-03-31 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US10651087B2 (en) 2017-08-31 2020-05-12 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
US11056387B2 (en) 2017-08-31 2021-07-06 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
CN109449137A (zh) * 2018-11-15 2019-03-08 德淮半导体有限公司 半导体装置及其制造方法
CN110335826A (zh) * 2019-05-29 2019-10-15 宁波芯健半导体有限公司 一种具有键合结构的晶圆级芯片的封装方法

Similar Documents

Publication Publication Date Title
CN104347364A (zh) 三维堆叠器件的制备方法
CN104517953B (zh) 用于无源部件的具有叠置体基板的管芯封装
CN105321903B (zh) 具有重分布线的堆叠集成电路
CN103972191B (zh) 具有环绕封装通孔端部的开口的管芯封装件及层叠封装件
US11410908B2 (en) Integrated circuit devices with front-end metal structures
US20160095221A1 (en) Integration of electronic elements on the backside of a semiconductor die
US9478463B2 (en) Device and method for improving RF performance
US20140273347A1 (en) Methods for Hybrid Wafer Bonding Integrated with CMOS Processing
CN104867865B (zh) 一种晶圆三维集成引线工艺
CN106605298B (zh) 晶片级无源器件的集成
CN107316840A (zh) 混合接合半导体晶片的3dic结构与方法
US20140203365A1 (en) Semiconductor device
CN112563254A (zh) 层叠封装型半导体封装
CN107305869A (zh) 电子封装件及基板结构
TW201729441A (zh) 用於磁電阻隨機存取記憶體裝置之電氣端子
US20160093661A1 (en) Image sensor having an embedded color filter and its preparation method
CN106024756A (zh) 一种3d集成电路结构及其制造方法
CN103420322B (zh) 晶片封装体及其形成方法
CN104733381A (zh) 一种晶圆硅穿孔互连工艺
CN109390353A (zh) 半导体元件及其制作方法
CN105789069A (zh) 使用压焊点混合式键合工艺形成堆叠硅片的方法
TWI695474B (zh) 具有抗焊墊剝離結構的半導體裝置以及相關方法
Qu et al. Wafer-level chip-scale packaging: analog and power semiconductor applications
CN105575827B (zh) 用于把半导体管芯附接到载体的方法
WO2019139621A1 (en) Transistors including first and second semiconductor materials between source and drain regions and methods of manufacturing the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20150211

RJ01 Rejection of invention patent application after publication