CN110335826A - 一种具有键合结构的晶圆级芯片的封装方法 - Google Patents
一种具有键合结构的晶圆级芯片的封装方法 Download PDFInfo
- Publication number
- CN110335826A CN110335826A CN201910456203.4A CN201910456203A CN110335826A CN 110335826 A CN110335826 A CN 110335826A CN 201910456203 A CN201910456203 A CN 201910456203A CN 110335826 A CN110335826 A CN 110335826A
- Authority
- CN
- China
- Prior art keywords
- wafer
- protective layer
- solder joint
- bonding structure
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 56
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 28
- 235000012431 wafers Nutrition 0.000 claims abstract description 162
- 229910000679 solder Inorganic materials 0.000 claims abstract description 49
- 239000011241 protective layer Substances 0.000 claims abstract description 47
- 239000010410 layer Substances 0.000 claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 22
- 230000008569 process Effects 0.000 claims description 22
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 238000005516 engineering process Methods 0.000 claims description 10
- 229920006254 polymer film Polymers 0.000 claims description 10
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 238000007639 printing Methods 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 5
- 229920003223 poly(pyromellitimide-1,4-diphenyl ether) Polymers 0.000 claims description 4
- 238000004070 electrodeposition Methods 0.000 claims description 3
- 230000005856 abnormality Effects 0.000 abstract description 5
- 238000002360 preparation method Methods 0.000 abstract description 2
- 238000003475 lamination Methods 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 239000004411 aluminium Substances 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- 239000013078 crystal Substances 0.000 description 5
- 229910001092 metal group alloy Inorganic materials 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 4
- 238000005538 encapsulation Methods 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 230000000875 corresponding effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- -1 aluminium Gold Chemical compound 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
- 238000002604 ultrasonography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/111—Manufacture and pre-treatment of the bump connector preform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13016—Shape in side view
- H01L2224/13018—Shape in side view comprising protrusions or indentations
- H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13021—Disposition the bump connector being disposed in a recess of the surface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Abstract
本发明涉及一种具有键合结构的晶圆级芯片的封装方法，所述方法包括：提供叠层晶圆，所述叠层晶圆包括底部晶圆和位于所述底部晶圆上方并与所述底部晶圆键合为一体的顶部晶圆；在所述顶部晶圆的上表面形成多个焊垫；在所述顶部晶圆的上表面以及所述焊垫的表面形成第一保护层，所述第一保护层内形成有暴露所述焊垫的开口；在所述叠层晶圆的边缘形成第二保护层，所述第二保护层覆盖所述顶部晶圆的边缘至所述底部晶圆的边缘之间的区域；在所述开口内形成焊点，所述焊点与所述焊垫电连接；去除所述第二保护层。实施本发明，可以减小晶圆错位现象对后续焊点制备过程的影响，从而降低晶圆封装的异常发生率。
Description
技术领域
本发明涉及芯片封测领域，特别涉及一种具有键合结构的晶圆级芯片的封装方法。
背景技术
随着5G时代的来临，人们的生活将会发生翻天覆地的变化，相比4G而言，5G是拥有更快网络的移动数据，5G是大数据时代由一种质态向另一种质态的转变，是全面多领域的变革。
微波射频器件是5G不可或缺的组成部分，微波器件具有效率高，使用方便等优点，对雷达、通信、电子对抗等电子装备实现全固态化有重要意义，是电子装备的心脏，对其性能有直接影响。因此，研究微波射频器件的高密度封装集成技术有着重要的战略意义。
对于具有键合结构的晶圆级芯片的封装，在键合工艺过程中，由于键合设备和对位精度的限制，不同层的晶圆之间会有小幅度的错位，如图1所示，顶部晶圆一侧的边缘至底部晶圆同一侧的边缘的距离为d1，顶部晶圆另一侧的边缘至底部晶圆同一侧的边缘的距离为d2，如果不同层的晶圆之间发生错位，即d1≠d2。在后续制备焊点的工艺过程中，尤其是电镀工艺时，由于存在上述晶圆之间的错位现象，电化学沉积的溶液将会通过错位引起的边缘缝隙渗入晶圆边缘部位，导致电镀的夹具以及晶圆的边缘部位被电镀上金属薄膜。
发明内容
针对现有技术的上述问题，本发明的目的在于提供一种具有键合结构的晶圆级芯片的封装方法，通过在晶圆的边缘部位形成保护结构，以减小晶圆错位现象对后续焊点制备过程的影响，从而降低晶圆封装的异常发生率。
本发明提供一种具有键合结构的晶圆级芯片的封装方法，所述方法包括：提供叠层晶圆，所述叠层晶圆包括底部晶圆和位于所述底部晶圆上方并与所述底部晶圆键合为一体的顶部晶圆；在所述顶部晶圆的上表面形成多个焊垫；在所述顶部晶圆的上表面以及所述焊垫的表面形成第一保护层，所述第一保护层内形成有暴露所述焊垫的开口；在所述叠层晶圆的边缘形成第二保护层，所述第二保护层覆盖所述顶部晶圆的边缘至所述底部晶圆的边缘之间的区域；在所述开口内形成焊点，所述焊点与所述焊垫电连接；去除所述第二保护层。
进一步地，所述在所述叠层晶圆的边缘形成第二保护层包括：在所述叠层晶圆的边缘覆盖高温胶带。
进一步地，所述在所述叠层晶圆的边缘形成第二保护层包括：在所述叠层晶圆的边缘涂覆光刻胶；对所述光刻胶进行固化处理。
进一步地，所述去除所述第二保护层包括：通过干法等离子去胶工艺或湿法去胶工艺去除固化后的所述光刻胶。
进一步地，所述在所述顶部晶圆的上表面以及所述焊垫的表面形成第一保护层包括：在所述顶部晶圆的上表面以及所述焊垫的表面涂覆高分子聚合物薄膜；在150-300℃下固化所述高分子聚合物薄膜。
进一步地，所述第一保护层为聚酰亚胺薄膜。
进一步地，所述在所述开口内形成焊点包括：通过电化学沉积工艺或印刷工艺在所述开口内形成焊点。
进一步地，在所述开口内形成焊点之前，所述方法还包括：在所述开口内形成金属种子层；相应的，在所述开口内形成焊点包括：在所述开口内的金属种子层表面形成焊点。
进一步地，在所述开口内形成金属种子层包括：通过溅射工艺在所述开口内形成金属种子层，溅射温度为200-250℃。
进一步地，所述金属种子层的厚度为0.2-1.0mm。
由于上述技术方案，本发明具有如下有益效果：
通过在叠层晶圆的边缘部位形成第二保护层，减小了由于叠层晶圆错位导致的焊点制备过程中的渗镀现象，降低了晶圆封装的异常发生率。
附图说明
为了更清楚地说明本发明的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它附图。
图1是现有技术中叠层晶圆的结构示意图；
图2是本发明实施例提供的一种具有键合结构的晶圆级芯片的封装方法中叠层晶圆形成焊垫后的结构示意图；
图3是本发明实施例提供的一种具有键合结构的晶圆级芯片的封装方法中叠层晶圆形成第一保护层和开口后的结构示意图；
图4是本发明实施例二提供的一种具有键合结构的晶圆级芯片的封装方法中叠层晶圆形成金属种子层后的侧视角度的结构示意图；
图5是本发明实施例一提供的一种具有键合结构的晶圆级芯片的封装方法中叠层晶圆形成第二保护层后的俯视角度的结构示意图；
图6是本发明实施例二提供的一种具有键合结构的晶圆级芯片的封装方法中叠层晶圆形成第二保护层后的结构示意图；
图7是本发明实施例二提供的一种具有键合结构的晶圆级芯片的封装方法中叠层晶圆形成焊点并去除第二保护层后的结构示意图。
附图中：
1-叠层晶圆 101-顶部晶圆 102-底部晶圆
2-焊垫 3-第一保护层 4-金属种子层
5-焊点 6-键合结构 7-第二保护层
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
实施例一
本发明实施例一提供了一种具有键合结构的晶圆级芯片的封装方法，所述方法包括：
步骤S1：提供叠层晶圆1，所述叠层晶圆1包括底部晶圆102和位于所述底部晶圆102上方并与所述底部晶圆102键合为一体的顶部晶圆101；
在本发明实施例中，所述底部晶圆102和所述顶部晶圆101的材质通常为半导体材质，例如硅、锗硅等。所述叠层晶圆1内通常形成有多个芯片(未示出)，相邻的芯片之间通常具有切割道，所述切割道可以用于将所述叠层晶圆1切割为多个分离的芯片。
所述叠层晶圆1的叠层结构可以根据实际的需要来确定。也就是说，所述底部晶圆102和所述顶部晶圆101之间可以根据器件类型设置一层或多层的中间晶圆，无论所述叠层晶圆1包括多少层晶圆，都可以使用所述封装方法进行封装，并取得相应的效果。
步骤S2：在所述顶部晶圆101的上表面形成多个焊垫2，如图2所示；
在本发明实施例中，所述焊垫2用于所述叠层晶圆1内的芯片与外部电连接。所述焊垫2的材质为具有导电性能的金属或金属合金，例如，可以为铝、铜或含有铜、铝的合金等。所述焊垫2可以通过溅射、沉积或印刷工艺形成，所述焊垫2的厚度为0.1-0.5μm。
步骤S3：在所述顶部晶圆101的上表面以及所述焊垫2的表面形成第一保护层3，所述第一保护层3内形成有暴露所述焊垫2的开口，如图3所示；
在本发明实施例中，所述第一保护层3用于保护下方的芯片以及部分所述焊垫2。作为一个实施例，为了避免因高温导致键合结构6之间的空腔受到影响，所述第一保护层3为低温固化的高分子聚合物薄膜，例如，可以为聚酰亚胺薄膜。
作为一个实施例，同样为了避免因高温导致键合结构6之间的空腔受到影响，在所述顶部晶圆101的上表面以及所述焊垫2的表面涂覆高分子聚合物薄膜，并在150-300℃下固化所述高分子聚合物薄膜。
所述开口用于所述焊垫2与后续的焊点电连接，所述开口可以通过曝光显影、激光刻蚀或湿法腐蚀等方式形成。
步骤S4：在所述叠层晶圆1的边缘形成第二保护层7，所述第二保护层7覆盖所述顶部晶圆101的边缘至所述底部晶圆102的边缘之间的区域，如图5所示；
在本发明实施例中，为了避免后续焊点形成工艺对所述叠层晶圆1的影响，在所述叠层晶圆1的边缘覆盖作为第二保护层7的高温胶带。具体的，所述高温胶带围绕所述叠层晶圆1边缘一周进行覆盖，所述高温胶带宽度方向的两侧边缘分别粘贴在所述顶部晶圆101的上表面边缘和所述底部晶圆102的侧面边框，为了对所述底部晶圆102进行更好的保护，所述高温胶带宽度方向的边缘也可以粘贴在所述底部晶圆102的下表面边缘。
步骤S5：在所述开口内形成焊点，所述焊点与所述焊垫2电连接；
在本发明实施例中，所述焊点用于所述叠层晶圆1内的芯片与外部电连接。所述焊点的材质通常为具有导电性能的金属或金属合金，例如，可以为铝、铜或含有铜、铝的合金等。所述焊点可以通过电化学工艺或印刷工艺形成，所述焊点的形状取决于所述开口的形状，所述焊点的截面形状至少可以包括如下之一：圆形、椭圆形和多边形，所述焊点的顶端可以为弧面或平面，所述焊点的厚度为11-95μm。
步骤S6：去除所述第二保护层7。
在本发明实施例中，在完成所述焊点的制作后，去除所述高温胶带。
本发明实施例通过在所述叠层晶圆1的边缘覆盖高温胶带，避免了焊点制作对所述顶部晶圆101的边缘至所述底部晶圆102的边缘之间区域的影响，从而降低了焊点制作对电镀夹具的影响，以及降低了叠层晶圆1封装的异常发生率。
实施例二
本发明实施例二提供了一种具有键合结构6的晶圆级芯片的封装方法，所述方法包括：
步骤S1：提供叠层晶圆1，所述叠层晶圆1包括底部晶圆102和位于所述底部晶圆102上方并与所述底部晶圆102键合为一体的顶部晶圆101；
在本发明实施例中，所述底部晶圆102和所述顶部晶圆101的材质通常为半导体材质，例如硅、锗硅等。所述叠层晶圆1内通常形成有多个芯片(未示出)，相邻的芯片之间通常具有切割道，所述切割道可以用于将所述叠层晶圆1切割为多个分离的芯片。
所述叠层晶圆1的叠层结构可以根据实际的需要来确定。也就是说，所述底部晶圆102和所述顶部晶圆101之间可以根据器件类型设置一层或多层的中间晶圆，无论所述叠层晶圆1包括多少层晶圆，都可以使用所述封装方法进行封装，并取得相应的效果。
步骤S2：在所述顶部晶圆101的上表面形成多个焊垫2，如图2所示；
在本发明实施例中，所述焊垫2用于所述叠层晶圆1内的芯片与外部电连接。所述焊垫2的材质为具有导电性能的金属或金属合金，例如，可以为铝、铜或含有铜、铝的合金等。所述焊垫2可以通过溅射、沉积或印刷工艺形成，所述焊垫2的厚度为0.1-0.5μm。
步骤S3：在所述顶部晶圆101的上表面以及所述焊垫2的表面形成第一保护层3，所述第一保护层3内形成有暴露所述焊垫2的开口，如图3所示；
在本发明实施例中，所述第一保护层3用于保护下方的芯片以及部分所述焊垫2。作为一个实施例，为了避免因高温导致键合结构6之间的空腔受到影响，所述第一保护层3为低温固化的高分子聚合物薄膜，例如，可以为聚酰亚胺薄膜。
作为一个实施例，同样为了避免因高温导致键合结构6之间的空腔受到影响，在所述顶部晶圆101的上表面以及所述焊垫2的表面涂覆高分子聚合物薄膜，并在150-300℃下固化所述高分子聚合物薄膜。
所述开口用于所述焊垫2与后续的焊点5电连接，所述开口可以通过曝光显影、激光刻蚀或湿法腐蚀等方式形成。
步骤S4：在所述开口内形成金属种子层4，如图4所示；
在本发明实施例中，为了增加后续焊点5与所述焊垫2的结合牢度，可以在所述开口内形成一层或多层金属种子层4，所述金属种子层可以为单一金属或金属合金，所述金属种子层4的厚度范围为0.2-1.0μm。
所述金属种子层4可以通过溅射或沉积工艺形成，为了避免因高温导致键合结构6之间的空腔受到影响，溅射温度为200-250℃。
需要注意的是，具有键合结构6的所述叠层晶圆1不能经过带有超声的设备，例如，清洗过程需要避免使用超声设备，以免性能受到影响。
步骤S5：在所述叠层晶圆1的边缘形成第二保护层7，所述第二保护层7覆盖所述顶部晶圆101的边缘至所述底部晶圆102的边缘之间的区域，如图6所示；
在本发明实施例中，为了避免后续焊点5形成工艺对所述叠层晶圆1的影响，在所述叠层晶圆1的边缘涂覆光刻胶，并对所述光刻胶进行固化处理。具体的，围绕所述叠层晶圆1边缘一周涂覆光刻胶，所述光刻胶覆盖包括所述顶部晶圆101侧面边框、所述底部晶圆102侧面边框以及两侧面边框之间的区域，为了对所述顶部晶圆101和所述底部晶圆102进行更好的保护，所述光刻胶也可以涂覆至所述顶部晶圆101的上表面边缘以及涂覆至所述底部晶圆102的下表面边缘。
步骤S6：在所述开口内的所述金属种子层4表面形成焊点5，所述焊点5与所述焊垫2电连接；
在本发明实施例中，所述焊点5用于所述叠层晶圆1内的芯片与外部电连接。所述焊点5的材质通常为具有导电性能的金属或金属合金，例如，可以为铝、铜或含有铜、铝的合金等。所述焊点5可以通过电化学工艺或印刷工艺形成，所述焊点5的形状取决于所述开口的形状，所述焊点5的截面形状至少可以包括如下之一：圆形、椭圆形和多边形，所述焊点5的顶端可以为弧面或平面，所述焊点5的厚度为11-95μm。
步骤S7：去除所述第二保护层7。
在本发明实施例中，在完成所述焊点5的制作后，通过干法等离子去胶工艺去除固化后的所述光刻胶，去除所述第二保护层7后的叠层晶圆1的结构如图7所示，所述干法等离子去胶工艺或者湿法去胶工艺可以参考晶圆制备及封装中的干法等离子去胶流程，此处不再赘述。
本发明实施例通过在所述叠层晶圆1的边缘涂覆光刻胶，避免了焊点5制作对所述顶部晶圆101的边缘至所述底部晶圆102的边缘之间区域的影响，从而降低了焊点5制作对电镀夹具的影响，以及降低了叠层晶圆1封装的异常发生率。
以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种具有键合结构的晶圆级芯片的封装方法，其特征在于，所述方法包括：
提供叠层晶圆(1)，所述叠层晶圆(1)包括底部晶圆(102)和位于所述底部晶圆(102)上方并与所述底部晶圆(102)键合为一体的顶部晶圆(101)；
在所述顶部晶圆(101)的上表面形成多个焊垫(2)；
在所述顶部晶圆(101)的上表面以及所述焊垫(2)的表面形成第一保护层(3)，所述第一保护层(3)内形成有暴露所述焊垫(2)的开口；
在所述叠层晶圆(1)的边缘形成第二保护层(7)，所述第二保护层(7)覆盖所述顶部晶圆(101)的边缘至所述底部晶圆(102)的边缘之间的区域；
在所述开口内形成焊点(5)，所述焊点(5)与所述焊垫(2)电连接；
去除所述第二保护层(7)。
2.根据权利要求1所述的一种具有键合结构的晶圆级芯片的封装方法，其特征在于，所述在所述叠层晶圆的边缘形成第二保护层包括：
在所述叠层晶圆(1)的边缘覆盖高温胶带。
3.根据权利要求1所述的一种具有键合结构的晶圆级芯片的封装方法，其特征在于，所述在所述叠层晶圆的边缘形成第二保护层包括：
在所述叠层晶圆(1)的边缘涂覆光刻胶；
对所述光刻胶进行固化处理。
4.根据权利要求3所述的一种具有键合结构的晶圆级芯片的封装方法，其特征在于，所述去除所述第二保护层包括：
通过干法等离子去胶工艺或湿法去胶工艺去除固化后的所述光刻胶。
5.根据权利要求1所述的一种具有键合结构的晶圆级芯片的封装方法，其特征在于，所述在所述顶部晶圆的上表面以及所述焊垫的表面形成第一保护层包括：
在所述顶部晶圆(101)的上表面以及所述焊垫(2)的表面涂覆高分子聚合物薄膜；
在150-300℃下固化所述高分子聚合物薄膜。
6.根据权利要求1所述的一种具有键合结构的晶圆级芯片的封装方法，其特征在于，所述第一保护层(3)为聚酰亚胺薄膜。
7.根据权利要求1所述的一种具有键合结构的晶圆级芯片的封装方法，其特征在于，所述在所述开口内形成焊点包括：
通过电化学沉积工艺或印刷工艺在所述开口内形成焊点(5)。
8.根据权利要求1所述的一种具有键合结构的晶圆级芯片的封装方法，其特征在于，在所述开口内形成焊点之前，所述方法还包括：
在所述开口内形成金属种子层(4)；
相应的，在所述开口内形成焊点包括：
在所述开口内的金属种子层(4)表面形成焊点(5)。
9.根据权利要求8所述的一种具有键合结构的晶圆级芯片的封装方法，其特征在于，在所述开口内形成金属种子层包括：
通过溅射工艺在所述开口内形成金属种子层(4)，溅射温度为200-250℃。
10.根据权利要求8所述的一种具有键合结构的晶圆级芯片的封装方法，其特征在于，所述金属种子层(4)的厚度为0.2-1.0mm。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910456203.4A CN110335826B (zh) | 2019-05-29 | 2019-05-29 | 一种具有键合结构的晶圆级芯片的封装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910456203.4A CN110335826B (zh) | 2019-05-29 | 2019-05-29 | 一种具有键合结构的晶圆级芯片的封装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110335826A true CN110335826A (zh) | 2019-10-15 |
| CN110335826B CN110335826B (zh) | 2020-08-14 |
Family
ID=68140432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910456203.4A Active CN110335826B (zh) | 2019-05-29 | 2019-05-29 | 一种具有键合结构的晶圆级芯片的封装方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110335826B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104347364A (zh) * | 2014-09-23 | 2015-02-11 | 武汉新芯集成电路制造有限公司 | 三维堆叠器件的制备方法 |
| CN107611097A (zh) * | 2017-10-13 | 2018-01-19 | 中芯长电半导体（江阴）有限公司 | 晶圆级芯片封装结构及其制备方法 |
| CN109545692A (zh) * | 2018-11-22 | 2019-03-29 | 武汉新芯集成电路制造有限公司 | 一种降低晶圆键合边缘扭曲度的方法 |
| US20190131289A1 (en) * | 2017-11-01 | 2019-05-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor package structure |
-
2019
- 2019-05-29 CN CN201910456203.4A patent/CN110335826B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104347364A (zh) * | 2014-09-23 | 2015-02-11 | 武汉新芯集成电路制造有限公司 | 三维堆叠器件的制备方法 |
| CN107611097A (zh) * | 2017-10-13 | 2018-01-19 | 中芯长电半导体（江阴）有限公司 | 晶圆级芯片封装结构及其制备方法 |
| US20190131289A1 (en) * | 2017-11-01 | 2019-05-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing semiconductor package structure |
| CN109545692A (zh) * | 2018-11-22 | 2019-03-29 | 武汉新芯集成电路制造有限公司 | 一种降低晶圆键合边缘扭曲度的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110335826B (zh) | 2020-08-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10050074B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7863757B2 (en) | Methods and systems for packaging integrated circuits | |
| JP3621093B2 (ja) | 集積回路装置を製造するための方法及び装置 | |
| CN101740415B (zh) | 集成电路结构及其形成方法 | |
| CN105206592B (zh) | 扇出型封装的结构和制作方法 | |
| US7888179B2 (en) | Semiconductor device including a semiconductor chip which is mounted spaning a plurality of wiring boards and manufacturing method thereof | |
| JP2001144218A (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR20010104643A (ko) | 칩형상 전자 부품들 및 그 제조 방법, 그 제조에 사용하는의사 웨이퍼 및 그 제조 방법 | |
| JP2002353402A (ja) | 半導体装置およびその製造方法 | |
| CN104051353B (zh) | 半导体装置 | |
| CN101765911A (zh) | 具有重新分布层的半导体芯片 | |
| TW200807588A (en) | Semiconductor device, built-up type semiconductor device using the same, base substrate, and manufacturing method of semiconductor device | |
| TW200824090A (en) | Integrated circuit package system employing bump technology | |
| TWM506373U (zh) | 使用全部或部分融合的介電質引線之晶粒封裝 | |
| US8030138B1 (en) | Methods and systems of packaging integrated circuits | |
| JP2002270720A (ja) | 半導体装置およびその製造方法 | |
| CN110335826A (zh) | 一种具有键合结构的晶圆级芯片的封装方法 | |
| US10679954B2 (en) | Integrated circuit system with carrier construction configuration and method of manufacture thereof | |
| CN204508799U (zh) | 表面传感芯片封装结构 | |
| CN107958894A (zh) | 电子封装件及其制法 | |
| WO1999009592A1 (fr) | Assemblage semi-conducteur du type flip et son procede de fabrication | |
| JP4422380B2 (ja) | 半導体装置の製造方法 | |
| CN209374429U (zh) | 封装体 | |
| CN207517687U (zh) | 芯片的封装结构 | |
| CN207651470U (zh) | 芯片的封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |